KR100570513B1 - Semiconductor chip attach system for semiconductor package manufacturing - Google Patents
Semiconductor chip attach system for semiconductor package manufacturing Download PDFInfo
- Publication number
- KR100570513B1 KR100570513B1 KR1019990033325A KR19990033325A KR100570513B1 KR 100570513 B1 KR100570513 B1 KR 100570513B1 KR 1019990033325 A KR1019990033325 A KR 1019990033325A KR 19990033325 A KR19990033325 A KR 19990033325A KR 100570513 B1 KR100570513 B1 KR 100570513B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- semiconductor
- attach
- semiconductor chips
- tool
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 224
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 abstract description 71
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7565—Means for transporting the components to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/40—Details of apparatuses used for either manufacturing connectors or connecting the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
본 발명은 반도체 패키지 제조용 반도체칩 어태치 시스템에 관한 것으로, 본 발명에서는 반도체칩 조립라인내에 다수개의 반도체칩들을 한꺼번에 운용할 수 있는 여러 구조물들 예컨대, 반도체칩 얼라인툴, 반도체칩 어태치툴, 반도체칩 이송툴 등을 배치한 후, 이러한 각 구성물들을 이용하여, "반도체칩 얼라인 과정", "반도체칩 어태치 과정" 등을 다수개의 반도체칩들에 대하여 일괄적으로 진행시킨다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip attach system for manufacturing a semiconductor package. In the present invention, various structures capable of operating a plurality of semiconductor chips in a semiconductor chip assembly line, for example, a semiconductor chip alignment tool, a semiconductor chip attach tool, and a semiconductor After arranging the chip transfer tool and the like, using each of these components, the "semiconductor chip alignment process", the "semiconductor chip attach process", and the like are collectively performed on the plurality of semiconductor chips.
이러한 본 발명이 달성되는 경우, 생산라인에서는 종래와 달리, "반도체칩 얼라인 과정", "반도체칩 어태치 과정" 등을 다수개의 반도체칩들에 대하여 일괄적으로 진행시킬 수 있음으로써, 반도체칩 어태치에 소요되는 전체적인 공정시간을 대폭 저감시킬 수 있으며, 결국, 제품생산의 원활성을 폭 넓게 확보할 수 있음으로써, 전체적인 제품 생산효율을 극대화시킬 수 있다.When the present invention is achieved, in the production line, unlike the prior art, the semiconductor chip alignment process, the semiconductor chip attach process, and the like can be carried out collectively for a plurality of semiconductor chips, thereby providing a semiconductor chip. The overall process time required for attach can be greatly reduced, and as a result, the smoothness of product production can be secured widely, thereby maximizing the overall product production efficiency.
Description
도 1은 본 발명에 따른 반도체 패키지 제조용 반도체칩 어태치 시스템을 도시한 예시도.1 is an exemplary view showing a semiconductor chip attach system for manufacturing a semiconductor package according to the present invention.
본 발명은 반도체 패키지, 예컨대, 리드 온 칩(LOC:Lead On Chip;이하, "LOC"라 칭함) 타입 반도체 패키지를 제조하기 위한 반도체칩 어태치 시스템에 관한 것으로, 좀더 상세하세는 "반도체칩 얼라인 과정", "반도체칩 어태치 과정"을 다수개의 반도체칩들에 대하여 한꺼번에 진행시킴으로써, 전체적인 반도체칩 어태치 공정의 생산효율을 극대화시킬 수 있도록 하는 반도체 패키지 제조용 반도체칩 어태치 시스템에 관한 것이다.BACKGROUND OF THE
최근, 전자·정보기기의 메모리용량이 대용량화되어 감에 따라 디램(DRAM), 에스램(SRAM)과 같은 반도체칩은 점차 고집적화되고 있으며, 이에 맞추어, 반도체칩의 사이즈 또한 점차 대형화되고 있다. In recent years, as the memory capacity of electronic and information devices has increased, semiconductor chips such as DRAM and SRAM have been increasingly integrated, and accordingly, the size of semiconductor chips has also increased.
그런데, 이러한 반도체칩의 대형화와 반대로, 반도체칩을 포장하는 패키징 기술은 전자·정보기기의 소형화, 경량화 추세에 따라, 최종 완성되는 반도체칩 패키지의 사이즈를 경박단소화시키는 방향으로 나아가고 있다.However, in contrast to the increase in size of such semiconductor chips, packaging technology for packaging semiconductor chips is moving toward the direction of making the size of the final semiconductor chip package light and small in accordance with the trend of miniaturization and light weight of electronic and information devices.
반도체칩 패키지는 구조적인 측면에서 볼 때, 리드프레임의 다이패드를 사용하는 컨벤셔널 타입(Conventional type)과, 다이패드를 사용하지 않고 접착테이프를 이용하여 반도체칩과 내부리드들을 직접 접착시키는 LOC 타입으로 대별된다.In terms of structure, semiconductor chip package has a conventional type that uses a lead pad die pad and a LOC type that directly bonds the semiconductor chip with internal leads using an adhesive tape without using a die pad. It is roughly divided into.
통상, 컨벤셔널 타입 패키지의 경우, 반도체칩의 점유영역을 제외한 나머지 영역에 내부리드들을 평면배치할 수밖에 없기 때문에, 반도체칩의 다기능화, 고집적화로 인해 반도체칩의 점유율이 증가할 경우, 이에 탄력적으로 대응할 수 없는 단점이 있다. In general, in the case of a conventional type package, internal leads must be arranged in the remaining areas other than the occupied area of the semiconductor chip, and thus, when the share of the semiconductor chip increases due to the multifunction and high integration of the semiconductor chip, There is a disadvantage that cannot be coped.
이에 비해, LOC 타입 패키지의 경우, 다이패드 없이 반도체칩의 표면에 모든 내부리드들을 일괄적으로 평면배치할 수 있기 때문에, 제한된 사이즈의 패키지 내부에서 보다 큰 사이즈의 반도체칩을 탑재할 수 있는 장점이 있음으로써, 반도체칩의 점유율이 증가해도 이에 탄력적으로 대응할 수 있다. 이에 따라, LOC 패키지는 최근 요구되는 고밀도 패키지에 다양하게 응용되고 있다.On the other hand, in the case of the LOC type package, since all internal leads can be arranged in a flat surface on the surface of the semiconductor chip without a die pad, there is an advantage that a larger size semiconductor chip can be mounted in a limited size package. As a result, even if the share of the semiconductor chip increases, it can flexibly cope with it. Accordingly, LOC packages have been applied to various high density packages that are recently required.
이러한 종래의 LOC 타입 반도체 패키지의 여러 가지 형태는 예컨대, 미국특허공보 제 5428247 호 "다운-본드 리드 온 칩 타입 반도체 디바이스(Down-bonded lead on chip type semiconductor device)", 미국특허공보 제 5572066 호 " 리드 온 칩 반도체 디바이스 및 그 제조방법(Lead on chip semiconductor device and method for its fabrication)", 미국특허공보 제 5733800 호 "엘오씨 패키지용 언더필 코팅(Underfill coating for LOC package)", 미국특허공보 제 5821605 호 "엘 오씨 반도체 패키지(LOC semiconductor package)", 미국특허공보 제 5834830 호 "엘오씨 패키지 및 그 제조방법(LOC package and fabricating method thereof)" 등에 좀더 상세하게 제시되어 있다.Various types of such conventional LOC type semiconductor packages are described, for example, in U.S. Patent No. 5428247, "Down-bonded lead on chip type semiconductor device", U.S. Patent No. 5572066. Lead on chip semiconductor device and method for its fabrication, US Patent No. 5733800 "Underfill coating for LOC package", US Patent No. 5821605 "LOC semiconductor package", US Patent Publication No. 5834830 "LOC package and fabricating method," and the like in more detail.
이러한 종래의 LOC 타입 반도체 패키지를 제조할 때, 생산라인에서는 먼저, 반도체칩을 LOC 타입의 리드프레임 스트립에 어태치하는 공정을 진행한다.When manufacturing such a conventional LOC type semiconductor package, a production line first attaches a semiconductor chip to a LOC type lead frame strip.
이러한 반도체칩 어태치공정은 LOC 타입 반도체 패키지의 전체 패키징 공정 중, 가장 초기에 진행되기 때문에, 이 반도체칩 어태치공정은 최종 완성되는 LOC 타입 반도체 패키지의 품질에 막대한 영향을 미치게 되며, 만약, 이 반도체칩 어태치공정이 진행되는 도중에 예측하지 못한 오류가 발생되는 경우, 최종 완성되는 LOC 타입 반도체 패키지는 정상적인 기능을 수행할 수 없는 중대한 문제점을 유발한다. 종래의 생산라인에서는 이러한 문제점을 미리 방지하기 위하여, 반도체칩 어태치 공정의 "공정환경개선"에 많는 노력을 기울이고 있다.Since the semiconductor chip attach process is performed at the earliest of the entire packaging processes of the LOC type semiconductor package, the semiconductor chip attach process has a great effect on the quality of the final LOC type semiconductor package. When an unexpected error occurs during the semiconductor chip attach process, the finally completed LOC type semiconductor package causes a serious problem in that it cannot perform a normal function. In the conventional production line, in order to prevent such a problem in advance, much effort has been put into "improving the process environment" of the semiconductor chip attach process.
상술한 반도체칩 어태치 공정을 진행할 때, 먼저, 생산라인에서는 쏘우잉 공정을 통해 웨이퍼 상태의 반도체칩을 개별적으로 분리한 후, 예컨대, 픽업 플레이스(Pick-up place)를 통해 이 반도체칩을 반도체칩 얼라인 스테이지로 운반한다.In the above-described semiconductor chip attach process, first, in a production line, a semiconductor chip in a wafer state is separately separated through a sawing process and then, for example, the semiconductor chip is picked up through a pick-up place. Carry it to the chip alignment stage.
이후, 생산라인에서는 반도체칩 얼라인 스테이지를 이용하여, 반도체칩의 위치를 하나씩 얼라인한 후, 얼라인 완료된 반도체칩을 반도체칩 어태치툴을 이용하여, 하나씩 리드프레임 스트립의 어태치 영역에 어태치함으로써, 반도체칩 어태치 공정을 모두 완료한다.After that, in the production line, the semiconductor chip alignment stage is used to align the positions of the semiconductor chips one by one, and then the aligned semiconductor chips are attached to the attach regions of the lead frame strips one by one using the semiconductor chip attach tool. The semiconductor chip attach process is completed.
그러나, 이러한 종래의 반도체칩 어태치 공정을 운용하는데에는 몇 가지 중대한 문제점이 있다. However, there are some serious problems in operating such a conventional semiconductor chip attach process.
상술한 바와 같이, 종래의 생산라인에서는 반도체칩 어태치 공정을 진행할 때, 반도체칩 얼라인 스테이지를 이용하여, 반도체칩의 위치를 하나씩 얼라인한 후, 얼라인 완료된 반도체칩을 하나씩 리드프레임에 어태치하는 과정을 진행하게 된다.As described above, in the conventional production line, when the semiconductor chip attach process is performed, the semiconductor chip alignment stage is used to align the positions of the semiconductor chips one by one, and then the aligned semiconductor chips are attached one by one to the lead frame. Will proceed with the process.
그런데, 반도체칩 어태치 공정이 상술한 종래의 과정을 통해 이루어지는 경우, 생산라인에서는 각 반도체칩을 어태치할 때마다, 개별 단위로 진행되는 "반도체칩 얼라인과정", "반도체칩 어태치과정"을 매번 반복적으로 진행할 수밖에 없음으로써, 전체적인 공정진행시간이 현저히 증가하는 문제점을 감수할 수밖에 없다.However, in the case where the semiconductor chip attach process is performed through the above-described conventional process, each time the semiconductor chip is attached in the production line, the "semiconductor chip alignment process" and the "semiconductor chip attach process" are performed in individual units. "We have to repeat the process every time, so we have to deal with the problem of significantly increasing the overall process run time.
일례로, 어태치가 요구되는 반도체칩이 100개이고, 하나의 반도체칩을 얼라인하고, 어태치하는 두 단계의 스탭에서, 모두 1분의 시간이 소요된다고 가정할 때, 만약, 생산라인에서, 종래의 방식을 이용하여, 반도체칩 어태치공정을 진행하는 경우, 생산라인에서는 100개의 반도체칩에 대하여, "반도체칩 얼라인과정, 반도체칩 어태치과정"을 매번 반복적으로 진행할 수밖에 없음으로써, 전체적인 공정시간이 반도체칩을 운반하는 시간 이외에도 무려 100분이 더 소요되는 문제점을 감수할 수밖에 없다.For example, assuming that 100 semiconductor chips are required to be attached, and that two steps of aligning and attaching one semiconductor chip are required, all of a minute is required. When the semiconductor chip attach process is performed by using the method, the entire process is inevitably performed on the semiconductor chip alignment process and the semiconductor chip attach process every time for 100 semiconductor chips. In addition to the time to transport the semiconductor chip, it takes only 100 minutes.
이와 같이, 전체적인 공정진행시간이 증가하는 경우, 제품의 생산흐름이 크게 지체됨으로써, 생산라인에서는 제품의 생산효율이 대폭 저하되는 문제점을 감수할 수밖에 없다. As such, when the overall process progress time increases, the production flow of the product is greatly delayed, and the production line has a problem that the production efficiency of the product is greatly reduced.
상술한 바와 같이, 반도체칩 어태치 공정은 최종 완성되는 LOC 타입 반도체 패키지의 기능에 막대한 영향을 끼쳐, 많은 조심성이 요구되기 때문에, 생산라인에서는 상술한 문제점들을 깊이 인식하면서도, 이에 대한 구체적인 대처방안을 마련하지 못하고 있는 실정이다.As described above, since the semiconductor chip attach process has a great influence on the function of the finally completed LOC type semiconductor package and requires a lot of caution, the production line is aware of the above-mentioned problems, and the specific measures are taken. The situation is not prepared.
따라서, 본 발명의 목적은 반도체칩을 얼라인, 어태치하는 방식을 대폭 개선함으로써, 반도체칩 어태치에 소요되는 전체적인 공정시간을 대폭 저감시키는데 있다.Accordingly, an object of the present invention is to significantly reduce the overall process time required for attaching a semiconductor chip by greatly improving the method of aligning and attaching the semiconductor chip.
본 발명의 다른 목적은 반도체칩 어태치에 소요되는 공정시간을 대폭 저감시킴으로써, 제품생산의 원활한 진행을 확보하고, 결국, 전체적인 제품 생산효율을 대폭 향상시키는데 있다.Another object of the present invention is to significantly reduce the processing time required for the semiconductor chip attach, to ensure the smooth progress of the product production, and eventually to significantly improve the overall product production efficiency.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다. Still other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
상기와 같은 목적을 달성하기 위한 본 발명은 웨이퍼로부터 분리되어 이송되어온 다수개의 반도체칩들을 다수개의 얼라인 포켓들 내부에 일괄적으로 수집한 후, 이 반도체칩들의 위치를 리드프레임 스트립의 어태치 영역에 대응되도록 일괄적으로 얼라인하는 반도체칩 얼라인툴과, 얼라인이 완료된 다수개의 반도체칩들을 픽업하여 일괄적으로 이송하는 반도체칩 이송툴과, 반도체칩 이송툴에 의해 이송되어온 반도체칩들을 리드프레임 스트립의 어태치 영역에 배열한 상태에서 일괄적으로 어태치하는 반도체칩 어태치툴을 포함하여 이루어진다.In order to achieve the above object, the present invention collectively collects a plurality of semiconductor chips that have been separated and transferred from a wafer into a plurality of alignment pockets, and then positions the semiconductor chips in the attach region of the lead frame strip. A semiconductor chip alignment tool that aligns collectively so as to correspond to a semiconductor chip, a semiconductor chip transfer tool that picks up and transfers a plurality of aligned semiconductor chips in a batch, and a semiconductor chip transferred by the semiconductor chip transfer tool. And a semiconductor chip attach tool for attaching collectively in a state arranged in the attach region of the frame strip.
이러한 본 발명이 달성되는 경우, 생산라인에서는 상술한 반도체칩 얼라인툴, 반도체칩 어태치툴을 이용하여, "반도체칩 얼라인 과정", "반도체칩 어태치 과정"을 다수개의 반도체칩들에 대하여 일괄적으로 진행시킬 수 있음으로써, 반도체칩 어태치에 소요되는 전체적인 공정시간을 대폭 저감시킬 수 있으며, 결국, 제품생산의 원활성을 폭 넓게 확보할 수 있음으로써, 제품 생산효율을 극대화시킬 수 있다.When the present invention is achieved, in the production line, the "semiconductor chip alignment process" and "semiconductor chip attach process" are performed on a plurality of semiconductor chips using the above-described semiconductor chip alignment tool and semiconductor chip attach tool. By collectively proceeding, the overall process time required for semiconductor chip attach can be greatly reduced, and as a result, the smoothness of product production can be secured widely, thereby maximizing product production efficiency. .
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 패키지 제조용 반도체칩 어태치 시스템을 좀더 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor chip attach system for manufacturing a semiconductor package according to the present invention will be described in detail with reference to the accompanying drawings.
도 1에 도시된 바와 같이, 반도체칩 조립라인의 일 영역에는 전처리공정, 예컨대, 쏘우잉공정을 완료받은 반도체칩들(2)이 웨이퍼 지지대(10)에 의해 지지된 상태로 배치된다.As shown in FIG. 1, in one region of a semiconductor chip assembly line,
이때, 도면에 도시된 바와 같이, 본 발명에 따른 반도체 패키지 제조용 반도체칩 어태치 시스템은 전체적으로 보아, 반도체칩 얼라인툴(20), 반도체칩 어태치툴(40)의 조합으로 이루어진다. 이러한 반도체칩 얼라인툴(20), 반도체칩 어태치툴(40) 등은 상술한 웨이퍼 지지대(10)와 일정 거리 떨어져 배치되며, 이 경우, 웨이퍼 지지대(10)와 반도체칩 얼라인툴(20) 사이에는 웨이퍼(1)로부터 분리되는 반도체칩들(2)을 반도체칩 얼라인툴(20)로 운반하기 위한 픽업 플레이스(도시안됨)가 배치된다.At this time, as shown in the figure, the semiconductor chip attach system for manufacturing a semiconductor package according to the present invention, as a whole, is composed of a combination of the semiconductor
이때, 반도체칩 얼라인툴(20)은 웨이퍼(1)로부터 분리되어 이송되어온 다수개의 반도체칩들(2)을 일괄적으로 수집한 후, 이 반도체칩들(2)의 위치를 리드프레 임 스트립(3)의 어태치 영역 A에 대응되도록 일괄적으로 얼라인하는 역할을 수행하며, 반도체칩 어태치툴(40)은 얼라인 과정이 완료된 반도체칩들(2)을 리드프레임 스트립(3)의 어태치 영역 A에 가배열한 상태에서 일괄적으로 어태치하는 역할을 수행한다.At this time, the semiconductor
여기서, 반도체칩 얼라인툴(20) 및 반도체칩 어태치툴(40) 사이에는 반도체칩 이송툴(30)이 배치되는데, 이러한 반도체칩 이송툴(30)은 상술한 반도체칩 얼라인툴(20)을 통해 반도체칩들(2)의 기본적인 얼라인 과정이 완료되는 경우, 이 반도체칩들(2)을 픽업하여 반도체칩 어태치툴(40)쪽으로 일괄적으로 이송하는 역할을 수행한다.Here, the semiconductor
이때, 반도체칩 이송툴(30)은 다수개의 반도체칩들이 한꺼번에 핸들링될 수 있도록 후술하는 반도체칩 얼라인툴(20)의 얼라인프레임(Align flame;22)과 동일한 사이즈를 유지한다.At this time, the semiconductor
여기서, 도면에 도시된 바와 같이, 반도체칩 얼라인툴(20)은 스테이지(Stage;21)와 얼라인프레임(22)의 조합으로 이루어진다. 이 경우, 얼라인프레임(22)은 스테이지(21)에 의해 안정적으로 지지된 구조를 이룬다. Here, as shown in the figure, the semiconductor
이때, 얼라인프레임(22)에는 다수개의 얼라인 포켓들(Align pocket;23)이 배치되는데, 이 얼라인 포켓들(23)은 웨이퍼(1)로부터 분리된 반도체칩들(2)이 예컨대, 픽업 플레이스를 통해 이송되어 오는 경우, 이 반도체칩들(2)을 자신의 내부에 일괄적으로 수집하는 역할을 수행한다. 이때, 각 얼라인 포켓들(23)은 리드프레임 스트립(3)의 어태치 영역 A와 서로 대응되는 피치를 유지하기 때문에, 웨이퍼(1)로 부터 운반되어온 각 반도체칩들(2)은 얼라인 포켓들(23)에 탑재되는 즉시, 리드프레임 스트립(3)의 어태치 영역 A에 곧바로 어태치될 수 있을 정도의 얼라인상태를 유지할 수 있게 된다.In this case, a plurality of
한편, 상술한 반도체칩 어태치툴(40)은 가이드레일(41)과, 이 가이드레일(41)의 상부에 배치되는 마운팅 헤드(43)의 조합으로 이루어진다. 이 경우, 가이드레일(41)은 예컨대, 지지프레임(42)에 의해 지지된 구조를 이룬다.On the other hand, the semiconductor
이때, 가이드레일(41)은 외부에서 공급되는 리드프레임 스트립(3)이 웨이퍼(1)로부터 분리된 반도체칩들(2)을 어태치받을 수 있도록 이 리드프레임 스트립(3)을 마운팅 헤드(43)의 저부로 가이드하는 역할을 수행한다. At this time, the
또한, 가이드레일(41)의 상부에 배치되는 마운팅 헤드(43)는 상술한 리드프레임 스트립(3)이 자신의 저부에 도착한 상태에서, 상술한 반도체칩들(2)이 리드프레임 스트립(3)의 어태치 영역 A에 가배열되는 경우, 업/다운축(44)의 동작에 의해 하강한 후, 이 반도체칩들(2)을 일정 온도 및 압력으로 가열 및 가압함으로써, 각 반도체칩들(2)이 리드프레임 스트립(3)의 어태치 영역 A에 어태치될 수 있도록 하는 역할을 수행한다.In addition, the
이때, 마운팅 헤드(43)는 다수개의 반도체칩들(2)을 한꺼번에 가열/가압할 수 있도록 리드프레임 스트립(3)과 동일한 사이즈를 유지한다.At this time, the mounting
이하, 상술한 구성을 갖는 본 발명에 따른 반도체 패키지 제조용 반도체칩 어태치 시스템의 동작을 상세히 설명한다.Hereinafter, the operation of the semiconductor chip attach system for manufacturing a semiconductor package according to the present invention having the above-described configuration will be described in detail.
먼저, 생산라인에서는 전처리 공정, 예컨대, 쏘우잉공정의 진행을 통해 반도 체칩들(2)이 웨이퍼(1)로부터 개별적으로 분리되는 경우, 예컨대, 픽업 플레이스를 이용하여 개별적으로 분리된 각 반도체칩들(2)을 하나씩 픽업한다.First, in the production line, when the
이어서, 생산라인에서는 픽업된 개별 반도체칩(2)을 예컨대, 화살표 Ⅰ을 따라, 반도체칩 얼라인툴(20)쪽으로 운반한 후, 이 반도체칩(2)을 얼라인프레임(22)에 배치된 해당 얼라인 포켓(23)에 순차적으로 탑재시킨다. 생산라인에서는 이러한 과정을 지속적으로 반복함으로써, 적정 개수의 반도체칩들(2)이 얼라인프레임(22)의 얼라인 포켓들(23)에 모두 탑재될 수 있도록 한다.Subsequently, in the production line, the picked-up
이때, 상술한 바와 같이, 얼라인프레임(22)은 다수개의 얼라인 포켓들(23)을 구비하고 있고, 각 얼라인 포켓들(23)은 리드프레임 스트립(3)의 어태치 영역 A와 서로 대응되는 피치를 유지하기 때문에, 생산라인에서는 각 반도체칩들(2)이 얼라인 포켓들(23)에 탑재되는 즉시, 이 반도체칩들(2)이 "리드프레임 스트립(3)의 어태치 영역 A에 곧바로 어태치될 수 있을 정도의 얼라인상태를 유지할 수 있도록" 유도할 수 있으며, 결국, 생산라인에서는 "반도체칩 얼라인 과정"을 다수개의 반도체칩들(2)에 대하여 한꺼번에 진행시킬 수 있는 잇점을 획득할 수 있다.In this case, as described above, the
종래의 경우, "반도체칩 얼라인 과정"은 반도체칩이 반도체칩 얼라인툴로 운반될 때마다 매번 반복적으로 진행되었기 때문에, 생산라인에서는 전체적인 공정진행시간이 현저히 증가하는 문제점을 어쩔 수 없이 감수할 수밖에 없었다.In the conventional case, since the "semiconductor chip alignment process" has been repeatedly performed every time the semiconductor chip is transported to the semiconductor chip alignment tool, the production line will inevitably suffer the problem of significantly increasing the overall process progress time. There was no choice but to.
이 경우, 전체적인 제품의 생산흐름이 크게 지체됨으로써, 생산라인에서는 제품의 생산효율이 대폭 저하되는 문제점을 감수할 수밖에 없었다.In this case, the production flow of the overall product is greatly delayed, so that the production line has a problem that the production efficiency of the product is greatly reduced.
그러나, 본 발명이 실시되는 경우, 생산라인에서는 상술한 본 발명 고유의 얼라인 포켓들(23)을 이용하여, "반도체칩 얼라인 과정"을 다수개의 반도체칩들(2)에 대하여 일괄적으로 진행시킬 수 있음으로써, "반도체칩 얼라인 과정"에 소요되는 전체적인 공정진행시간을 대폭 저감시킬 수 있으며, 결국, 제품생산의 원활성을 폭 넓게 확보할 수 있고, 최품 생산효율을 극대화시킬 수 있다.However, when the present invention is practiced, the production line uses the above-described aligning
한편, 생산라인에서는 반도체칩 얼라인툴(20)을 이용한 반도체칩들(2)의 얼라인 과정이 완료되는 즉시, 반도체칩 이송툴(30)을 이용하여, 각 반도체칩들(2)을 예컨대, 화살표 Ⅱ를 따라, 반도체칩 어태치툴(40)쪽으로 운반한다.On the other hand, in the production line, as soon as the alignment process of the
이때, 반도체칩 어태치툴(40)의 가이드레일(41)에는 각 반도체칩들(2)을 어태치받기 위한 리드프레임 스트립(3)이 미리 로딩되어 있다. In this case, the
이 상태에서, 생산라인에서는 반도체칩 이송툴(30)을 이용하여, 각 반도체칩들(2)을 리드프레임 스트립(3)의 어태치 영역 A에 일괄적으로 가배열시킨 후, 마운팅 헤드(43)를 이용하여 각 반도체칩들(2)을 일정 온도 및 압력으로 가열 및 가압함으로써, 각 반도체칩들(2)이 리드프레임 스트립(3)의 어태치 영역 A에 한꺼번에 어태치될 수 있도록 한다.In this state, in the production line, the
이때, 상술한 바와 같이, 리드프레임 스트립(3)의 각 어태치 영역 A에는 다수개의 반도체칩들(2)이 가배열되어 있고, 이 반도체칩들(2)을 가열/가압하는 마운팅 헤드(43)는 각 반도체칩들(2)이 한꺼번에 눌릴 수 있도록 리드프레임 스트립(3)과 동일한 사이즈를 유지하기 때문에, 생산라인에서는 각 반도체칩들(2)이 리드프레임 스트립(3)의 각 어태치 영역 A에 가배열되는 즉시, 각 반도체칩들(2)을 리드프레임 스트립(3)의 어태치 영역 A에 일괄적으로 어태치시킬 수 있으며, 결국, 생 산라인에서는 "반도체칩 어태치 과정"을 다수개의 반도체칩들(2)에 대하여 한꺼번에 진행시킬 수 있는 잇점을 획득할 수 있다.In this case, as described above, a plurality of
종래의 경우, "반도체칩 어태치 과정"은 하나의 반도체칩이 반도체칩 어태치툴로 운반될 때마다, 매번 반복적으로 진행되었기 때문에, 생산라인에서는 전체적인 공정진행시간이 현저히 증가하는 문제점을 어쩔 수 없이 감수할 수밖에 없었다.In the conventional case, the "semiconductor chip attach process" has been repeatedly performed each time one semiconductor chip is transported to the semiconductor chip attach tool, so that the overall process progress time in the production line is inevitably increased. I was forced to take.
이 경우, 전체적인 제품의 생산흐름이 크게 지체됨으로써, 결국, 생산라인에서는 제품의 생산효율이 대폭 저하되는 문제점을 감수할 수밖에 없었다.In this case, the production flow of the overall product is greatly delayed, and as a result, the production line has no choice but to suffer the problem that the production efficiency of the product is greatly reduced.
그러나, 본 발명이 실시되는 경우, 생산라인에서는 상술한 본 발명 고유의 마운팅 헤드(43)를 이용하여, "반도체칩 어태치 과정"을 다수개의 반도체칩들(2)에 대하여 일괄적으로 진행시킬 수 있음으로써, "반도체칩 어태치 과정"에 소요되는 전체적인 공정진행시간을 대폭 저감시킬 수 있으며, 결국, 제품생산의 원활성을 폭 넓게 확보할 수 있고, 그 결과, 전체적인 제품 생산효율을 극대화시킬 수 있다.However, in the case where the present invention is implemented, the production line can be used to carry out a "semiconductor chip attach process" for a plurality of
이후, 생산라인에서는 반도체칩의 어태치 공정이 진행될 때마다, 본 발명의 반도체칩 어태치 시스템을 이루는 각 구성요소들, 예컨대, 반도체칩 얼라인툴(20), 반도체칩 이송툴(30), 반도체칩 어태치툴(40) 등을 체계적으로 연계시킴으로써, 좀더 신속하고 안정적인 반도체칩 어태치 과정이 이루어 질 수 있도록 한다.Then, each time the attach process of the semiconductor chip in the production line, each component constituting the semiconductor chip attach system of the present invention, for example, the semiconductor
이상의 설명에서와 같이, 본 발명에서는 "반도체칩 얼라인 과정", "반도체칩 어태치 과정"이 다수개의 반도체칩들에 대하여, 한꺼번에 진행될 수 있도록 함으로써, 전체적인 반도체칩 어태치 공정의 생산효율을 극대화시킬 수 있다.As described above, in the present invention, the "semiconductor chip alignment process" and the "semiconductor chip attach process" may be performed on a plurality of semiconductor chips at once, thereby maximizing the production efficiency of the overall semiconductor chip attach process. You can.
이러한 본 발명은 상술한 리드프레임 스트립 뿐만 아니라, 인쇄회로기판 등 을 사용하는 전 품종의 반도체 패키지에서 전반적으로 유용한 효과를 나타낸다. The present invention exhibits an overall useful effect in all kinds of semiconductor packages using not only the above-described lead frame strips, but also printed circuit boards.
그리고, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다.And while certain embodiments of the invention have been described and illustrated, it will be apparent that the invention may be embodied in various modifications by those skilled in the art.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 패키지 제조용 반도체칩 어태치 시스템에서는 반도체칩 조립라인내에 다수개의 반도체칩들을 한꺼번에 운용할 수 있는 여러 구조물들 예컨대, 반도체칩 얼라인툴, 반도체칩 어태치툴, 반도체칩 이송툴 등을 배치한 후, 이러한 각 구성물들을 이용하여, "반도체칩 얼라인 과정", "반도체칩 어태치 과정" 등을 다수개의 반도체칩들에 대하여 일괄적으로 진행시킨다.As described in detail above, in the semiconductor chip attach system for manufacturing a semiconductor package according to the present invention, various structures for operating a plurality of semiconductor chips in a semiconductor chip assembly line, for example, a semiconductor chip alignment tool and a semiconductor chip attach tool After arranging the semiconductor chip transfer tool and the like, the semiconductor chip alignment process, the semiconductor chip attach process, and the like are carried out collectively with respect to the plurality of semiconductor chips.
이러한 본 발명이 달성되는 경우, 생산라인에서는 종래와 달리, "반도체칩 얼라인 과정", "반도체칩 어태치 과정" 등을 다수개의 반도체칩들에 대하여 일괄적으로 진행시킬 수 있음으로써, 반도체칩 어태치에 소요되는 전체적인 공정시간을 대폭 저감시킬 수 있으며, 결국, 제품생산의 원활성을 폭 넓게 확보할 수 있음으로써, 전체적인 제품 생산효율을 극대화시킬 수 있다. When the present invention is achieved, in the production line, unlike the prior art, the semiconductor chip alignment process, the semiconductor chip attach process, and the like can be carried out collectively for a plurality of semiconductor chips, thereby providing a semiconductor chip. The overall process time required for attach can be greatly reduced, and as a result, the smoothness of product production can be secured widely, thereby maximizing the overall product production efficiency.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990033325A KR100570513B1 (en) | 1999-08-13 | 1999-08-13 | Semiconductor chip attach system for semiconductor package manufacturing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990033325A KR100570513B1 (en) | 1999-08-13 | 1999-08-13 | Semiconductor chip attach system for semiconductor package manufacturing |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010017670A KR20010017670A (en) | 2001-03-05 |
KR100570513B1 true KR100570513B1 (en) | 2006-04-13 |
Family
ID=19607078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990033325A KR100570513B1 (en) | 1999-08-13 | 1999-08-13 | Semiconductor chip attach system for semiconductor package manufacturing |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100570513B1 (en) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910010666A (en) * | 1989-11-30 | 1991-06-29 | 정몽헌 | Chip Bonding Device |
KR940020518A (en) * | 1993-01-30 | 1994-09-16 | 김광호 | Die attach method of semiconductor package |
JPH08288337A (en) * | 1995-04-11 | 1996-11-01 | Toray Eng Co Ltd | Chip bonder and bonding method |
KR19980034801A (en) * | 1996-11-08 | 1998-08-05 | 김광호 | Semiconductor package manufacturing device |
KR19990016052A (en) * | 1997-08-12 | 1999-03-05 | 윤종용 | Chip bonding apparatus and chip bonding method using the same |
-
1999
- 1999-08-13 KR KR1019990033325A patent/KR100570513B1/en not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR910010666A (en) * | 1989-11-30 | 1991-06-29 | 정몽헌 | Chip Bonding Device |
KR940020518A (en) * | 1993-01-30 | 1994-09-16 | 김광호 | Die attach method of semiconductor package |
JPH08288337A (en) * | 1995-04-11 | 1996-11-01 | Toray Eng Co Ltd | Chip bonder and bonding method |
KR19980034801A (en) * | 1996-11-08 | 1998-08-05 | 김광호 | Semiconductor package manufacturing device |
KR19990016052A (en) * | 1997-08-12 | 1999-03-05 | 윤종용 | Chip bonding apparatus and chip bonding method using the same |
Also Published As
Publication number | Publication date |
---|---|
KR20010017670A (en) | 2001-03-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101075360B1 (en) | Integrated circuit package having stacked integrated circuits and method therefor | |
US6710437B2 (en) | Semiconductor device having a chip-size package | |
US7763969B2 (en) | Structure with semiconductor chips embeded therein | |
US7896051B2 (en) | Semiconductor die bonding apparatus having multiple bonding head units | |
US5549716A (en) | Process for manufacturing integrated circuits using an automated multi-station apparatus including an adhesive dispenser and apparatus therefor | |
US10424526B2 (en) | Chip package structure and manufacturing method thereof | |
JP2003516637A (en) | Dual die integrated circuit package | |
US7592694B2 (en) | Chip package and method of manufacturing the same | |
US20050064631A1 (en) | Multi-chip semiconductor package and fabrication method thereof | |
KR100245794B1 (en) | Lead frame transfer device and wire bonding apparatus comprising such a device | |
KR100570513B1 (en) | Semiconductor chip attach system for semiconductor package manufacturing | |
US7781259B2 (en) | Method of manufacturing a semiconductor using a rigid substrate | |
US20210225665A1 (en) | Electronic apparatus having inter-chip stiffener | |
US7804179B2 (en) | Plastic ball grid array ruggedization | |
US20040119171A1 (en) | [flip-chip substrate and flip-chip bonding process thereof] | |
US7416919B2 (en) | Method for wafer level stack die placement | |
US6680221B2 (en) | Bare chip mounting method and bare chip mounting system | |
US20230343666A1 (en) | Packaging method and package structure | |
JP2001250834A (en) | Method of manufacturing semiconductor device | |
US7498202B2 (en) | Method for die attaching | |
JP2002118149A (en) | Semiconductor device manufacturing method and semiconductor manufacturing apparatus | |
US6872596B2 (en) | Method of transferring semiconductor chips | |
KR100709129B1 (en) | How to manufacture flip chip package | |
JP3154159B2 (en) | Carrier for ball grid array integrated circuit board | |
KR100377466B1 (en) | lamination apparatus of circuit film for semiconductor package and its method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990813 |
|
PG1501 | Laying open of application | ||
A201 | Request for examination | ||
PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20040628 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19990813 Comment text: Patent Application |
|
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060405 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060406 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20060407 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20090316 Start annual number: 4 End annual number: 4 |
|
FPAY | Annual fee payment |
Payment date: 20100315 Year of fee payment: 5 |
|
PR1001 | Payment of annual fee |
Payment date: 20100315 Start annual number: 5 End annual number: 5 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |