KR100569586B1 - Method of manufacturing a high dielectric capacitor - Google Patents

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Abstract

본 발명은 고유전체 캐패시터의 제조 방법에 관한 것으로, 접합부가 형성된 반도체 기판상에 절연막 및 반사 방지막을 순차적으로 형성한 후 접합부가 노출되도록 반사 방지막 및 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 콘택홀내에 플러그를 형성한 후 플러그상에 실리콘막을 성장시키는 단계와, 전체 상부면에 산화막을 형성한 후 실리콘막이 노출되도록 표면을 평탄화시키고 실리콘막을 제거하여 산화막에 홀이 형성되도록 하는 단계와, 홀 저면부의 플러그상에 티타늄 실리사이드층을 형성한 후 홀내에 베리어 금속을 매립시키는 단계와, 산화막을 제거한 후 티나늄 실리사이드층 및 베리어 금속층의 측벽에 독립된 스페이서 형태의 하부전극을 형성하는 단계와, 전체 상부면에 유전체막을 형성한 후 열처리하고 유전체막상에 상부전극을 형성하는 단계로 이루어진다.
The present invention relates to a method of manufacturing a high-k dielectric capacitor, comprising: sequentially forming an insulating film and an anti-reflection film on a semiconductor substrate on which a junction is formed, and then forming contact holes by patterning the anti-reflection film and the insulating film to expose the junction; Forming a plug in the hole and then growing a silicon film on the plug, forming an oxide film on the entire upper surface, and then planarizing the surface so that the silicon film is exposed and removing the silicon film to form a hole in the oxide film; Forming a titanium silicide layer on the negative plug and then embedding the barrier metal in the hole, removing the oxide film, and forming an independent spacer lower electrode on the sidewalls of the titanium silicide layer and the barrier metal layer; A dielectric film is formed on the dielectric film, and the heat treatment is performed. Forming step.

캐패시터, 고유전체, 금속전극, 오정렬Capacitors, high dielectric materials, metal electrodes, misalignment

Description

고유전체 캐패시터의 제조 방법 {Method of manufacturing a high dielectric capacitor} Method of manufacturing a high dielectric capacitor             

도 1 내지 도 8은 본 발명에 따른 고유전체 캐패시터의 제조 방법을 설명하기 위한 소자의 단면도.1 to 8 are cross-sectional views of devices for explaining a method of manufacturing a high dielectric capacitor according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1: 반도체 기판 2: 접합부1: Semiconductor Substrate 2: Junction

3: 절연막 4: 반사 방지막3: insulating film 4: antireflection film

5: 플러그 6: 실리콘막5: plug 6: silicon film

7: 산화막 8: 티타늄 실리사이드층7: oxide film 8: titanium silicide layer

9: 베리어 금속층 10: 하부전극9: barrier metal layer 10: lower electrode

11: 유전체막 12: 상부전극11: dielectric film 12: upper electrode

13: 콘택홀 14: 홀
13: contact hole 14: hall

본 발명은 고유전체 캐패시터의 제조 방법에 관한 것으로, 특히, 베리어 금속(Barrier Metal)의 산화로 인한 정전용량(Capacitance)의 감소를 방지할 수 있도록 한 고유전체 캐패시터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a high dielectric capacitor, and more particularly, to a method of manufacturing a high dielectric capacitor capable of preventing a reduction in capacitance due to oxidation of a barrier metal.

일반적으로 디램(DRAM)과 같은 메모리 소자의 메모리 셀(Memory Cell)은 캐패시터와, 캐패시터에 정보를 저장하거나 저장된 정보를 독출하기 위한 트랜지스터로 이루어진다.In general, a memory cell of a memory device such as a DRAM includes a capacitor and a transistor for storing or reading information in the capacitor.

캐패시터는 반도체 기판에 형성된 트랜지스터의 접합영역에 하부전극이 연결되도록 구성되며, 접합영역과 하부전극간의 접속은 절연막에 형성된 콘택홀(Contact Hole)을 통해 이루어진다.The capacitor is configured such that the lower electrode is connected to the junction region of the transistor formed on the semiconductor substrate, and the connection between the junction region and the lower electrode is made through a contact hole formed in the insulating film.

그런데 반도체 메모리 소자가 고집적화됨에 따라 소자의 크기가 감소되기 때문에 미세한 콘택홀을 통한 접합영역과 하부전극간의 접속이 어려워지고, 이에 따라 실제의 공정에서 많은 불량이 야기된다.However, as the semiconductor memory device is highly integrated, the size of the device is reduced, so that the connection between the junction region and the lower electrode through the minute contact hole becomes difficult, thereby causing many defects in the actual process.

이러한 불량중에 하나가 콘택홀내에 형성된 플러그(Plug)상에 하부전극을 형성하는 과정에서 사진 공정시 발생되는 오정렬로 인한 불량인데, 이때 플러그상에 형성된 베리어 금속층의 노출이 발생된다. 그리고 노출된 베리어 금속층은 고유전체를 증착하는 과정에서 산소에 노출되어 산화되며, 이에 따라 고유전체의 유전율이 저하되어 캐패시터의 정전용량이 감소된다.One of such defects is a defect due to misalignment that occurs during a photographing process in the process of forming a lower electrode on a plug formed in a contact hole, and exposure of the barrier metal layer formed on the plug occurs. The exposed barrier metal layer is exposed to oxygen in the process of depositing a high dielectric material and oxidized. Accordingly, the dielectric constant of the high dielectric material is lowered, thereby reducing the capacitance of the capacitor.

그래서 베리어 금속층의 산화가 방지되도록 저온에서 유전체를 증착하거나, 저온에서 열처리하는 기술을 개발하고 있지만, 아직 메모리 셀당 요구되는 충분한 정전용량을 확보하지 못하는 상태이다. So, while developing a dielectric material at low temperature or heat treatment at low temperature so as to prevent oxidation of the barrier metal layer, it is not yet secured sufficient capacitance required per memory cell.                         

이러한 오정렬로 인한 문제점은 소자의 집적도가 증가됨에 따라 더욱 심각하게 발생되며, 이에 따라 새로운 기술의 개발이 요구된다.
The problem caused by this misalignment is more serious as the degree of integration of the device is increased, and therefore, new technology is required.

따라서 본 발명은 콘택홀에 형성된 폴리실리콘 플러그상에 희생 실리콘막을 성장시킨 후 후속 공정에서 제거하여 홀이 형성되도록 하고 상기 홀내에 형성된 베리어 금속층의 측벽에 하부 전극이 형성되도록 하므로써 상기한 단점을 해소할 수 있는 고유전체 캐패시터의 제조 방법을 제공하는 데 그 목적이 있다.
Accordingly, the present invention solves the above disadvantages by growing the sacrificial silicon film on the polysilicon plug formed in the contact hole and then removing it in a subsequent process so that the hole is formed and the lower electrode is formed on the sidewall of the barrier metal layer formed in the hole. It is an object of the present invention to provide a method of manufacturing a high-k dielectric capacitor.

본 발명에 따른 고유전체 캐패시터의 제조 방법은 접합부가 형성된 반도체 기판상에 절연막 및 반사 방지막을 순차적으로 형성한 후 접합부가 노출되도록 반사 방지막 및 절연막을 패터닝하여 콘택홀을 형성하는 단계와, 콘택홀내에 플러그를 형성한 후 플러그상에 실리콘막을 성장시키는 단계와, 전체 상부면에 산화막을 형성한 후 실리콘막이 노출되도록 표면을 평탄화시키고 실리콘막을 제거하여 산화막에 홀이 형성되도록 하는 단계와, 홀 저면부의 플러그상에 티타늄 실리사이드층을 형성한 후 홀내에 베리어 금속을 매립시키는 단계와, 산화막을 제거한 후 티나늄 실리사이드층 및 베리어 금속층의 측벽에 독립된 스페이서 형태의 하부전극을 형성하는 단계와, 전체 상부면에 유전체막을 형성한 후 열처리하고 유전체막상에 상부전극을 형성하는 단계로 이루어진다. A method of manufacturing a high dielectric capacitor according to the present invention includes the steps of sequentially forming an insulating film and an antireflection film on a semiconductor substrate on which a junction is formed, and then forming a contact hole by patterning the antireflection film and the insulating film to expose the junction, and forming a contact hole in the contact hole. Growing a silicon film on the plug after forming the plug, forming an oxide film on the entire top surface, and then planarizing the surface to expose the silicon film and removing the silicon film to form holes in the oxide film; Forming a titanium silicide layer on the buried metal and filling the barrier metal in the hole; removing the oxide layer; forming a lower electrode in the form of an independent spacer on the sidewalls of the titanium silicide layer and the barrier metal layer; After the film is formed, heat treatment is performed to form an upper electrode on the dielectric film. A step.                     

상기 플러그를 형성하는 단계로부터 세정하는 단계를 더 포함하여 이루어지며, 상기 플러그는 도프트 폴리실리콘으로 이루어진다.And cleaning from the forming of the plug, wherein the plug is made of doped polysilicon.

상기 실리콘막은 선택적 실리콘 성장 방법으로 형성되며, 상기 실리콘막은 HNO3에 불산(HF)이 혼합된 식각용액으로 제거된다.The silicon film is formed by a selective silicon growth method, and the silicon film is removed by an etching solution in which hydrofluoric acid (HF) is mixed with HNO 3 .

그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 8은 본 발명에 따른 고유전체 캐패시터의 제조 방법을 설명하기 위한 소자의 단면도이다.1 to 8 are cross-sectional views of devices for explaining a method of manufacturing a high dielectric capacitor according to the present invention.

도 1은 접합부(2)가 형성된 반도체 기판(1)상에 절연막(3) 및 반사 방지막(4)을 순차적으로 형성한 후 상기 접합부(2)가 노출되도록 상기 반사 방지막(4) 및 절연막(3)을 패터닝하여 콘택홀(13)을 형성한 상태의 단면도로서, 상기 절연막(3)은 산화물로 형성하며, 상기 반사 방지막(4)은 산화물과의 식각 선택비가 높은 질화막(SiON)으로 형성하되, 그 두께가 300 내지 1000Å이 되도록 한다.FIG. 1 sequentially forms an insulating film 3 and an antireflection film 4 on the semiconductor substrate 1 on which the junction part 2 is formed, and then exposes the antireflection film 4 and the insulating film 3 so that the junction part 2 is exposed. ) Is a cross-sectional view of the contact hole 13 is formed by patterning, the insulating film 3 is formed of an oxide, the anti-reflection film 4 is formed of a nitride film (SiON) having a high etching selectivity with respect to the oxide, The thickness is 300 to 1000 kPa.

도 2는 상기 콘택홀(13)내에 도프트(Doped) 폴리실리콘으로 이루어진 플러그(5)를 형성한 상태의 단면도이고, 도 3은 세정 공정을 진행한 후 선택적 실리콘 성장 방법을 이용하여 상기 플러그(5)상에 실리콘막(6)을 성장시킨 상태의 단면도로서, 상기 선택적 실리콘 성장 공정은 1.0E-3 이하의 압력 및 600 내지 750℃의 온도에서 실시되며, 상기 실리콘막(6)은 SiH4 또는 GeH4 가스를 이용한 고진공 화학 증착법으로 형성된다. 이때 Ge의 함유량이 30% 이내가 되도록 한다.FIG. 2 is a cross-sectional view of a plug 5 made of doped polysilicon in the contact hole 13, and FIG. 3 is a plug (i) method using a selective silicon growth method after a cleaning process. 5 is a cross-sectional view of the silicon film 6 grown on the surface, wherein the selective silicon growth process is performed at a pressure of 1.0E-3 or lower and a temperature of 600 to 750 ° C., wherein the silicon film 6 is formed of SiH 4. Or by high vacuum chemical vapor deposition using GeH 4 gas. At this time, the Ge content is set to be within 30%.

도 4는 화학기상증착(CVD) 방식으로 전체 상부면에 산화막(7)을 형성한 후 상기 실리콘막(6)이 노출되도록 표면을 평탄화시킨 상태의 단면도이고, 도 5는 습식(Wet) 식각 방법으로 상기 실리콘막(6)을 제거하여 상기 산화막(7)에 홀(14)이 형성되도록 한 상태의 단면도로서, 상기 식각 공정시 HNO3에 미량의 불산(HF)이 혼합된 식각용액을 사용하며, 이때 불산(HF)의 혼합비가 300 : 1이 넘지 않도록 한다.4 is a cross-sectional view of a state in which the surface is planarized so that the silicon film 6 is exposed after the oxide film 7 is formed on the entire upper surface by chemical vapor deposition (CVD), and FIG. 5 is a wet etching method. The cross-sectional view of the state in which the hole 14 is formed in the oxide film 7 by removing the silicon film 6 is performed by using an etching solution in which a small amount of hydrofluoric acid (HF) is mixed with HNO 3 during the etching process. In this case, the mixing ratio of hydrofluoric acid (HF) is not more than 300: 1.

도 6은 상기 홀(14) 저면부의 플러그(5)상에 티타늄 실리사이드(TiSix)층(8)을 형성한 후 상기 홀(14)내에 베리어 금속층(9)을 매립시킨 상태의 단면도로서, 상기 베리어 금속층(9)은 TiN, TiAlN 또는 TiSiN으로 이루어지며, 화학기상증착(CVD) 방식으로 형성된다.FIG. 6 is a cross-sectional view of the barrier metal layer 9 embedded in the hole 14 after the titanium silicide (TiSix) layer 8 is formed on the plug 5 of the bottom portion of the hole 14. The metal layer 9 is made of TiN, TiAlN or TiSiN, and is formed by chemical vapor deposition (CVD).

상기 티나늄 실리사이드층(8)은 티타늄(Ti)을 증착한 후 열처리하여 상기 폴리실리콘과의 반응에 의해 상기 플러그(5)상에 티타늄 실리사이드층(8)이 형성되도록 하는 단계와, 나머지 부분에 잔류된 티타늄(Ti)을 제거하는 단계에 의해 형성되며, 상기 베리어 금속층(9)은 전체 상부면에 베리어 금속을 증착하는 단계와, 화학적 기계적 연마(CMP) 방법 또는 반응성 이온 식각(RIE) 방식으로 상기 베리어 금속을 평탄화시켜 상기 홀(14)내에만 베리어 금속이 잔류되도록 하는 단계에 의해 형성된다. 이때, 상기 티타늄 실리사이드층(8)은 상기 플러그(5)와 이후에 형성될 베리어 금속층과의 접촉 저항을 감소시키기 위한 목적으로 형성된다.The titanium silicide layer 8 is deposited by heat treatment after depositing titanium (Ti) to form a titanium silicide layer 8 on the plug 5 by reaction with the polysilicon, and the rest of the titanium silicide layer 8. It is formed by removing the remaining titanium (Ti), the barrier metal layer (9) by depositing the barrier metal on the entire upper surface, by chemical mechanical polishing (CMP) method or reactive ion etching (RIE) method Planarizing the barrier metal so that the barrier metal remains only in the hole 14. In this case, the titanium silicide layer 8 is formed for the purpose of reducing contact resistance between the plug 5 and the barrier metal layer to be formed later.

도 7은 상기 산화막(7)을 제거한 후 전체 상부면에 금속을 증착하고 전면 식각하여 상기 티나늄 실리사이드층(8) 및 베리어 금속층(9)의 측벽에 독립된 스페이 서 형태의 하부전극(10)이 형성되도록 한 상태의 단면도이다.FIG. 7 illustrates that the spacer 7 is formed on the entire upper surface of the oxide film 7 and then etched to the entire upper surface to form an independent spacer lower electrode 10 on the sidewalls of the titanium silicide layer 8 and the barrier metal layer 9. It is sectional drawing of the state made to form.

도 8은 전체 상부면에 유전체막(11)을 형성하고 유전특성이 보존되도록 결정화시키기 위하여 급속 열처리(RTP)한 후 상기 유전체막(11)상에 금속을 증착하고 패터닝하여 상부전극(12)을 형성한 상태의 단면도로서, 상기 유전체막(11)은 저온에서 BST 등과 같은 고유전체를 화학기상증착(CVD) 방식으로 증착하여 형성하며, 상기 금속은 백금(Pt), 루테늄(Ru) 또는 RuO2으로 이루어지며, 250 내지 400℃의 온도에서 화학기상증착(CVD) 방식으로 증착된다.
FIG. 8 shows the upper electrode 12 by forming a dielectric film 11 on the entire upper surface and depositing and patterning a metal on the dielectric film 11 after rapid heat treatment (RTP) to crystallize so that the dielectric properties are preserved. As a cross-sectional view of the formed state, the dielectric film 11 is formed by depositing a high-k dielectric such as BST at a low temperature by chemical vapor deposition (CVD), and the metal is platinum (Pt), ruthenium (Ru), or RuO 2. It consists of, and is deposited by chemical vapor deposition (CVD) at a temperature of 250 to 400 ℃.

상기와 같이 본 발명은 콘택홀내에 형성된 폴리실리콘 플러그상에 선택적 실리콘 성장 방법을 이용하여 희생 실리콘막을 성장시킨 후 후속 공정에서 제거하여 홀이 형성되도록 한다. 그리고 상기 홀내에 베리어 금속층을 형성하고, 상기 베리어 금속층의 측벽에 스페이서 형태의 하부 전극이 형성되도록 한다. 따라서 플러그와 하부전극의 정렬이 용이하여 오정렬로 인한 베리어 금속층의 노출이 방지된다. 그러므로 유전체막의 고유전율이 유지되어 충분한 정전용량의 확보가 이루어지며, 이에 따라 소자의 신뢰성 및 수율이 향상된다.As described above, the present invention grows the sacrificial silicon film on the polysilicon plug formed in the contact hole by using a selective silicon growth method and then removes it in a subsequent process so that the hole is formed. A barrier metal layer is formed in the hole, and a lower electrode in the form of a spacer is formed on sidewalls of the barrier metal layer. Therefore, the alignment of the plug and the lower electrode is easy to prevent exposure of the barrier metal layer due to misalignment. Therefore, the high dielectric constant of the dielectric film is maintained to secure sufficient capacitance, thereby improving the reliability and yield of the device.

Claims (13)

접합부가 형성된 반도체 기판상에 절연막 및 반사 방지막을 순차적으로 형성한 후 상기 접합부가 노출되도록 상기 반사 방지막 및 절연막을 패터닝하여 콘택홀을 형성하는 단계와,Forming a contact hole by sequentially forming an insulating film and an anti-reflection film on the semiconductor substrate on which the junction is formed, and then patterning the anti-reflection film and the insulating film to expose the junction; 상기 콘택홀내에 플러그를 형성한 후 상기 플러그상에 실리콘막을 성장시키는 단계와,Growing a silicon film on the plug after forming a plug in the contact hole; 전체 상부면에 산화막을 형성한 후 상기 실리콘막이 노출되도록 표면을 평탄화시키고 상기 실리콘막을 제거하여 상기 산화막에 홀이 형성되도록 하는 단계와,Forming an oxide film on the entire upper surface and then planarizing the surface to expose the silicon film and removing the silicon film to form holes in the oxide film; 상기 홀 저면부의 플러그상에 티타늄 실리사이드층을 형성한 후 상기 홀내에 베리어 금속을 매립시키는 단계와,Forming a titanium silicide layer on the plug of the bottom portion of the hole and then embedding a barrier metal in the hole; 상기 산화막을 제거한 후 상기 티나늄 실리사이드층 및 베리어 금속층의 측벽에 독립된 스페이서 형태의 하부전극을 형성하는 단계와,Removing the oxide layer and forming an independent spacer lower electrode on sidewalls of the titanium silicide layer and the barrier metal layer; 전체 상부면에 유전체막을 형성한 후 열처리하고 상기 유전체막상에 상부전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.Forming a dielectric film on the entire upper surface, and then heat-treating and forming an upper electrode on the dielectric film. 제 1 항에 있어서,The method of claim 1, 상기 절연막은 산화막이며, 상기 반사 방지막은 질화막인 것을 특징으로 하 는 고유전체 캐패시터의 제조 방법.The insulating film is an oxide film, and the anti-reflection film is a nitride film manufacturing method of the high dielectric capacitor. 제 1 항에 있어서,The method of claim 1, 상기 플러그는 도프트 폴리실리콘으로 이루어진 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The plug is a manufacturing method of a high dielectric capacitor, characterized in that made of doped polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 플러그를 형성하는 단계로부터 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The method of manufacturing a high dielectric capacitor, characterized in that further comprising the step of cleaning from the step of forming the plug. 제 1 항에 있어서,The method of claim 1, 상기 실리콘막은 선택적 실리콘 성장 방법으로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The silicon film is a method of manufacturing a high dielectric capacitor, characterized in that formed by a selective silicon growth method. 제 5 항에 있어서,The method of claim 5, wherein 상기 선택적 실리콘 성장 공정은 1.0E-3 이하의 압력 및 600 내지 750℃의 온도에서 실시되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The selective silicon growth process is a method of manufacturing a high dielectric capacitor, characterized in that carried out at a pressure of less than 1.0E-3 and a temperature of 600 to 750 ℃. 제 1 항에 있어서,The method of claim 1, 상기 실리콘막은 SiH4 또는 GeH4 가스를 이용한 고진공 화학 증착법으로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The silicon film is a method of manufacturing a high-k dielectric capacitor, characterized in that formed by high vacuum chemical vapor deposition using SiH 4 or GeH 4 gas. 제 1 항에 있어서,The method of claim 1, 상기 실리콘막은 HNO3에 불산(HF)이 혼합된 식각용액으로 제거되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The silicon film is a method of manufacturing a high-k dielectric capacitor, characterized in that removed with an etching solution mixed with hydrofluoric acid (HF) in HNO 3 . 제 1 항에 있어서,The method of claim 1, 상기 베리어 금속층은 TiN, TiAlN 및 TiSiN중 어느 하나로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The barrier metal layer is a method of manufacturing a high dielectric capacitor, characterized in that formed of any one of TiN, TiAlN and TiSiN. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 및 상부전극은 백금(Pt), 루테늄(Ru) 및 RuO2중 어느 하나의 금속으로 형성되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The lower electrode and the upper electrode is a method of manufacturing a high dielectric capacitor, characterized in that formed of any one of platinum (Pt), ruthenium (Ru) and RuO 2 metal. 제 10 항에 있어서,The method of claim 10, 상기 금속은 250 내지 400℃의 온도에서 화학기상증착(CVD) 방식으로 증착되는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The metal is a method of manufacturing a high dielectric capacitor, characterized in that the deposition by chemical vapor deposition (CVD) at a temperature of 250 to 400 ℃. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 BST로 이루어지는 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The dielectric film is a method of manufacturing a high dielectric capacitor, characterized in that the BST. 제 1 항에 있어서,The method of claim 1, 상기 열처리는 급속 열처리인 것을 특징으로 하는 고유전체 캐패시터의 제조 방법.The heat treatment is a method of manufacturing a high dielectric capacitor, characterized in that the rapid heat treatment.
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