KR100567866B1 - Method for forming inter layer dielectric semiconductor device - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 층간 절연막 형성 과정은 반도체 기판 상부에 제 1 반사 방지막, 금속막 및 목표치의 두께보다 두꺼운 두께를 갖는 제 2 반사 방지막을 적층하는 단계와, 제 2 반사 방지막, 금속막 및 제 1 반사 방지막을 패터닝하여 금속라인을 형성하되, 제 1 반사 방지막의 일부가 남도록 패터닝하는 단계와, 금속 라인의 상부에 제 2 반사 방지막의 양쪽 모서리 일부가 드러나도록 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 맞추어서 제 2 반사 방지막의 모서리 일부를 식각하면서, 기판이 드러나도록 일부 남은 제 1 반사 방지막을 식각하는 단계와, 금속 라인에 의해 드러난 기판을 소정 깊이만큼 식각하면서 식각된 제 2 반사 방지막의 모서리 부분에 슬롭(slope)을 형성하되, 제 2 반사 방지막을 목표치의 두께까지 식각하는 단계와, 슬롭이 형성된 제 2 반사 방지막과 기판에 절연막을 매립하는 단계를 포함한다.The interlayer insulating film forming process of the semiconductor device according to the present invention comprises the steps of laminating a first anti-reflection film, a metal film and a second anti-reflection film having a thickness thicker than the target thickness on the semiconductor substrate, the second anti-reflection film, the metal film and Patterning the first anti-reflection film to form a metal line, patterning a portion of the first anti-reflection film to remain, and forming a photoresist pattern to expose a portion of both edges of the second anti-reflection film on the metal line; Etching a portion of the edge of the second anti-reflection film in accordance with the photoresist pattern, etching the remaining first anti-reflection film to expose the substrate, and etching the second reflection while etching the substrate exposed by the metal line to a predetermined depth. A slope is formed at the edge of the barrier layer, and the second anti-reflection membrane is etched to the target thickness. And step includes the step of embedding an insulating film on the second reflecting film and the substrate slope is formed.

이와 같이, 본 발명은 금속 라인의 제 2 반사 방지막의 모서리 부분에 슬롭을 형성한 후에 층간 절연막을 형성함으로써, 층간 절연막의 갭필 능력을 향상시킬 수 있다.As described above, according to the present invention, the gap fill capability of the interlayer insulating film can be improved by forming the interlayer insulating film after forming the slope on the corner portion of the second anti-reflection film of the metal line.

층간 절연막, 보이드Interlayer Insulation, Void

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR FORMING INTER LAYER DIELECTRIC SEMICONDUCTOR DEVICE}METHODS FOR FORMING INTER LAYER DIELECTRIC SEMICONDUCTOR DEVICE}

도 1은 종래에 따라 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 공정 단면도이고,1 is a cross-sectional view for describing a method of forming an interlayer insulating film of a semiconductor device according to the related art.

도 2a 내지 도 2e는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 층간 절연막 형성 과정을 설명한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a process of forming an interlayer insulating film of a semiconductor device according to an exemplary embodiment of the present invention.

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 층간 절연막의 매립 특성을 향상시킬 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for improving embedding characteristics of an interlayer insulating film.

일반적으로, 반도체 소자의 집적도가 높아지면서 기판 상에 형성되는 패턴들의 단차가 커지고 패턴들간의 간격도 매우 좁아진다. 이에 따라 패턴 사이에 절연막을 채우는 과정에서 절연막 내에 보이드가 형성되는 등 미세 간격 내에 절연막을 채우는데 있어서 상당한 문제점이 있다.In general, as the degree of integration of semiconductor devices increases, the steps of patterns formed on the substrate become larger and the spacing between the patterns becomes very narrow. Accordingly, there is a significant problem in filling the insulating film within a fine interval such that voids are formed in the insulating film in the process of filling the insulating film between the patterns.

이하, 첨부된 도면을 참조하여 종래 층간 절연막 형성 방법에 대해 설명하기로 한다. 도 1은 종래의 층간 절연막 형성 과정을 설명하기 위한 공정 단면도이 다.Hereinafter, a method of forming a conventional interlayer insulating film will be described with reference to the accompanying drawings. 1 is a cross-sectional view illustrating a conventional interlayer insulating film forming process.

도 1을 참조하면, 금속 배선 형성을 위한 금속 배선층(12)이 형성된 반도체 기판(11)이 제공된다. 그런 다음, 층간 절연막, 예컨대 공간 매립 능력이 뛰어난 HDP 절연막(13)을 증착한다. 이때, 금속 배선층(12)은 두께 500∼1000Å를 갖는 티타늄/티타늄 질화막으로 이루어진 제 1 배리어 금속막(12a), 알루미늄으로 이루어진 금속 라인(12b), 두께가 500∼1000Å를 갖는 티타늄/티타늄 질화막으로 이루어진 제 2 배리어 금속막(12c)으로 이루어져 있다.Referring to FIG. 1, a semiconductor substrate 11 having a metal wiring layer 12 for forming metal wirings is provided. Then, an interlayer insulating film, for example, an HDP insulating film 13 having excellent space filling capability is deposited. At this time, the metal wiring layer 12 is a first barrier metal film 12a made of a titanium / titanium nitride film having a thickness of 500 to 1000 GPa, a metal line 12b made of aluminum, and a titanium / titanium nitride film having a thickness of 500 to 1000 GPa. And a second barrier metal film 12c.

그러나, 반도체 소자의 집적도가 높아짐에 따라 금속 배선층(12) 사이에 캡필(gap fill)된 HDP 절연막(13) 내에 보이드(14)가 발생된다. 이에 따라 갭필 능력을 향상시키기 위해 갭필 시 사용되는 일반적인 증착용 가스, 예를 들면 Ar 대신에 He를 사용한다거나 갭필 능력이 뛰어난 물질을 사용하는 방법이 있다. 하지만, 양산성을 고려해볼때 갭필 능력이 뛰어난 층간 절연막을 도입하는 것은 비용 상승 및 신규 장비 투자를 요구한다.However, as the degree of integration of semiconductor devices increases, voids 14 are generated in the HDP insulating film 13 capped between the metal wiring layers 12. Accordingly, in order to improve the gapfill capability, there is a method of using He instead of a general deposition gas used in the gapfill, for example, Ar, or using a material having excellent gapfill capability. However, considering mass production, the introduction of an interlayer insulating film having excellent gap fill capability requires a cost increase and new equipment investment.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 층간 절연막의 갭필 능력을 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하고자 한다.An object of the present invention is to solve the problems of the prior art, and to provide a method for forming an interlayer insulating film of a semiconductor device capable of improving the gap fill capability of the interlayer insulating film.

상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판 상부에 제 1 반사 방지막, 금속막 및 목표치의 두께보다 두꺼운 두께를 갖는 제 2 반사 방지막을 적층하는 단계와, 상기 제 2 반사 방지막, 금속막 및 제 1 반사 방지막을 패터 닝하여 금속라인을 형성하되, 상기 제 1 반사 방지막의 일부가 남도록 패터닝하는 단계와, 상기 금속 라인의 상부에 상기 제 2 반사 방지막의 양쪽 모서리 일부가 드러나도록 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴에 맞추어서 상기 제 2 반사 방지막의 모서리 일부를 식각하면서, 상기 기판이 드러나도록 상기 일부 남은 제 1 반사 방지막을 식각하는 단계와, 상기 금속 라인에 의해 드러난 상기 기판을 소정 깊이만큼 식각하면서 상기 식각된 제 2 반사 방지막의 모서리 부분에 슬롭(slope)을 형성하되, 상기 제 2 반사 방지막을 상기 목표치의 두께까지 식각하는 단계와, 상기 슬롭이 형성된 제 2 반사 방지막과 기판에 절연막을 매립하는 단계를 포함한다. In order to achieve the above object, the present invention comprises the steps of laminating a first anti-reflection film, a metal film and a second anti-reflection film having a thickness greater than the thickness of the target value on the semiconductor substrate, and the second anti-reflection film, the metal film And forming a metal line by patterning the first anti-reflection film, and patterning a portion of the first anti-reflection film so that a portion of the first anti-reflection film remains, and forming a photoresist pattern to expose portions of both edges of the second anti-reflection film on the metal line. Forming a portion of the edge of the second anti-reflection film in accordance with the photoresist pattern, etching the remaining first anti-reflection film so that the substrate is exposed, and the substrate exposed by the metal line. While etching a predetermined depth to form a slope (slope) in the corner portion of the etched second anti-reflection film And etching the second anti-reflection film to a thickness of the target value, and filling an insulating film in the second anti-reflection film and the substrate on which the slop is formed.

이하, 첨부된 도면을 참조하여 본 발명에 따라 반도체 소자의 층간 절연막 형성 방법을 설명한다. 도 2a 내지 도 2e는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 층간 절연막 형성 과정을 도시한 공정 흐름도이다.Hereinafter, a method of forming an interlayer insulating film of a semiconductor device will be described with reference to the accompanying drawings. 2A through 2E are flowcharts illustrating a process of forming an interlayer insulating layer of a semiconductor device according to an exemplary embodiment of the present invention.

먼저, 도 2a를 참조하면, 산화막으로 이루어진 반도체 기판(100)의 상부에 제 1 반사 방지막(102), 금속막(104) 및 제 2 반사 방지막(106)을 순차적으로 증착한 다음, 제 2 반사 방지막(106), 금속막(104) 및 제 1 반사 방지막(102)을 RIE(Reactive Ion Etching)로 패터닝하여 금속라인을 형성한다. 이때, 금속막(102)의 상부에 증착되는 제 2 반사 방지막(106)의 두께는 목표치 두께보다 두꺼운 두께로 증착된다. 예를 들면, 목표치의 두께가 500Å∼1000Å인 경우 금속막(104)의 상부에 증착되는 제 2 반사 방지막(106)의 두께는 1000Å∼2000Å이다. 제 1, 2 반사 방지막(102, 106)은 Ti, Ta 및 TaN 중에서 어느 하나를 이용한다.First, referring to FIG. 2A, the first antireflection film 102, the metal film 104, and the second antireflection film 106 are sequentially deposited on the semiconductor substrate 100 made of an oxide film, and then the second reflection is performed. The prevention film 106, the metal film 104, and the first anti-reflection film 102 are patterned with reactive ion etching (RIE) to form a metal line. At this time, the thickness of the second anti-reflection film 106 deposited on the metal film 102 is deposited to a thickness thicker than the target thickness. For example, when the thickness of the target value is 500 kPa to 1000 kPa, the thickness of the second antireflection film 106 deposited on the metal film 104 is 1000 kPa to 2000 kPa. The first and second anti-reflection films 102 and 106 use any one of Ti, Ta, and TaN.

또한, RIE로 패터닝하여 금속라인을 형성할 때 제 1 반사 방지막(102)이 기판(100)의 상부에 일부 남도록 패터닝하며, 이때 기판(100)의 상부에 남는 제 1 반사 방지막(102)의 두께는 300Å∼800Å이다.In addition, when forming a metal line by patterning with RIE, the first anti-reflection film 102 is patterned so that a portion remains on the upper portion of the substrate 100, wherein the thickness of the first anti-reflection layer 102 remaining on the upper portion of the substrate 100 is increased. Is 300 mW to 800 mW.

그런 다음 도 2b에 도시된 바와 같이, 금속 라인의 상부에 제 2 반사 방지막(106)의 양쪽 모서리 일부가 드러나도록 포토레지스트 패턴(108)을 형성한다. 이때 포토레지스트 패턴(108)에 의해 드러난 제 2 반사 방지막(106)의 CD, 즉 옵셋(offset)값(A)은 100Å∼200Å이다.
이러한 포토레지스트 패턴(108)의 형성 공정에 대해서 설명하면, 먼저 제 1 반사 방지막(102), 금속막(104), 제 2 반사 방지막(106)이 완전히 덮히도록 포토레지스트를 도포하고 나서 소정의 레티클, 즉 제 2 반사 방지막(106)의 양쪽 모서리 일부 및 제 1 반사 방지막(102)이 오픈된 레티클을 이용하여 사진 및 현상을 공정을 수행함으로서, 제 2 반사 방지막(106)의 양쪽 모서리 일부가 드러난 포토레지스트 패턴(108)이 형성된다. 즉, 제 2 반사 방지막(106)에 도포된 포토레지스트를 패터닝할때 100Å∼200Å 옵셋을 갖도록 OPC(Optical Proximity Control)를 적용함으로서, 제 2 반사 방지막(106)의 상부 일부, 즉 100Å∼200Å 정도가 드러난 포토레지스트 패턴(108)을 형성할 수 있다.Then, as shown in FIG. 2B, the photoresist pattern 108 is formed on the metal line to expose a portion of both edges of the second anti-reflection film 106. At this time, the CD, that is, the offset value A of the second antireflection film 106 exposed by the photoresist pattern 108 is 100 kV to 200 kV.
The process of forming the photoresist pattern 108 will be described. First, the photoresist is applied so that the first antireflection film 102, the metal film 104, and the second antireflection film 106 are completely covered, and then a predetermined reticle is applied. That is, by performing a process of photographing and developing using a part of both edges of the second anti-reflection film 106 and the reticle with the first anti-reflection film 102 opened, a part of both edges of the second anti-reflection film 106 is exposed. Photoresist pattern 108 is formed. That is, when the photoresist applied to the second anti-reflective film 106 is patterned, by applying OPC (Optical Proximity Control) to have an offset of 100 Å to 200 ,, the upper part of the second anti-reflective film 106, that is, about 100 Å to 200 Å The exposed photoresist pattern 108 may be formed.

이후, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(108)에 의해서 드러난 제 2 반사 방지막(106)의 일부를 식각함과 더불어 기판(100) 상부에 일부 남아 있는 제 1 반사 방지막(102)을 기판(100)이 완전히 드러나도록 식각한 후 포토레지스트 패턴(108)을 제거한다. 이때, 식각되는 제 2 반사 방지막(106)의 두께는 기판(100)의 상부에 잔존하는 제 1 반사 방지막(102)의 두께와 동일하다.Thereafter, as shown in FIG. 2C, a portion of the second anti-reflection film 106 exposed by the photoresist pattern 108 is etched, and a portion of the first anti-reflection film 102 remaining on the substrate 100 is removed. The photoresist pattern 108 is removed after the substrate 100 is etched to completely expose the substrate 100. In this case, the thickness of the second anti-reflection film 106 to be etched is the same as the thickness of the first anti-reflection film 102 remaining on the substrate 100.

도 2d에 도시된 바와 같이, 인시츄(insitu) 공정으로 Ne과 He의 불활성 가스를 순차적으로 이용하여 제 2 반사 방지막(106)의 모서리 부분에 슬롭(slope)을 형성하면서 제 2 반사 방지막(106)을 목표치 두께까지 식각한다. 또한, 금속 라인에 의해서 드러난 기판(100)을 소정 깊이만큼 식각한다. 이때, 인시츄 공정 시에 Rn, Xe, Kr, Ar, Ne 및 He의 불활성 가스 중에서 어느 두개를 선택한 후에 순서에 관계없이 순차적으로 적용하여 제 2 반사 방지막(106)의 모서리 부분에 슬롭을 형성한다. As shown in FIG. 2D, the second anti-reflection film 106 is formed while a slope is formed at an edge portion of the second anti-reflection film 106 by sequentially using inert gases of Ne and He in an insitu process. ) To the target thickness. In addition, the substrate 100 exposed by the metal line is etched by a predetermined depth. At this time, during the in-situ process, any two of the inert gases of Rn, Xe, Kr, Ar, Ne, and He are selected and sequentially applied regardless of the order to form a slop in the corner portion of the second anti-reflection film 106. .

이와 같이, 제 2 반사 방지막(106)에 슬롭을 형성할 때 두개의 불활성 가스를 순차적으로 적용함으로써, 식각에 따른 금속 라인의 데미지를 줄일 수 있다. 그 예로서, 불황성 가스들 중 He와 Ne를 사용하는 경우를 예로 들어 설명하면, 먼저 He 보다 무거운 Ne을 쓰며, Ne는 He보다 큰 에너지로 금속 라인의 코너부를 때리고, 이에 따라 사라지는 금속 라인의 코너는 하부 금속 조직에 많은 에너지를 남겨 하부 금속 조직을 액티브(active) 상태로 만들게 된다.
이후, He을 쓰면, 액티브한 금속 조직은 스퍼터링에 의해 느린 속도로 깍아져나가나 He이 전해주는 에너지가 작아 하부 금속은 넌-액티브(non-active) 상태를 유지하게 됩니다. 즉 식각에 다른 금속 라인의 데미지를 줄일 수 있다.As described above, when the second anti-reflection film 106 is formed with the slope, two inert gases may be sequentially applied to reduce damage of the metal line due to etching. As an example, using He and Ne of the slack gases as an example, first use Ne that is heavier than He, Ne hits the corner of the metal line with energy greater than He, thereby disappearing of the metal line Corners leave a lot of energy in the underlying metal tissue, making the underlying metal tissue active.
Subsequently, using He, the active metal tissue is scraped off at a slow rate by sputtering, but the energy he delivers is so small that the underlying metal remains non-active. That is, the damage of other metal lines in the etching can be reduced.

도 2e에 도시된 바와 같이, 슬롭이 형성된 제 2 반사 방지막(106)과 기판(100) 상에 층간 절연막(110), 예컨대 BPSG, SOG, PECVD 산화막 등을 갭필하여 층간 절연막(110) 내의 보이드(void)를 방지한다.As shown in FIG. 2E, the voids in the interlayer insulating layer 110 may be gap-filled by interposing the interlayer insulating layer 110, for example, BPSG, SOG, and PECVD oxide layers, on the substrate 100 and the second anti-reflective layer 106 on which the slope is formed. void).

이상 설명한 바와 같이, 본 발명은 금속 라인의 제 2 반사 방지막의 모서리 부분에 슬롭을 형성한 후에 층간 절연막을 형성함으로써, 층간 절연막의 갭필 능력을 향상시킬 수 있다. As described above, the present invention can improve the gap fill capability of the interlayer insulating film by forming the interlayer insulating film after forming the slope on the corner portion of the second anti-reflection film of the metal line.                     

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정된 것이 아니고, 본 발명의 기술적 사상이 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통신의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the technical idea of the present invention. It will be apparent to those who have knowledge.

Claims (6)

반도체 기판 상부에 제 1 반사 방지막, 금속막 및 목표치의 두께보다 두꺼운 두께를 갖는 제 2 반사 방지막을 적층하는 단계와,Stacking a first anti-reflection film, a metal film, and a second anti-reflection film having a thickness thicker than the thickness of the target value on the semiconductor substrate; 상기 제 2 반사 방지막, 금속막 및 제 1 반사 방지막을 패터닝하여 금속라인을 형성하되, 상기 제 1 반사 방지막의 일부가 남도록 패터닝하는 단계와,Patterning the second anti-reflection film, the metal film, and the first anti-reflection film to form a metal line, and patterning a portion of the first anti-reflection film to remain; 상기 금속 라인의 상부에 상기 제 2 반사 방지막의 양쪽 모서리 일부가 드러나도록 포토레지스트 패턴을 형성하는 단계와,Forming a photoresist pattern on the metal line to expose portions of both edges of the second anti-reflection film; 상기 포토레지스트 패턴에 맞추어서 상기 제 2 반사 방지막의 모서리 일부를 식각하면서, 상기 기판이 드러나도록 상기 일부 남은 제 1 반사 방지막을 식각하는 단계와,Etching the remaining portion of the first anti-reflection film to expose the substrate while etching a portion of the edge of the second anti-reflection film in accordance with the photoresist pattern; 상기 금속 라인에 의해 드러난 상기 기판을 소정 깊이만큼 식각하면서 상기 식각된 제 2 반사 방지막의 모서리 부분에 슬롭(slope)을 형성하되, 상기 제 2 반사 방지막을 상기 목표치의 두께까지 식각하는 단계와,Forming a slope on an edge portion of the etched second anti-reflection film while etching the substrate exposed by the metal line by a predetermined depth, and etching the second anti-reflection film to a thickness of the target value; 상기 슬롭이 형성된 제 2 반사 방지막과 기판에 절연막을 매립하는 단계Filling an insulating film in the second anti-reflection film and the substrate on which the slop is formed 를 포함하는 반도체 소자의 층간 절연막 형성 방법.Method for forming an interlayer insulating film of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 일부 남은 제 1 반사 방지막의 두께는,The remaining thickness of the first anti-reflection film is 300∼800Å인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.It is 300-800 kV, The interlayer insulation film formation method of the semiconductor element characterized by the above-mentioned. 제 1 항에 있어서,The method of claim 1, 상기 포토레지스트 패턴에 의해 드러난 제 2 반사 방지막의 모서리 일부 CD는, 100Å∼200Å인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.A part CD of the corners of the second anti-reflection film exposed by the photoresist pattern is 100 mW to 200 mW. 제 1 항에 있어서,The method of claim 1, 상기 제 2 반사 방지막의 모서리 부분에 슬롭을 형성하는 단계는,Forming a slop in the corner portion of the second anti-reflection film, 인시츄(insitu) 공정으로 Rn, Xe, Kr, Ar, Ne 및 He의 불활성 가스 중에서 어느 두개를 순차적으로 적용하여 상기 제 2 반사 방지막의 모서리 부분에 슬롭을 형성하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.Interlayer of a semiconductor device, characterized in that the in-situ process by applying any two of the inert gas of Rn, Xe, Kr, Ar, Ne and He sequentially to form a slope on the corner portion of the second anti-reflection film Method of forming an insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 반사 방지막의 두께는,The thickness of the second antireflection film is 1000Å∼2000Å인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.A method of forming an interlayer insulating film of a semiconductor device, characterized in that 1000 to 2000kV. 제 1 항 또는 제 5 항에 있어서,The method according to claim 1 or 5, 상기 제 2 반사 방지막은,The second antireflection film is, Ti, Ta, TaN 및 TiN 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.A method for forming an interlayer insulating film of a semiconductor device, characterized in that any one of Ti, Ta, TaN and TiN.
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