KR100567063B1 - method for implanting dopants in a substrate of semiconductor fabrication - Google Patents
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Abstract
반도체 공정에서의 이온 주입 방법이 개시된다. 반도체 기판을 마련한 후, 상기 반도체 기판 내에 30BF 또는 49BF2 + 11B의 혼합 불순물을 주입시킨다. 여기서, 30BF 또는 49BF2 + 11B의 혼합 불순물은 셀 영역, p-모오스 트랜지스터의 p-모오스 영역, n-모오스 트렌지스터의 n-모오스 영역 등의 이온 주입에 용이하게 적용할 수 있다. 이와 같이, 상기 이온 주입을 반도체 장치의 제조에 적용할 경우 반도체 장치의 리플레쉬 특성과 tWR 특성 등의 향상을 기대할 수 있다.Disclosed is an ion implantation method in a semiconductor process. After the semiconductor substrate is prepared, 30BF or 49BF2 + 11B mixed impurities are injected into the semiconductor substrate. Here, the mixed impurities of 30BF or 49BF2 + 11B can be easily applied to ion implantation of a cell region, a p-MOS region of a p-MOS transistor, an n-MOS region of an n-MOS transistor, and the like. As described above, when the ion implantation is applied to the manufacture of a semiconductor device, improvement in refresh characteristics, tWR characteristics, and the like of the semiconductor device can be expected.
Description
도 1은 본 발명의 실시예 1에 따른 반도체 공정에서의 이온 주입 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for describing an ion implantation method in a semiconductor process according to Example 1 of the present invention.
도 2는 본 발명의 실시예 2에 따른 반도체 공정에서의 이온 주입 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view for describing an ion implantation method in a semiconductor process according to a second embodiment of the present invention.
도 3은 본 발명의 이온 주입 방법을 적용하였을 때 측정한 콘택 저항을 나타내는 그래프이다.3 is a graph showing contact resistance measured when the ion implantation method of the present invention is applied.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
10, 20 : 기판 12, 22 : 소자 분리막10, 20:
14 : 이온 주입 영역 24 : 게이트 패턴14
26 : 접합 영역26: junction area
본 발명은 반도체 공정에서의 이온 주입 방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 리플레쉬 특성과 tWR 특성 등을 개선하기 위하여 펀치쓰루우를 억제하거나 역치 전압(threshold voltage ; Vt)을 조절하기 위한 이온을 반도체 기판 내에 주입하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of implanting ions in a semiconductor process, and more particularly, to suppress punchthrough or adjust a threshold voltage (Vt) in order to improve refresh characteristics, tWR characteristics, and the like of a semiconductor device. A method of implanting ions into a semiconductor substrate.
일반적으로, MOS 트랜지스터에서는 원하는 역치 전압(Vt)을 확보하기 위하여 Vt 조절용 이온 주입을 실시하고 있다. 예를 들어, NMOS 트랜지스터의 경우, p-타입 불순물을 이용하여 Vt 조절용 이온주입을 실시한다. 그리고, 숏-채널 MOS 트랜지스터에서는 드레인 전압이 비교적 낮을 때, 기판 내부에서는 드레인의 공핍층이 직접 소스 측까지 확대되지 않지만 기판 표면은 게이트 전압에 의해 어느 정도 공핍화되어 있어 드레인 전압에 의해 소스 근방의 전위 장벽의 높이를 변화시킬 수 있다. 이를 표면 펀치쓰루우라 하는데, Vt 조절용 이온 주입은 기판과 게이트 산화막 간의 계면 농도를 증가시키기 때문에 역치 전압을 조절하는 효과 뿐만 아니라 표면 펀치쓰루우를 억제하는 효과도 얻을 수 있다.In general, in the MOS transistor, in order to secure a desired threshold voltage Vt, ion implantation for adjusting Vt is performed. For example, in the case of an NMOS transistor, ion implantation for Vt adjustment is performed using p-type impurities. In the short-channel MOS transistor, when the drain voltage is relatively low, the depletion layer of the drain does not directly extend to the source side inside the substrate, but the surface of the substrate is depleted to some extent by the gate voltage. It is possible to change the height of the potential barrier. This is referred to as surface punchthrough. Since the ion implantation for adjusting the Vt increases the interface concentration between the substrate and the gate oxide film, not only the effect of adjusting the threshold voltage but also the effect of suppressing the surface punchthrough is obtained.
따라서, 상기 역치 전압의 조절 및 펀치쓰루오를 억제하기 위하여 상기 Vt 조절용 이온 주입에서는 p-타입 불순물로서 11B 또는 49BF2를 주로 선택한다. 아울러, p-타입 불순물로서 소스/드레인 패턴을 형성할 경우에도 11B 또는 49BF2를 주로 선택한다.Therefore, 11B or 49BF2 is mainly selected as the p-type impurity in the ion implantation for Vt adjustment in order to control the threshold voltage and suppress punchthrough. In addition, 11B or 49BF2 is mainly selected also when forming a source / drain pattern as a p-type impurity.
여기서, 최근의 미세한 패턴을 갖는 반도체 장치의 제조에서 불순물로서 11B를 주입시킬 경우에는 이온 주입시키는 에너지를 다소 낮게 조절해야 하고, 디퓨젼으로 인하여 주입되는 불순물의 도즈량을 다소 많게 조절해야 한다. 이와 같이, 상기 11B를 이온 주입에 적용할 경우에는 이온 주입 에너지 및 도즈량의 조절로 인하여 반도체 장치의 리플레쉬 특성을 저하되는 문제점이 있다. 또한, 상기 11B의 경 우 낮은 에너지로 주입을 위한 장치의 투자가 필요하고, 채널링에 의한 접합 깊이의 증가가 발생하는 단점이 있다.Here, when 11B is implanted as an impurity in the manufacture of a semiconductor device having a fine pattern in recent years, the energy for ion implantation should be controlled to be somewhat lower, and the dose amount of the impurity implanted due to diffusion should be controlled to be somewhat higher. As described above, when 11B is applied to ion implantation, there is a problem in that the refresh characteristics of the semiconductor device are deteriorated due to the adjustment of the ion implantation energy and the dose amount. In addition, in the case of the 11B it is necessary to invest in a device for injection with a low energy, there is a disadvantage that an increase in the junction depth by channeling occurs.
때문에, 최근에는 11B 대신에 불순물로서 49BF2를 선택한다. 이와 같이, 상기 49BF2를 주입시킬 경우에는 이온 주입시키는 에너지를 용이하게 조절할 수 있을 뿐만 아니라 11B의 디퓨전을 F19가 억제하는 효과로서 불순물의 도즈량을 줄일 수 있다. 그러나, F19 효과로서 전류의 감소와 F19+11B이 결합되는 단점으로 인하여 누설 전류가 발생할 수도 있다. 또한, F19에 의한 GOI(gate oxide integrity) 특성의 열화가 나타나기도 한다.Therefore, 49BF2 is selected as an impurity instead of 11B in recent years. As described above, when the 49BF2 is injected, the ion implantation energy can be easily adjusted, and the dose of impurities can be reduced as an effect of F19 suppressing the diffusion of 11B. However, the leakage current may occur due to the disadvantage of combining the current reduction and F19 + 11B as the F19 effect. In addition, deterioration of the gate oxide integrity (GOI) characteristics by F19 is also observed.
본 발명의 목적은, 반도체 장치의 리플레쉬 특성 등을 향상시키기 위한 반도체 공정에서의 이온 주입 방법을 제공하는데 있다.An object of the present invention is to provide an ion implantation method in a semiconductor process for improving refresh characteristics and the like of a semiconductor device.
상기 목적을 달성하기 위한 본 발명의 이온 주입 방법은,The ion implantation method of the present invention for achieving the above object,
반도체 기판을 마련하는 단계; 및Preparing a semiconductor substrate; And
상기 반도체 기판 내에 30BF + 11B의 혼합 불순물을 주입시키는 단계를 포함한다.Implanting 30BF + 11B mixed impurities into the semiconductor substrate.
여기서, 상기 30BF의 혼합 불순물은 질량의 경우에는 29 내지 30amu(atomic mass unit)를 갖도록 조절하고, 1 내지 100KeV의 에너지로 1.0E11 내지 1.0E16 dose/cm2의 도즈량을 갖도록 주입시키는 것이 바람직하다. 이때, 상기 이온이 주입되는 기판의 경우에는 터널링 효과를 피하기 위하여 최대 60°의 범위 내에서 틸딩(tilting)시킨 상태로 이온 주입을 실시할 수 있다.Herein, the mixed impurities of 30BF are preferably adjusted to have 29 to 30 amu (atomic mass unit) in the case of mass, and injected to have a dose amount of 1.0E11 to 1.0E16 dose / cm 2 at an energy of 1 to 100 KeV. . In this case, in order to avoid the tunneling effect, the substrate into which the ions are implanted may be ion implanted in a state of being tilted within a range of up to 60 °.
특히, 본 발명의 30BF + 11B의 혼합 불순물은 셀 영역, p-모오스 트랜지스터의 p-모오스 영역, n-모오스 트렌지스터의 n-모오스 영역 등의 이온 주입에 용이하게 적용할 수 있다.In particular, the mixed impurity of 30BF + 11B of the present invention can be easily applied to ion implantation of a cell region, a p-MOS region of a p-MOS transistor, and an n-MOS region of an n-MOS transistor.
이와 같이, 본 발명에 의하면, Vt 조절용 이온 주입에서 사용되는 불순물로서 종래의 B11 또는 BF2 대신에 30BF + 11B의 혼합 불순물을 사용한다. 때문에, 이온 주입에서 발생하는 F19를 충분하게 감소시킬 수 있다. 이와 같이, 상기 F19의 충분한 감소는 B11의 디퓨전을 억제함과 동시에 GOI 특성을 개선시키고, F19+B11의 결합으로 인한 단점을 개선시킬 수 있다. 때문에, 본 발명의 이온 주입을 반도체 장치의 제조에 적용할 경우 반도체 장치의 리플레쉬 특성과 tWR 특성 등을 향상시킬 수 있는 것이다. 또한, 본 발명의 이온 주입 방법은 별다른 장치의 변경이 없이 적용이 가능한 장점을 갖는다. As described above, according to the present invention, a mixed impurity of 30BF + 11B is used in place of the conventional B11 or BF2 as the impurity used in the ion implantation for controlling Vt. Therefore, F19 generated in ion implantation can be sufficiently reduced. As such, a sufficient reduction of F19 may inhibit the diffusion of B11 and at the same time improve GOI characteristics and improve the disadvantages due to the binding of F19 + B11. Therefore, when the ion implantation of the present invention is applied to the manufacture of a semiconductor device, the refresh characteristics, tWR characteristics, and the like of the semiconductor device can be improved. In addition, the ion implantation method of the present invention has the advantage that it can be applied without changing the device.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예 1에 따른 반도체 공정에서의 이온 주입 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for describing an ion implantation method in a semiconductor process according to Example 1 of the present invention.
도 1을 참조하면, 반도체 기판(10)을 마련하다. 이때, 상기 기판(10)은 소자 분리막(12)에 의해 활성 영역과 비활성 영역으로 구분되어 있다. 그리고, 상기 소자 분리막(12)은 미세 패턴의 구현에 적합한 트렌치 소자 분리막인 것이 바람직하다. 이어서, 30BF + 11B 또는 49BF2 + 11B의 혼합 불순물을 이용한 이온 주입을 실시하여 상기 반도체 기판(10)에 30BF + 11B 또는 49BF2 + 11B의 혼합 불순물이 주입된 이온 주입 영역(14)을 형성한다. 특히, 상기 이온 주입은 10 내지 100KeV 바람직하게는 약 50KeV의 이온 에너지로, 1.0E11 내지 1.0E16 dose/cm2 바람직하게는 약 1.0E14 dose/cm2의 도즈량을 갖도록 조절이 이루어진 상태에서 실시된다.Referring to FIG. 1, a
이와 같이, 이온 주입을 통하여 반도체 기판 내에 30BF와 11B의 혼합 불순물을 주입시킴으로서 Vt 조절용 이온 주입이 이루어졌기 때문에 반도체 기판과 게이트 산화막 간의 계면 농도를 증가시켜 역치 전압을 조절하는 효과 뿐만 아니라 표면 펀치쓰루우를 억제할 수 있다.As described above, since the implantation of 30BF and 11B into the semiconductor substrate is implanted through ion implantation, the ion implantation for Vt adjustment is performed, thereby increasing the interface concentration between the semiconductor substrate and the gate oxide layer to control the threshold voltage as well as the surface punch-through. Can be suppressed.
도 2는 본 발명의 실시예 2에 따른 반도체 공정에서의 이온 주입 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view for describing an ion implantation method in a semiconductor process according to a second embodiment of the present invention.
도 2를 참조하면, 반도체 기판(20)을 마련한다. 이때, 상기 기판(20)은 소자 분리막(22)에 의해 활성 영역과 비활성 영역으로 구분되어 있다. 그리고, 상기 기판(20)의 활성 영역 상에 게이트 패턴(24)을 형성한다. 상기 게이트 패턴(24)은 게이트 산화막, 게이트 폴리 실리콘막, 금속 실리사이드막 등을 적층시킨 후, 패터닝을 실시함으로서 얻을 수 있다. 이어서, 상기 게이트 패턴(24)을 이온 마스크로 사용한 이온 주입을 실시한다. 이때, 상기 이온 주입에서는 30BF + 11B 또는 49BF2 + 11B의 혼합 불순물을 이용한다. 이에 따라, 상기 게이트 패턴(24)과 인접하는 기판(20)에는 얕은 접합 영역(26)이 형성된다. 즉, 상기 30BF + 11B 또는 49BF2 + 11B의 혼합 불순물이 주입된 얕은 접합 영역(26)이 형성된다. 이때, 상기 이온 주입은 약 10 내지 100KeV 바람직하게는 50KeV의 이온 에너지로, 약 1.0E11 내지 1.0E16 dose/cm2 바람직하게는 약 1.0E14 dose/cm2의 도즈량을 갖도록 조절이 이루어진 상태에서 실시된다.Referring to FIG. 2, a semiconductor substrate 20 is prepared. In this case, the substrate 20 is divided into an active region and an inactive region by the device isolation layer 22. The
아울러, 상기 얕은 접합 영역의 형성 뿐만 아니라 소스/드레인 패턴의 형성도 상기 방법의 적용이 충분히 가능하다. 즉, 상기 게이트 패턴의 측벽에 스페이서를 형성한 후, 실시예 2와 동일한 이온 주입을 실시함으로서 얻을 수 있는 것이다.In addition, the formation of the source / drain pattern as well as the formation of the shallow junction region is sufficiently possible to apply the method. That is, by forming a spacer on the sidewall of the gate pattern, the same ion implantation as in Example 2 can be obtained.
실제로, 30BF, 49BF2 + 11B의 혼합 불순물 각각을 P+S/D 영역에 주입시켰을 경우와 종래의 BF2 불순물을 P+S/D 영역에 주입시켰을 경우에 콘택 저항들을 확인하여 보았다. 그 결과, 도 3에 도시된 바와 같이, 30BF 또는 49BF2 + B11의 혼합 불순물을 P+S/D 영역에 주입시켰을 때 나타나는 콘택 저항(Ⅰ)과 BF2 불순물을 P+S/D 영역에 주입시켰을 때 나타나는 콘택 저항(Ⅱ)보다 약 200 내지 400Ω이 낮아지는 것을 확인할 수 있다.In fact, contact resistances were examined when 30BF and 49BF2 + 11B mixed impurities were injected into the P + S / D region and when conventional BF2 impurities were injected into the P + S / D region. As a result, as shown in FIG. 3, when the contact resistance (I) and the BF2 impurity that appear when the mixed impurities of 30BF or 49BF2 + B11 are injected into the P + S / D region are injected into the P + S / D region, It can be seen that about 200 to 400 Ω is lower than the contact resistance (II) shown.
이와 같이, 이온 주입에 사용하는 p-타입 불순물로서 30BF + 11B 또는 49BF2 + 11B의 혼합 불순물을 사용할 경우 콘택 저항의 감소를 기대할 수 있고, 리플레쉬 특성과 tWR 특성 등의 향상을 기대할 수 있다.As described above, when a mixed impurity of 30BF + 11B or 49BF2 + 11B is used as the p-type impurity used for ion implantation, a decrease in contact resistance can be expected, and improvement in refreshing characteristics and tWR characteristics can be expected.
따라서, 본 발명에 의하면, 이온 주입을 통하여 반도체 장치의 리플레쉬 특 성, tWR 특성과 동작 속도 등의 향상을 기대할 수 있기 때문에 반도체 장치의 신뢰도가 향상되는 효과가 있다.Therefore, according to the present invention, the improvement of the refresh characteristics, the tWR characteristics, the operation speed, and the like of the semiconductor device can be expected through the ion implantation, thereby improving the reliability of the semiconductor device.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20110222 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |