KR100565760B1 - Multiplexer - Google Patents

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KR100565760B1
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김일곤
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동부아남반도체 주식회사
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Abstract

본 발명은 입력포트의 증가에 따라 증가하게 되는 트랜지스터의 개수를 줄임과 동시에 데이터 처리 속도를 향상시키기 위한 멀티플렉서에 관한 것으로, 본 발명은 선택 변수에 의해 다수 개의 입력선을 통하여 입력되는 입력 신호 중 어느 하나의 입력신호를 단일 출력선으로 선택적으로 출력하는 멀티플렉서에 있어서, 상기 입력 신호를 선택변수에 의해 선택적으로 패스시키는 패스 수단을 포함하고, 상기 패스 수단이 서로 병렬 연결되는 한 쌍의 제 1, 2 도전형 트랜지스터를 갖고 상기 다수 개의 입력선에 대응하여 구성하는 것을 특징으로 한다. The present invention relates to a multiplexer for reducing the number of transistors that increase with the increase of the input port and at the same time improving the data processing speed. The present invention relates to a multiplexer inputted through a plurality of input lines by a selection variable. A multiplexer for selectively outputting one input signal to a single output line, comprising: a pair of pass means for selectively passing the input signal by a selection variable, the pair of first and second pairs of pass means connected in parallel to each other; It is characterized by comprising a conductive transistor and corresponding to the plurality of input lines.

따라서, 본 발명은 입력포트의 증가에 따라 함께 증가하게 되는 트랜지스터의 개수를 줄임으로써 멀티플렉서의 제품 단가를 절감시킴과 아울러 칩 레이아웃의 크기를 줄일 수 있다. 그리고, 멀티플렉서를 구현하기 위한 트랜지스터의 개수를 줄임으로써 궁극적으로 데이터 처리시간을 줄여 고속의 데이터 처리시스템을 실현할 수 있다.Therefore, the present invention can reduce the product cost of the multiplexer and reduce the size of the chip layout by reducing the number of transistors that increase with the increase of the input port. In addition, by reducing the number of transistors for implementing the multiplexer, it is possible to ultimately reduce the data processing time to realize a high speed data processing system.

멀티플렉서/트랜지스터/데이터 처리속도Multiplexer / Transistor / Data Processing Speed

Description

멀티플렉서{Multiplexer}Multiplexer

도 1은 종래 기술에 따른 멀티플렉서의 실시예를 도시한 회로 구성도1 is a circuit diagram illustrating an embodiment of a multiplexer according to the prior art.

도 2는 도 1의 멀티플렉서를 트랜지스터로 구성한 회로 구성도FIG. 2 is a circuit diagram illustrating a multiplexer of FIG. 1 composed of transistors.

도 3은 본 발명에 따른 멀티플렉서의 실시예를 도시한 회로 구성도3 is a circuit diagram illustrating an embodiment of a multiplexer according to the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

P, P1, P2: PMOS 트랜지스터P, P1, P2: PMOS Transistors

N, N1, N2: NMOS 트랜지스터N, N1, N2: NMOS transistor

A, B: 입력선 C: 선택변수A, B: input line C: optional variable

O: 출력선O: output line

본 발명은 멀티플렉서에 관한 것으로, 보다 상세하게는 입력포트의 증가에 따라 증가하게 되는 트랜지스터의 개수를 줄임과 동시에 데이터 처리 속도를 향상시키기 위한 멀티플렉서에 관한 것이다.The present invention relates to a multiplexer, and more particularly, to a multiplexer for improving the data processing speed while reducing the number of transistors that increase as the number of input ports increases.

일반적으로, 디지털 신호 처리장치에서 디지털 논리 설계시 많은 게이트(Gate)들이 사용되고 있으며, 주문형 집적회로(ASIC)나 범용 집적회로(ASSP; Application Standard Specific Product) 등의 설계를 위해 많은 매크로 서브블록(Macro-Sub-Block)을 라이브러리(Library)로 제작하여 사용하고 있다.In general, many gates are used when designing digital logic in digital signal processing devices, and many macro subblocks are used for the design of ASICs or ASSPs (Application Standard Specific Products). -Sub-Block is being used as a library.

이중 가장 많이 사용되고 있는 매크로셀(Macro Cell) 중 하나가 멀티플렉서(Multiplexer; MUX)인데, 특히 정보화 시대에 있어서 다량의 정보신호를 보다 신속하게 처리하기 위한 데이터 처리방식에 그 활용범위가 크다.One of the most commonly used macro cells is a multiplexer (MUX), which has a wide range of applications in a data processing method for processing a large amount of information signals more quickly in the information age.

이러한 멀티플렉서는 많은 입력선 중의 하나로부터 2진 정보를 선택하여 단일 출력선으로 연결시켜 주는 조합회로로, 특정 입력선의 선택은 선택 변수들의 집합에 의해 제어된다.Such a multiplexer is a combination circuit that selects binary information from one of many input lines and connects them to a single output line. The selection of a particular input line is controlled by a set of selection variables.

통상, 2n개의 입력선과 n개의 선택 변수가 있는데 이 선택 변수의 조합의 비트 조합에 의하여 입력을 선택하게 된다.Usually, there are 2n input lines and n selection variables, and the input is selected by a bit combination of the combination of the selection variables.

도 1과 도 2를 참조하여, 종래 기술에 따른 멀티플렉서를 설명하면 다음과 같다.1 and 2, a multiplexer according to the prior art will be described.

도 1은 2:1 멀티플렉서의 회로 구성도이고, 도 2는 도 1의 반전 논리곱(NAND) 게이트를 트랜지스터로 회로를 구성한 것이다.FIG. 1 is a circuit diagram of a 2: 1 multiplexer, and FIG. 2 is a circuit in which a NAND gate of FIG. 1 is used as a transistor.

도 1에서 도시부호 “11”, “15” 및 “17”은 반전 논리곱(NAND) 게이트이고, “13”은 반전 게이트인 인버터(Inverter)를 나타낸 것이다.In FIG. 1, reference numerals “11”, “15”, and “17” denote NAND gates, and “13” denotes inverters that are inverted gates.

그리고, 도시부호 “A”와 “B”는 클럭신호인 입력신호이고, “C”는 데이터 선택 신호(Data Select Signal)로서 입력신호 “A”와 “B”의 출력을 제어하는 제어신호 역할을 한다.In addition, "A" and "B" are input signals which are clock signals, and "C" is a data select signal, which serves as a control signal for controlling the output of the input signals "A" and "B". do.

종래의 멀티플렉서는 3개의 NAND 게이트(11, 15, 17)와 1개의 인버터(13)로 구성되는데, 입력신호(A)와 제어신호(C)를 각각 입력으로 받아 논리 연산하여 출력하는 제 1 NAND 게이트(11)와, 상기 제어신호(C)를 반전시켜 출력하는 인버터(13)와, 상기 인버터(13)의 출력신호와 입력신호(B)를 각각 입력으로 받아 논리 연산하여 출력하는 제 2 NAND 게이트(15)와, 상기 제 1 및 제 2 NAND 게이트(11, 15)의 출력신호를 각각 입력으로 받아 논리 연산하여 출력하는 제 3 NAND 게이트(17)로 이루어진 것입니다.A conventional multiplexer is composed of three NAND gates 11, 15, and 17 and one inverter 13, each of which receives an input signal A and a control signal C as inputs, and outputs a first logical NAND output. A second NAND for receiving a gate 11, an inverter 13 inverting the control signal C, and outputting the logic signal, and receiving and outputting the output signal and the input signal B of the inverter 13 as inputs, respectively; The gate 15 and the third NAND gate 17 for receiving the output signals of the first and second NAND gates 11 and 15 as inputs and performing a logic operation are output.

도 2에 도시한 바와 같이, 상기 인버터(13)는 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)로 구성된다.As shown in FIG. 2, the inverter 13 is composed of a PMOS transistor P and an NMOS transistor N. As shown in FIG.

그리고, 상기 제 1 내지 제 3 NAND 게이트(11, 15, 17)는 동일 구성으로 이루어지는데, 제 1 NAND 게이트(11)의 구성을 살펴보면 전원 전압(Vcc)과 출력단자(out) 사이에 병렬로 연결되는 PMOS 트랜지스터(P11, P12)와, 출력단자(out)와 접지 전압(Vss) 사이에 직렬로 연결되는 NMOS 트랜지스터(N11, N12)로 구성된다.In addition, the first to third NAND gates 11, 15, and 17 have the same configuration. Referring to the configuration of the first NAND gate 11, the first to third NAND gates 11, 15, and 17 are arranged in parallel between the power supply voltage Vcc and the output terminal out. PMOS transistors P11 and P12 connected to each other, and NMOS transistors N11 and N12 connected in series between the output terminal out and the ground voltage Vss.

상기 제 1 내지 제 3 NAND 게이트(11, 15, 17)는 입력되는 신호가 모두 로우(Low)'를 가지거나 어느 하나가 로우를 가지면 출력단자(out)로 하이(High)'를 출력한다. 그리고, 입력되는 신호가 모두 하이를 가질 때 상기 NMOS 트랜지스터(N11, N12, N21, N22, N31, N32)가 모두 동작하여 로우를 출력한다.The first to third NAND gates 11, 15, and 17 output high to the output terminal out when all of the input signals have a low 'or one has a low. When the input signals are all high, the NMOS transistors N11, N12, N21, N22, N31, and N32 all operate to output a low.

상기와 같이 구성된 종래의 멀티플렉서는 상기 제어신호(C)에 따라 입력신호(A)와 입력신호(B) 중 어느 하나가 출력신호(Out-signal)로 전송된다. 이때, 제어신호(C)에 의해 입력신호(A)와 입력신호(B)가 제 3 NAND 게이트(17)로 전달되는 과정은 동일하다.In the conventional multiplexer configured as described above, any one of an input signal A and an input signal B is transmitted as an output signal Out-signal according to the control signal C. At this time, the process of transferring the input signal A and the input signal B to the third NAND gate 17 by the control signal C is the same.

즉, 제어신호(C)가 하이를 가질 경우, 하이신호가 제 1 NAND 게이트(11)로 입력되고 인버터(13)를 통한 로우 신호가 제 2 NAND 게이트(15)로 입력되므로 입력신호(A)가 출력신호로 전송된다.That is, when the control signal C has a high, the high signal is input to the first NAND gate 11 and the low signal through the inverter 13 is input to the second NAND gate 15, so that the input signal A Is transmitted as an output signal.

한편, 제어신호(C)가 로우를 가질 경우, 로우 신호가 제 1 NAND 게이트(11)로 입력되고 인버터(13)를 통한 하이 신호가 제 2 NAND 게이트(15)로 입력되므로 입력신호(B)가 출력신호로 전송된다.On the other hand, when the control signal (C) has a low, the low signal is input to the first NAND gate 11 and the high signal through the inverter 13 is input to the second NAND gate 15, the input signal (B) Is transmitted as an output signal.

그러나, 상술한 종래의 멀티플렉서는 다음과 같은 문제점이 있었다.However, the above-described conventional multiplexer has the following problems.

첫째, 2:1 멀티플렉서를 구성하기 위해 14개의 트랜지스터를 필요로 하기 때문에 입력 채널 수가 증가할수록 멀티플렉서를 구성하기 위한 트랜지스터의 수가 증가하게 되었다.First, since 14 transistors are needed to construct a 2: 1 multiplexer, the number of transistors for constructing the multiplexer increases as the number of input channels increases.

즉, 트랜지스터의 증가로 인해 멀티플렉서의 제조 단가가 상승하고, 더 나아가 신호 처리과정에서 데이터 처리 지연을 초래하였다.In other words, due to the increase in transistors, the manufacturing cost of the multiplexer increases, and further, data processing delays are caused in the signal processing.

둘째, 데이터 처리 지연으로 인해 전체적인 시스템 기능이 저하되고 칩 레이아웃(Chip Layout)의 크기가 증가하게 되는 문제가 있었다.Second, there was a problem that the overall system function is degraded due to the delay of data processing and the size of the chip layout is increased.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 입력 채널이 증가할수록 증가하게 되는 트랜지스터의 개수를 줄이는데 있다.The present invention is to solve the above problems, an object of the present invention is to reduce the number of transistors that increase as the input channel increases.

본 발명의 다른 목적은 멀티플렉서의 데이터 처리 시간을 줄이는데 있다.Another object of the present invention is to reduce the data processing time of the multiplexer.

본 발명의 또 다른 목적은 멀티플렉서의 시스템 성능을 향상시키는데 있다.Another object of the present invention is to improve the system performance of the multiplexer.

상기 목적을 달성하기 위하여, 본 발명은 선택 변수에 의해 다수 개의 입력선을 통하여 입력되는 입력 신호 중 어느 하나의 입력신호를 단일 출력선으로 선택적으로 출력하는 멀티플렉서에 있어서, 상기 입력 신호를 선택변수에 의해 선택적으로 패스시키는 패스 수단을 포함하고, 상기 패스 수단이 서로 병렬 연결되는 한 쌍의 제 1, 2 도전형 트랜지스터를 갖고 상기 다수 개의 입력선에 대응하여 구성하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a multiplexer for selectively outputting any one of the input signal input through a plurality of input lines by a selection variable to a single output line, the input signal to the selection variable And a pass means for selectively passing by, wherein the pass means has a pair of first and second conductive transistors connected in parallel with each other and configured to correspond to the plurality of input lines.

여기서, 상기 패스 수단을 구성하는 제 1, 2 도전형 트랜지스터는 일측 전극들이 해당 입력선에 공통으로 연결되고 타측 전극들이 출력선에 공통으로 연결됨이 바람직하다.Here, in the first and second conductivity type transistors constituting the pass means, it is preferable that one electrode is commonly connected to a corresponding input line and the other electrode is commonly connected to an output line.

그리고, 상기 패스 수단을 구성하는 제 1, 2 도전형 트랜지스터를 선택적으로 온/오프시키기 위한 선택 변수를 인가하는 선택 변수 인가수단을 더 포함하는 것을 특징으로 한다.And a selection variable applying means for applying a selection variable for selectively turning on / off the first and second conductivity type transistors constituting the pass means.

이때, 상기 선택 변수 인가 수단은 입력되는 선택 변수를 반전 출력하는 인버터로 구성되는 것을 특징으로 한다.At this time, the selection variable applying means is characterized in that it is composed of an inverter for inverting and outputting the input selection variable.

또한, 두 개의 입력선과 하나의 선택변수에 대하여, 하나의 입력선에 연결된 패스 수단의 제 1 도전형 트랜지스터 게이트와 다른 하나의 입력선에 연결된 패스 수단의 제 2 도전형 트랜지스터 게이트에는 인버터를 통과하기 전의 선택 변수가 공통으로 인가되고, 하나의 입력선에 연결된 패스 수단의 제 2 도전형 트랜지스터 게이트와 다른 하나의 입력선에 연결된 패스 수단의 제 1 도전형 트랜지스터 게이트에는 인버터를 통과하여 반전된 선택변수가 공통으로 인가되는 것을 특징으로 한 다.Also, for two input lines and one selection variable, an inverter is passed through the first conductive transistor gate of the pass means connected to one input line and the second conductive transistor gate of the pass means connected to the other input line. The former selection variable is commonly applied, and the selection variable inverted through the inverter to the second conductivity type transistor gate of the pass means connected to one input line and the first conductivity type transistor gate of the pass means connected to the other input line. Is commonly applied.

따라서, 본 발명에 의하면 종래의 게이트(NAND) 작동방식이 아닌 패스 트랜지스터만으로 멀티플렉서를 구현함으로써 시스템 향상과 트랜지스터의 감소로 인한 칩 레이아웃의 크기를 줄일 수 있다.Therefore, according to the present invention, by implementing the multiplexer using only the pass transistor instead of the conventional NAND operation method, the size of the chip layout due to the improvement of the system and the decrease of the transistor can be reduced.

이하, 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described.

도 3을 참조하여, 2:1 멀티플렉서를 실시예로 하여 그 구성 및 작용을 보다 상세하게 설명한다.With reference to Fig. 3, the configuration and operation of the 2: 1 multiplexer will be described in detail.

도 3에서 도시부호 “A”와 “B”는 클럭신호인 입력신호를 출력하기 위한 입력선이고, “C”는 입력신호 “A”와 “B”를 선택적으로 출력하는 데이터 선택 신호(Data Select Signal)인 선택변수 역할을 한다.In FIG. 3, reference numerals “A” and “B” are input lines for outputting an input signal which is a clock signal, and “C” is a data selection signal for selectively outputting input signals “A” and “B”. It acts as an optional variable.

본 발명에 따른 2:1 멀티플렉서는, 두 개의 입력선(A, B)과 하나의 선택변수(C)로 이루어져 상기 선택변수(C)에 의해 두 개의 입력선(A, B) 중 어느 하나의 입력선을 단일 출력선(O)으로 연결시키기 위한 멀티플렉서에 있어서, 각 입력선(A, B)을 단일 출력선(O)으로 연결시키기 위한 패스 수단을 한 쌍의 PMOS 트랜지스터와 NMOS 트랜지스터(N1과 P1, N2와 P2)로 구성한다.The 2: 1 multiplexer according to the present invention comprises two input lines (A, B) and one selection variable (C), and the selection variable (C) of one of the two input lines (A, B) In a multiplexer for connecting an input line to a single output line (O), a pass means for connecting each input line (A, B) to a single output line (O) is provided with a pair of PMOS transistors and NMOS transistors (N1). P1, N2 and P2).

도 3에 도시한 바와 같이, 본 발명의 멀티플렉서는 병렬로 연결되어 제 1 입력선(A)을 단일 출력선(O)으로 연결시키기 위한 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1), 병렬로 연결되어 제 2 입력선(B)을 단일 출력선(O)으로 연결시키기 위한 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2), 제 1 또는 제 2 입력선(A, B)을 선택하기 위한 선택변수(C)를 반전시켜 출력하는 인버터(Inverter)로 이루어진다.As shown in FIG. 3, the multiplexers of the present invention are connected in parallel to connect the first PMOS transistor P1 and the first NMOS transistor N1 to connect the first input line A to a single output line O. FIG. , The second PMOS transistor P2 and the second NMOS transistor N2, the first or second input lines A and B, connected in parallel to connect the second input line B to a single output line O. Inverter outputs by inverting the selection variable (C) for selecting).

아울러, 상기 인버터를 거치지 않은 선택변수(C)는 제 1 NMOS 트랜지스터(N1)와 제 2 PMOS 트랜지스터(P2)의 게이트(Gate)로 출력되고, 상기 인버터를 통해 반전된 선택변수(C)는 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)의 게이트로 출력되도록 구성된다.In addition, the selection variable C that does not pass through the inverter is output to the gate Gate of the first NMOS transistor N1 and the second PMOS transistor P2, and the selection variable C inverted through the inverter is It is configured to be output to the gates of the first PMOS transistor P1 and the second NMOS transistor N2.

그리고, 상기 인버터는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 직렬로 연결된 PMOS 트랜지스터(P)와 NMOS 트랜지스터(N)로 구성된다.In addition, the inverter includes a PMOS transistor P and an NMOS transistor N connected in series between a power supply voltage Vcc and a ground voltage Vss.

상기에서 설명한 본 발명에 따른 실시예의 작용을 설명하면 다음과 같다.Referring to the operation of the embodiment according to the present invention described above are as follows.

먼저, 상기 선택변수(C)의 값이 하이(High)신호를 가질 경우, 하이값의 선택변수(C)가 제 1 NMOS 트랜지스터(N1)와 제 2 PMOS 트랜지스터(P2)의 게이트로 입력됨과 동시에 상기 인버터를 통해 반전된 로우 값의 선택변수(C)가 제 1 PMOS 트랜지스터(P1)와 제 2 NMOS 트랜지스터(N2)의 게이트로 입력된다.First, when the value of the selection variable C has a high signal, the selection variable C having a high value is input to the gates of the first NMOS transistor N1 and the second PMOS transistor P2 and at the same time. The selection variable C having the low value inverted through the inverter is input to the gates of the first PMOS transistor P1 and the second NMOS transistor N2.

이때, 상기 선택변수(C)에 따라 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)는 오프 상태가 되고 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)는 온 상태가 됨으로써 제 1 입력선(A)의 입력신호를 출력선(O)로 전송하게 된다.At this time, according to the selection variable C, the second PMOS transistor P2 and the second NMOS transistor N2 are turned off and the first PMOS transistor P1 and the first NMOS transistor N1 are turned on. The input signal of the first input line A is transmitted to the output line O.

한편, 상기 선택변수(C)의 값이 로우(Low)신호를 가질 경우, 로우값의 선택변수(C)가 제 1 NMOS 트랜지스터(N1)와 제 2 PMOS 트랜지스터(P2)의 게이트로 입력됨과 동시에 상기 인버터를 통해 반전된 하이 값의 선택변수(C)가 제 1 PMOS 트랜 지스터(P1)와 제 2 NMOS 트랜지스터(N2)의 게이트로 입력된다.Meanwhile, when the value of the selection variable C has a low signal, the selection variable C having the low value is input to the gates of the first NMOS transistor N1 and the second PMOS transistor P2 and at the same time. The selection variable C having the high value inverted through the inverter is input to the gates of the first PMOS transistor P1 and the second NMOS transistor N2.

이러한 선택변수(C)에 따라 제 1 PMOS 트랜지스터(P1)와 제 1 NMOS 트랜지스터(N1)는 오프 상태가 되고 제 2 PMOS 트랜지스터(P2)와 제 2 NMOS 트랜지스터(N2)는 온 상태가 됨으로써 제 2 입력선(B)의 입력신호를 출력선(O)로 전송하게 된다.According to the selection variable C, the first PMOS transistor P1 and the first NMOS transistor N1 are turned off and the second PMOS transistor P2 and the second NMOS transistor N2 are turned on so that the second PMOS transistor P1 and the second NMOS transistor N2 are turned on. The input signal of the input line B is transmitted to the output line O.

즉, 본 발명은 다수의 입력 중 어느 하나의 출력상태를 결정하는 데이터 처리 방식으로서 종래의 게이트 동작(Gate Operation)에 의한 처리 방식이 아닌 패스 트랜지스터만으로 구성하여 데이터 처리가 가능하도록 구현한다.In other words, the present invention is implemented as a data processing method for determining an output state of any one of a plurality of inputs, so that data processing is possible by configuring only a pass transistor instead of a conventional gate operation method.

2:1 멀티플렉서를 구현하는데 있어 14개의 트랜지스터로 구성된 종래의 멀티플렉서와는 달리, 본 발명은 6개의 트랜지스터만으로 2-채널 입력의 멀티플렉서를 구현할 수 있다.Unlike a conventional multiplexer consisting of 14 transistors in implementing a 2: 1 multiplexer, the present invention can implement a 2-channel input multiplexer with only six transistors.

본 발명을 상술한 실시예에 한정되지 않으며, 첨부된 청구범위에서 알 수 있는 바와 같이 본 발명이 속한 분야의 통상의 지식을 가지 자에 의해 변형이 가능하고 이러한 변형은 본 발명의 범위에 속한다. The present invention is not limited to the above-described embodiments, and can be modified by those skilled in the art as can be seen from the appended claims, and such modifications are within the scope of the present invention.

상기에서 설명한 본 발명에 따른 멀티플렉서의 효과를 설명하면 다음과 같다. Referring to the effects of the multiplexer according to the present invention described above are as follows.

첫째, 입력포트의 증가에 따라 함께 증가하게 되는 트랜지스터의 개수를 줄임으로써 멀티플렉서의 제품 단가를 절감시킴과 아울러 칩 레이아웃의 크기를 줄일 수 있다.First, by reducing the number of transistors that increase together with the increase of the input port, the product cost of the multiplexer can be reduced and the size of the chip layout can be reduced.

둘째, 멀티플렉서를 구현하기 위한 트랜지스터의 개수를 줄임으로써 궁극적 으로 데이터 처리시간을 줄여 고속의 데이터 처리시스템을 실현할 수 있다.Second, by reducing the number of transistors for implementing the multiplexer can ultimately reduce the data processing time to realize a high-speed data processing system.

셋째, 고속을 요하는 다량의 데이터 처리 시스템 장치에서 고속의 멀티플렉서로 해당 기술분야의 부가가치를 한층 높일 수 있다.Third, in a large amount of data processing system devices requiring high speed, a high speed multiplexer can further increase the added value of the related art.

Claims (5)

선택 변수에 의해 다수 개의 입력선을 통하여 입력되는 입력 신호 중 어느 하나의 입력신호를 단일 출력선으로 선택적으로 출력하는 멀티플렉서에 있어서,In the multiplexer for selectively outputting any one of the input signal input through the plurality of input lines by the selection variable to a single output line, 상기 입력 신호를 선택변수에 의해 선택적으로 패스시키는 패스 수단을 포함하고,Pass means for selectively passing the input signal by a selection variable, 상기 패스 수단이 서로 병렬 연결되는 한 쌍의 제 1, 2 도전형 트랜지스터를 갖고 상기 다수 개의 입력선에 대응하여 구성하는 것을 특징으로 하는 멀티플렉서.And the pass means has a pair of first and second conductive transistors connected in parallel to each other and configured to correspond to the plurality of input lines. 제 1 항에 있어서,The method of claim 1, 상기 패스 수단을 구성하는 제 1, 2 도전형 트랜지스터는 일측 전극들이 해당 입력선에 공통으로 연결되고 타측 전극들이 출력선에 공통으로 연결되는 것을 특징으로 하는 멀티플렉서.The multiplexer of claim 1, wherein the first and second conductivity type transistors constituting the pass means are connected with one electrode in common to the corresponding input line and the other electrode in common with the output line. 제 1 항에 있어서,The method of claim 1, 상기 패스 수단을 구성하는 제 1, 2 도전형 트랜지스터를 선택적으로 온/오프시키기 위한 선택 변수를 인가하는 선택 변수 인가수단을 더 포함하는 것을 특징으로 하는 멀티플렉서.And multiple selection variable applying means for applying a selection variable for selectively turning on / off the first and second conductivity type transistors constituting the pass means. 제 3 항에 있어서,The method of claim 3, wherein 상기 선택 변수 인가 수단은 입력되는 선택 변수를 반전 출력하는 인버터로 구성되는 것을 특징으로 하는 멀티플렉서.And said selection variable applying means comprises an inverter for inverting and outputting an input selection variable. 제 1 항 또는 제 4 항에 있어서,The method according to claim 1 or 4, 두 개의 입력선과 하나의 선택변수에 대하여,For two input lines and one optional variable, 하나의 입력선에 연결된 패스 수단의 제 1 도전형 트랜지스터 게이트와 다른 하나의 입력선에 연결된 패스 수단의 제 2 도전형 트랜지스터 게이트에는 인버터를 통과하기 전의 선택 변수가 공통으로 인가되고,Selection variables before passing through the inverter are commonly applied to the first conductivity type transistor gate of the pass means connected to one input line and the second conductivity type transistor gate of the pass means connected to the other input line, 하나의 입력선에 연결된 패스 수단의 제 2 도전형 트랜지스터 게이트와 다른 하나의 입력선에 연결된 패스 수단의 제 1 도전형 트랜지스터 게이트에는 인버터를 통과하여 반전된 선택변수가 공통으로 인가되는 것을 특징으로 하는 멀티플렉서.The second conductive transistor gate of the pass means connected to one input line and the first conductive transistor gate of the pass means connected to the other input line are characterized in that the selection variable inverted through the inverter is commonly applied. Multiplexer.
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