KR100562483B1 - Method of bus clock frequency conversion - Google Patents

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Abstract

개시되는 컴퓨터 시스템의 버스 클락 주파수 변환 방법은 컴퓨터 시스템의 사용 중에 클락 발생기의 주파수를 변환할 수 있다. 시스템 동작 중에 버스 클락의 주파수를 변환하여 시스템이 정상적으로 동작하지 않는 경우, 다시 주파수를 조정할 수 있으며, 단지 시스템이 홀트 되는 경우에는 시스템을 재 구동시키면 된다.The bus clock frequency conversion method of the disclosed computer system can convert the frequency of the clock generator during use of the computer system. If the system does not operate normally by changing the frequency of the bus clock during system operation, the frequency can be adjusted again. If the system is held, simply restart the system.

Description

버스 클락 주파수 변환 방법{METHOD OF BUS CLOCK FREQUENCY CONVERSION}How to Convert Bus Clock Frequency {METHOD OF BUS CLOCK FREQUENCY CONVERSION}

본 발명은 컴퓨터 시스템(computer system)에 관한 것으로 구체적으로는 버스 클락 주파수(bus clock frequency)를 변환하는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a computer system, and more particularly, to a method of converting a bus clock frequency.

도 1에는 일반적인 컴퓨터 시스템을 보여주는 도면이 도시되어 있다. 도 1에 도시된 바와 같이, 컴퓨터 시스템은 디스플레이 모니터(10), 본체(12), 키보드(14), 마우스(16)를 포함한다. 이러한 구성을 갖는 일반적인 컴퓨터 시스템의 회로 구성을 보여주는 블록도가 첨부도면 도 2에 도시되어 있다.1 is a diagram illustrating a general computer system. As shown in FIG. 1, the computer system includes a display monitor 10, a body 12, a keyboard 14, and a mouse 16. A block diagram showing a circuit configuration of a general computer system having such a configuration is shown in FIG.

도 2에 도시된 바와 같이, 컴퓨터 시스템은 크게 HOST 버스(21), PCI 버스(27), ISA 버스(32)를 갖는다. HOST 버스(21)에는 CPU(20)가 접속되어 있다. HOST 버스(21)와 PCI 버스(27)간에는 HOST-to-PCI 버스 브릿지(bus bridge)(23)가 접속되어 있다. 상기 HOST-to-PCI 버스 브릿지(23)에는 AGP 보오드(Accelerated Graphics Port board)(22)와 메모리 모듈(memory module)(24)이 접속된다. 상기 AGP 보오드(22)에는 디스플레이 모니터(10)가 접속된다. PCI 버스(27)와 ISA 버스(32)간에는 PCI-to-ISA 버스 브릿지(29)가 접속되어 있으며, PCI-to-ISA 버스 브릿지(29)에는 IDE 장치(30) 예컨대, 하드디스크 드라이브, CD-ROM 드라이브 등이 접속된다. 그리고 PCI 규격을 지원하는 확장 디바이스들을 장착할 수 있는 다수개의 PCI 슬롯(31)이 PCI 버스(27)에 접속되어 있다.As shown in FIG. 2, the computer system largely has a HOST bus 21, a PCI bus 27, and an ISA bus 32. The CPU 20 is connected to the HOST bus 21. A HOST-to-PCI bus bridge 23 is connected between the HOST bus 21 and the PCI bus 27. An AGP board (Accelerated Graphics Port board) 22 and a memory module 24 are connected to the HOST-to-PCI bus bridge 23. A display monitor 10 is connected to the AGP board 22. A PCI-to-ISA bus bridge 29 is connected between the PCI bus 27 and the ISA bus 32, and the PCI-to-ISA bus bridge 29 is an IDE device 30, for example, a hard disk drive, a CD. The ROM drive is connected. In addition, a plurality of PCI slots 31 capable of mounting expansion devices supporting the PCI standard are connected to the PCI bus 27.

ISA 버스(32)에는 슈퍼 I/O(35), BIOS ROM(33)이 접속되어 있다. 그리고 ISA 규격을 지원하는 확장 디바이스들을 장착할 수 있는 다수개의 ISA 슬롯(38)이 ISA 버스(32)에 접속되어 있다. 슈퍼 I/O(35)에는 키보드(14), 마우스(16), FDD(Floppy Disk Drive)(34), 직렬 포트(36), 병렬 포트(37)등이 접속된다. 그리고 클락 발생기(clock generator)(25)와 주파수 선택기(26)가 구비된다. HOST-to-PCI 버스 브릿지(23), PCI-to-ISA 버스 브릿지(29), 메모리 모듈(24) 및 클락 발생기(25)간에는 SM 버스(System Management bus)(28)가 연결되어 있다.The super I / O 35 and the BIOS ROM 33 are connected to the ISA bus 32. In addition, a plurality of ISA slots 38 that can accommodate expansion devices that support the ISA standard are connected to the ISA bus 32. A keyboard 14, a mouse 16, a Floppy Disk Drive (FDD) 34, a serial port 36, a parallel port 37, and the like are connected to the super I / O 35. A clock generator 25 and a frequency selector 26 are provided. An SM bus (System Management bus) 28 is connected between the HOST-to-PCI bus bridge 23, the PCI-to-ISA bus bridge 29, the memory module 24, and the clock generator 25.

이상과 같이 컴퓨터 시스템에는 여러 구성 요소들이 포함되어 있는데 이들은 각기 정해진 동작 주파수를 갖고 동작한다. 클락 발생기(25)는 각기 해당되는 주파수 및 듀티 사이클(duty cycle)을 갖는 클락을 HOST 버스(21), PCI 버스(27), ISA 버스(32)를 통해 공급한다. 도 3에는 버스 클락 주파수를 설정하는 부분에 관련된 회로 구성을 보여주는 블록도 이다.As described above, a computer system includes various components, each of which operates at a predetermined operating frequency. The clock generator 25 supplies a clock having a corresponding frequency and duty cycle through the HOST bus 21, the PCI bus 27, and the ISA bus 32. 3 is a block diagram showing a circuit configuration related to a portion for setting a bus clock frequency.

도 3에 도시된 바와 같이, 클락 발생기(25)는 여러 클락을 발생하는데, 이때 클락의 주파수는 BIOS(33)의 설정 상태에 의해 결정되던가 또는 별도의 주파수 선택기(26)에 의해 설정된다. BIOS(33)에 의해 결정되는 경우에는 주파수 정보가 CPU(20)를 통해 PIC-to-ISA 브릿지(29)의 SM 버스 인터페이스(29a)로 제공되고, 이는 SM 버스(28)를 통해 클락 발생기(25)로 입력된다. 클락 발생기(25) 내부 주파수 설정 블록(25a)에 제공된 주파수 정보에 따라 발생되는 클락의 주파수가 설정된다. 이러한 과정을 보여주는 플로우챠트가 도 4 및 도 5에 도시되어 있다.As shown in FIG. 3, the clock generator 25 generates several clocks, wherein the clock frequency is determined by the setting state of the BIOS 33 or by a separate frequency selector 26. When determined by the BIOS 33, the frequency information is provided via the CPU 20 to the SM bus interface 29a of the PIC-to-ISA bridge 29, which, via the SM bus 28, provides a clock generator ( 25). The frequency of the generated clock is set in accordance with the frequency information provided to the clock generator 25 internal frequency setting block 25a. A flowchart illustrating this process is shown in FIGS. 4 and 5.

도 4에 도시된 바와 같이, BIOS(33)에 의한 주파수 설정 과정은 먼저 단계 S40에서 컴퓨터 시스템이 파워 온 되면 단계 S42에서 BIOS(33)에 의한 클락 발생기(25)의 주파수 설정 과정이 진행된다. 그리고 단계 S44에서는 설정된 주파수에 따라 클락 발생기(25)가 클락을 발생하여 각 버스로 공급함으로 시스템이 동작한다. 도 5에 도시된 바와 같이, 주파수 선택기(26)에 의한 경우에는 먼저 단계 S50에서 시스템이 파워 온 되면 단계 S52에서 주파수 선택기(26)에 의한 클락 발생기(25)의 주파수 설정이 이루어지면 단계 S54에서는 설정된 주파수에 따라 클락 발생기(25)가 클락을 발생하여 각 버스로 공급하므로 시스템이 동작한다.As shown in FIG. 4, in the frequency setting process by the BIOS 33, first, when the computer system is powered on in step S40, the frequency setting process of the clock generator 25 by the BIOS 33 is performed in step S42. In operation S44, the clock generator 25 generates a clock and supplies the clock to each bus according to the set frequency. As shown in FIG. 5, in the case of the frequency selector 26, when the system is first powered on in step S50, the frequency of the clock generator 25 is set by the frequency selector 26 in step S52. According to the set frequency, the clock generator 25 generates a clock and supplies it to each bus so that the system operates.

이상과 같이 클락 발생기(25)가 버스 클락 발생하여 각 버스를 통해 시스템에 클락 공급하게 된다. 그런데, 공급되어지는 각 클락의 주파수는 고정되어 있음으로 동급의 CPU를 채용한 컴퓨터 시스템들 간에는 그 성능의 차별되게 하기가 힘들다. 그러나 현재 대부분의 컴퓨터 시스템은 설정되어진 클락 주파수를 변경함이 없이 사용하고 있다. BIOS 셋업(CMOS 셋업) 과정에서 버스 클락을 상향 설정하여 시스템의 성능을 향상 시키려하는 경우에 과도한 상향 설정에 따라 시스템이 홀트(halt)되면 다시 시스템을 동작 시켜 버스 클락의 주파수를 재 설정하여야 한다. 이 재 설정 과정에서 BIOS의 셋업(CMOS 셋업)을 클리어 시켜야 한다. 이러한 과정은 사용자에게 매우 번거로움을 주게 된다.As described above, the clock generator 25 generates a bus clock and supplies the clock to the system through each bus. However, because the frequency of each clock supplied is fixed, it is difficult to differentiate the performance between computer systems employing the same CPU. However, most computer systems now use the clock frequency without changing it. If you want to improve the performance of the system by setting the bus clock upward during BIOS setup (CMOS setup), if the system is halted due to excessive upward configuration, you must restart the system to reset the frequency of the bus clock. You will need to clear the BIOS setup (CMOS setup) during this reset. This process is very cumbersome for the user.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 컴퓨터 시스템의 버스 클락 주파수 조정이 용이한 버스 클락 주파수 변환 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a bus clock frequency conversion method that is easy to adjust the bus clock frequency of a computer system as proposed to solve the above-mentioned problems.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 컴퓨터 시스템의 버스 클락 변환 방법은: 컴퓨터 시스템의 동작 중 클락 발생기로부터 발생되는 버스 클락 주파수를 변경하는 단계와; 변경된 버스 클락 주파수에 따라 시스템이 정상적으로 동작하는 가를 판단하는 단계와; 시스템이 정상적으로 동작하지 않는 경우, 상기 클락 발생기의 버스 클락 주파수 조정을 재 실시하는 단계를 포함한다.According to a feature of the present invention for achieving the object of the present invention as described above, the bus clock conversion method of a computer system comprises the steps of: changing the bus clock frequency generated from the clock generator during operation of the computer system; Determining whether the system operates normally according to the changed bus clock frequency; If the system does not operate normally, redoing the bus clock frequency adjustment of the clock generator.

이 실시예에 있어서, 상기 버스 클락 주파수를 변경하는 단계는: 시스템의 동작 중 버스 클락 주파수를 변경하기 위한 소정의 응용 프로그램이 구동되는 단계와; 상기 응용 프로그램을 통해 사용자가 버스 클락 주파수를 선택하는 단계와; 선택된 버스 클락 주파수에 따라 상기 클락 발생기의 주파수가 설정되는 단계를 포함한다.In this embodiment, the step of changing the bus clock frequency comprises: running a predetermined application program for changing the bus clock frequency during operation of the system; Selecting a bus clock frequency by the user through the application program; And setting the frequency of the clock generator in accordance with the selected bus clock frequency.

이 실시예에 있어서, 버스 클락 주파수 변환 후 시스템이 정상적으로 동작하는 경우, 현재 설정된 버스 클락 주파수 정보를 저장하는 단계를 포함한다.In this embodiment, if the system operates normally after the bus clock frequency conversion, storing the currently set bus clock frequency information.

(실시예)(Example)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 바람직한 실시예에 따른 버스 클락 주파수 변환 방법은 컴퓨터 시스템의 사용 중에 버스 클락 주파수를 변환 할 수 있는 응용 프로그램을 실행하여 버스 클락의 주파수를 변환한다. 도 6에는 본 발명의 바람직한 실시예에 따른 버스 클락 주파수 변환 방법을 보여주는 플로우챠트가 도시되어 있다.The bus clock frequency conversion method according to the preferred embodiment of the present invention converts the frequency of the bus clock by executing an application program capable of converting the bus clock frequency during use of the computer system. 6 is a flowchart showing a bus clock frequency conversion method according to a preferred embodiment of the present invention.

도 6을 참조하여, 단계 S60에서는 컴퓨터 시스템이 파워 온 되고 단계 S61에서는 부팅과정이 진행되면서 BIOS에 설정된 주파수로 클락 발생기의 주파수 설정이 이루어진다. 단계 S62에서는 설정된 주파수로 시스템이 동작한다. 단계 S63에서는 사용자는 주파수 조정용 프로그램을 실행한다. 상기 주파수 조정용 프로그램은 클락 발생기의 주파수 설정을 변환할 수 있는 용용 프로그램이다. 단계 S64에서는 사용자의 주파수 선택이 이루어지고, 단계 S65에서는 상기 주파수 조정용 프로그램에 의해 클락 발생기의 주파수 설정이 진행된다. 이 단계에서는 앞서 도 3을 참조하여 기술한 바와 같이, PCI-to-ISA 버스 브릿지(29)의 SM 버스 인터페이스(29a)를 통해 클락 발생기(25)의 주파수 설정이 이루어진다.Referring to FIG. 6, in step S60, the computer system is powered on, and in step S61, the clock generator sets the frequency of the clock generator at the frequency set in the BIOS. In step S62, the system operates at the set frequency. In step S63, the user executes a frequency adjustment program. The frequency adjusting program is a program for converting the frequency setting of the clock generator. In step S64, the user's frequency is selected. In step S65, the clock generator frequency is set by the frequency adjustment program. In this step, as described above with reference to FIG. 3, the frequency setting of the clock generator 25 is performed through the SM bus interface 29a of the PCI-to-ISA bus bridge 29.

단계 S66에서 클락 발생기는 새롭게 설정된 주파수로 클락의 주파수를 변환한다. 단계 S67에서 사용자는 주파수 변환 완료된 후 시스템이 정상적으로 동작하는지를 판단한다. 시스템이 정상적으로 동작하는 경우에는 단계 S68로 진행하여 설정된 주파수 정보를 저장하고, 단계 S69로 진행하여 시스템을 다시 사용하게 된다. 그러나 시스템이 정상적으로 동작하지 않는 경우에는 단계 S70으로 진행하여 시스템이 홀트 상태인가를 판단한다. 시스템이 홀트되지 않은 경우에는 다시 단계 S64로 진행하여 주파수 조정용 프로그램을 사용하여 주파수를 다른 값으로 조정한다. 시스템이 홀트 된 경우에는 단계 S71로 진행하여 시스템을 파워 오프 시킨다. 그리고 다시 시스템을 파워 온 시켜 주파수 설정을 다시 한다.In step S66, the clock generator converts the clock frequency into the newly set frequency. In step S67, the user determines whether the system operates normally after the frequency conversion is completed. If the system operates normally, the process proceeds to step S68 to store the set frequency information, and the process proceeds to step S69 to use the system again. However, if the system does not operate normally, the flow advances to step S70 to determine whether the system is in the hold state. If the system is not held, go back to step S64 to adjust the frequency to another value using the frequency adjustment program. If the system is held, the process proceeds to step S71 to power off the system. Then turn the system back on and set the frequency again.

이상과 같이, 사용자는 시스템의 사용 중에 언제든지 재부팅 하지 않고도 버스 클락의 주파수를 가변 시켜 시스템의 성능을 향상시킬 수 있다. 만일 시스템이 홀트되는 경우에는 시스템을 다시 구동하는 과정만을 실시하면 된다.As described above, the user can improve the performance of the system by changing the frequency of the bus clock without rebooting at any time during the use of the system. If the system is held, only the process of restarting the system is required.

도 1은 일반적인 컴퓨터 시스템을 보여주는 도면;1 shows a general computer system;

도 2는 일반적인 컴퓨터 시스템의 회로 구성을 보여주는 블록도;2 is a block diagram showing a circuit configuration of a general computer system;

도 3은 버스 클락 주파수를 설정하는 부분에 관련된 회로 구성을 보여주는 블록도;3 is a block diagram showing a circuit configuration related to a portion for setting a bus clock frequency;

도 4 및 도 5는 종래의 컴퓨터 시스템의 버스 클락 주파수 설정 방법을 보여주는 플로우챠트; 그리고4 and 5 are flowcharts showing a bus clock frequency setting method of a conventional computer system; And

도 6은 본 발명의 바람직한 실시예에 따른 버스 클락 주파수 변환 방법의 플로우챠트이다. 6 is a flowchart of a bus clock frequency conversion method according to a preferred embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 디스플레이 모니터 12: 본체10: display monitor 12: main body

14: 키보드 16: 마우스14: Keyboard 16: Mouse

Claims (3)

컴퓨터 시스템의 버스 클락 변환 방법은:To convert the bus clock for a computer system: 컴퓨터 시스템의 동작 중 클락 발생기로부터 발생되는 버스 클락 주파수를 변경하는 단계와;Changing a bus clock frequency generated from a clock generator during operation of the computer system; 변경된 버스 클락 주파수에 따라 시스템이 정상적으로 동작하는 가를 판단하는 단계와;Determining whether the system operates normally according to the changed bus clock frequency; 시스템이 정상적으로 동작하지 않는 경우, 상기 클락 발생기의 버스 클락 주파수 조정을 재 실시하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 버스 클락 변환 방법.Re-implementing a bus clock frequency adjustment of the clock generator when the system does not operate normally. 제 1 항에 있어서,The method of claim 1, 상기 버스 클락 주파수를 변경하는 단계는:The step of changing the bus clock frequency is: 시스템의 동작 중 버스 클락 주파수를 변경하기 위한 소정의 응용 프로그램이 구동되는 단계와;Running a predetermined application program for changing the bus clock frequency during operation of the system; 상기 응용 프로그램을 통해 사용자가 버스 클락 주파수를 선택하는 단계와;Selecting a bus clock frequency by the user through the application program; 선택된 버스 클락 주파수에 따라 상기 클락 발생기의 주파수가 설정되는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 버스 클락 변환 방법.And setting the frequency of the clock generator in accordance with the selected bus clock frequency. 제 1 항에 있어서,The method of claim 1, 버스 클락 주파수 변환 후 시스템이 정상적으로 동작하는 경우, 현재 설정된 버스 클락 주파수 정보를 저장하는 단계를 포함하는 것을 특징으로 하는 컴퓨터 시스템의 버스 클락 변환 방법.And storing the currently set bus clock frequency information when the system is operating normally after the bus clock frequency conversion.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100565212B1 (en) * 2004-10-26 2006-03-30 엘지전자 주식회사 Automatic tuning method for system clock signal

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62286117A (en) * 1986-06-04 1987-12-12 Nec Corp Information processor
KR900005264A (en) * 1988-09-28 1990-04-13 아오이 죠이치 Clock Signal Switching Circuit and Its Switching Method
KR930018352A (en) * 1992-02-28 1993-09-21 강진구 Clock Regeneration Circuit in System Controller
JPH06250972A (en) * 1993-02-23 1994-09-09 Mitsubishi Electric Corp Microprocessor
KR960024830A (en) * 1994-12-30 1996-07-20 김광호 Device and method for preventing power consumption when bus is not used by central processing unit
KR19980056990A (en) * 1996-12-30 1998-09-25 김영환 Variable frequency clock generator

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62286117A (en) * 1986-06-04 1987-12-12 Nec Corp Information processor
KR900005264A (en) * 1988-09-28 1990-04-13 아오이 죠이치 Clock Signal Switching Circuit and Its Switching Method
KR930018352A (en) * 1992-02-28 1993-09-21 강진구 Clock Regeneration Circuit in System Controller
JPH06250972A (en) * 1993-02-23 1994-09-09 Mitsubishi Electric Corp Microprocessor
KR960024830A (en) * 1994-12-30 1996-07-20 김광호 Device and method for preventing power consumption when bus is not used by central processing unit
KR19980056990A (en) * 1996-12-30 1998-09-25 김영환 Variable frequency clock generator

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