KR100561636B1 - 이더넷 패킷 스위치 장치 - Google Patents

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KR100561636B1
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최창호
주범순
정해원
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한국전자통신연구원
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    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 이더넷 패킷 스위치 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 이중화된 상대방 스위치 장치의 상태신호 및 보드간 동기를 위한 클럭신호를 하드웨어적으로 처리하여 기가비트 이더넷과 같은 고속의 스위치 절체가 요구되는 시스템에서 최소한의 손실로 스위치 절체가 가능한 이더넷 패킷 스위치 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 이중화된 외부 메인 프로세서 보드와 프로세서간 통신을 지원하며, 상태 관리부와 프로세서/스위치 인터페이스 정합부 및 이중화 제어부와 외부 버스 인터페이스(EBI)로 연결되어 패킷 스위칭부의 패킷 스위칭을 위한 기능을 지원하기 위한 로컬 프로세서부; 외부의 이중화된 상대방 스위치 장치와 상태신호를 주고받으며 각종 상태신호를 지속적으로 검사하여 그 결과를 상기 로컬 프로세서부로 전달하기 위한 상기 상태 관리부; 상기 프로세서/스위치 인터페이스 정합부로 프로세서 클럭과 상기 로컬 프로세서부로부터 전달받은 어드레스를 디코딩한 레지스터 선택신호를 제공하며, 프로세서의 상태를 감시하고, 초기화 및 장치 상태 정보의 표시 동작을 제어하며, 상기 상대방 스위치 장치와 현재 활성화로 동작하는 장치의 정보를 교환하고, 외부의 이더넷 라인 인터페이스 보드로 현재 활성화로 동 작하는 장치의 정보를 제공하기 위한 상기 이중화 제어부; 상기 로컬 프로세서부로부터 데이터를 전달받아 상기 패킷 스위칭부의 초기화 및 레지스터 액세스 기능을 제공하기 위한 상기 프로세서/스위치 인터페이스 정합부; 상기 상대방 스위치 장치와 동기용 기준클럭을 주고받아 상호간에 주파수를 동기시키고, 상기 프로세서/스위치 인터페이스 정합부와 상기 패킷 스위칭부로 기준클럭을 제공하고, 상기 이더넷 라인 인터페이스 보드로 동기용 클럭을 제공하기 위한 클럭 제어부; 및 상기 이더넷 라인 인터페이스 보드로부터의 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송하기 위한 상기 패킷 스위칭부를 포함한다.
4. 발명의 중요한 용도
본 발명은 10기가비트 이더넷 패킷 스위치 및 라우터 시스템 등에 이용됨.
10기가비트 이더넷, 이더넷 패킷 스위치, 패킷 스위칭, 이중화, 라인 인터페이스 보드

Description

이더넷 패킷 스위치 장치{Ethernet Packet Switch Apparatus}
도 1은 본 발명에 따른 10기가비트 이더넷 패킷 스위치 장치의 일실시예 구성도이다.
* 도면의 주요 부분에 대한 부호의 설명
1 : 10기가비트 이더넷 패킷 스위치 장치
2 : 메인 프로세서 보드
3, 4 : 10기기비트 이더넷 라인 인터페이스 보드
11 : 로컬 프로세서부 12 : 상태 관리부
13 : 이중화 제어부 14 : 프로세서/스위치 인터페이스 정합부
15 : 클럭 제어부 16 : 패킷 스위칭부
본 발명은 이더넷 패킷 스위치 장치에 관한 것으로, 더욱 상세하게는 이더넷 스위치 및 라우터 시스템에서 다수의 이더넷 라인 인터페이스 보드 사이의 패킷 스위칭을 위한 이더넷 패킷 스위치 장치에 관한 것이다.
이하의 일실시예에서는 10기가비트 이더넷을 예로 들어 설명하기로 한다. 그러나, 본 발명이 10기가비트 이더넷에 한정되는 것이 아님을 미리 밝혀둔다.
일반적으로, 스위치 장치(보드)에 장애가 발생하였을 경우 패킷의 손실이 발생하지 않고 패킷의 경로를 계속적으로 확립하기 위해서는 하나의 스위치 장치에서 다른 스위치 장치로의 경로 절체를 수행하여 이상이 발생하지 않은 스위치 장치에서 패킷의 전송을 보장할 수 있다. 이와 같은 구조를 가지는 것을 이중화 시스템이라고 한다.
이러한 이중화 방법은 논문과 특허를 통해 꾸준히 제안되고 있으며, 기본적인 알고리듬으로 초기화 시에 이중화된 상대방 스위치 장치(보드)의 상태를 검사하여 활성화 보드(장치)와 대기 보드(장치)를 설정하고 서로 상대방 스위치 장치의 상태를 주시하다가 한쪽에서 이상이 있을 경우 스위치 절체를 요구하게 되고 상대방에서 이를 받아들여 이중화 절체를 수행하는 방식을 사용한다.
종래의 스위치 장치는 기가비트급 인터페이스를 스위칭해주는 수 기가비트에서 수십 기가비트 스위치 장치가 주력을 이루고 있으며, 10기가비트급 인터페이스를 스위칭해주는 수백 기가에서 수 테라비트 스위치 장치를 출시하려는 움직임들이 계속 진행되고 있다. 이와 같이 패킷 스위치 용량이 급증함에 따라 최소한의 손실로 고속의 스위치 절체 기능을 제공할 수 있는 스위치 장치의 개발이 필수적으로 요구되고 있다.
본 발명은 상기와 같은 요구에 부응하기 위하여 제안된 것으로, 이중화된 상대방 스위치 장치의 상태신호 및 보드간 동기를 위한 클럭신호를 하드웨어적으로 처리하여 기가비트 이더넷과 같은 고속의 스위치 절체가 요구되는 시스템에서 최소한의 손실로 스위치 절체가 가능한 이더넷 패킷 스위치 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 장치는, 이중화된 외부 메인 프로세서 보드와 프로세서간 통신을 지원하며, 상태 관리부와 프로세서/스위치 인터페이스 정합부 및 이중화 제어부와 외부 버스 인터페이스(EBI)로 연결되어 패킷 스위칭부의 패킷 스위칭을 위한 기능을 지원하기 위한 로컬 프로세서부; 외부의 이중화된 상대방 스위치 장치와 상태신호를 주고받으며 각종 상태신호를 지속적으로 검사하여 그 결과를 상기 로컬 프로세서부로 전달하기 위한 상기 상태 관리부; 상기 프로세서/스위치 인터페이스 정합부로 프로세서 클럭과 상기 로컬 프로세서부로부터 전 달받은 어드레스를 디코딩한 레지스터 선택신호를 제공하며, 프로세서의 상태를 감시하고, 초기화 및 장치 상태 정보의 표시 동작을 제어하며, 상기 상대방 스위치 장치와 현재 활성화로 동작하는 장치의 정보를 교환하고, 외부의 이더넷 라인 인터페이스 보드로 현재 활성화로 동작하는 장치의 정보를 제공하기 위한 상기 이중화 제어부; 상기 로컬 프로세서부로부터 데이터를 전달받아 상기 패킷 스위칭부의 초기화 및 레지스터 액세스 기능을 제공하기 위한 상기 프로세서/스위치 인터페이스 정합부; 상기 상대방 스위치 장치와 동기용 기준클럭을 주고받아 상호간에 주파수를 동기시키고, 상기 프로세서/스위치 인터페이스 정합부와 상기 패킷 스위칭부로 기준클럭을 제공하고, 상기 이더넷 라인 인터페이스 보드로 동기용 클럭을 제공하기 위한 클럭 제어부; 및 상기 이더넷 라인 인터페이스 보드로부터의 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송하기 위한 상기 패킷 스위칭부를 포함하는 것을 특징으로 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실 시예를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 10기가비트 이더넷 패킷 스위치 장치의 일실시예 구성도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 10기가비트 이더넷 패킷 스위치 장치는 로컬 프로세서부(11), 상태 관리부(12), 이중화 제어부(13), 프로세서/스위치 인터페이스 정합부(14), 클럭 제어부(15), 및 패킷 스위칭부(16)를 포함하고, 상기 로컬 프로세서부(11)가 외부의 메인 프로세서 보드(2)와 연결되고 상기 패킷 스위칭부(16)가 외부의 10기가비트 이더넷 라인 인터페이스 보드(3, 4)와 연결되어 데이터 및 제어신호를 주고받는다.
그리고, 도면에서 "5"는 10기가비트 라인 인터페이스 보드(3, 4)로 보내는 스위치 장치 활성화 신호(1~N), "6"은 10기가비트 라인 인터페이스 보드(3, 4)로 보내는 동기용 기준 클럭(1~N), "7"은 10기가비트 라인 인터페이스 보드(3, 4)와 10기가비트 이더넷 패킷 스위치 장치(1)간의 데이터 송/수신을 위한 직렬 인터페이스(1~N)를 각각 나타낸다.
먼저, 상기 로컬 프로세서부(11)는 시스템 내 이중화된 외부 메인 프로세서 보드(2)와 IPC(Processor Communication Interface) 기능을 수행하며, 상태 관리부(12)와 프로세서/스위치 인터페이스 정합부(14) 및 이중화 제어부(13)와 외부 버스 인터페이스(EBI : External Bus Interface)로 연결되어 있어 패킷 스위칭부(16)의 초기화, 레지스터 액세스, 재시동, 이중화, 패킷 절체, 장애관리 및 외부 사용자 인터페이스 기능을 제공한다.
그리고, 상기 상태 관리부(12)는 외부의 이중화된 상대방 스위치 장치(보드)와 상태신호를 주고받으며 활성화(Active)/대기(Standby) 동작 상태신호, 실/탈장 상태신호, 전원 상태신호 및 프로세서의 상태신호를 지속적으로 검사하여 이를 로컬 프로세서부(11)로 전달하는 기능을 수행한다.
그리고, 상기 이중화 제어부(13)는 각종 리셋신호를 조합하여 장치 내 각종 소자의 초기화를 제어하고 프로세서/스위치 인터페이스 정합부(14)로 프로세서 클럭과 로컬 프로세서부(11)로부터 받은 어드레스를 디코딩한 레지스터 선택신호를 제공하며, 와치독(Watchdog) 회로를 사용하여 프로세서의 상태를 감시하며, 스위치 장치의 이중화 상태 및 동작상태 정보를 나타내는 액체 발광 다이오드(LED)의 동작을 제어하며, 이중화된 상대방 스위치 장치와 현재 활성화로 동작하는 스위치 장치의 정보를 교환하며, 10기가비트 이더넷 라인 인터페이스 보드(3, 4)에 현재 활성화로 동작하는 스위치 장치의 정보(5)를 제공한다.
그리고, 상기 프로세서/스위치 인터페이스 정합부(14)는 로컬 프로세서부(11)로부터 병렬데이터를 입력받아 패킷 스위칭부(16)의 초기화 및 레지스터 액세스 기능을 제공한다.
그리고, 상기 클럭 제어부(15)는 이중화된 상대방 스위치 장치와 15.625MHz의 동기용 기준클럭을 주고받아 상호 주파수 동기가 가능하도록 하며, 프로세서/스위치 인터페이스 정합부(14)에 62.5MHz 기준클럭을 제공하며, 패킷 스위칭부(16)에 62.5MHz 기준클럭을 제공하고, 10기가비트 이더넷 라인 인터페이스 보드(3, 4)에 클럭동기를 위해 15.625MHz 동기용 클럭(6)을 제공하는 기능을 수행한다.
그리고, 상기 패킷 스위칭부(16)는 다수의 10기가비트 이더넷 라인 인터페이스 보드(3, 4)들 사이에서 직렬 인터페이스(7)를 통해 수신한 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송하는 기능을 수행한다.
다음으로, 상기 각 구성요소의 구체적인 실시예를 도 1을 참조하여 좀 더 상세히 살펴보면 다음과 같다.
먼저, 로컬 프로세서부(11)는 10기가비트 이더넷 패킷 스위치 장치(1) 내의 상태 관리부(12), 이중화 제어부(13), 프로세서/스위치 인터페이스 정합부(14)와 외부 버스 인터페이스(EBI)로 연결되어 스위칭 칩의 레지스터로의 액세스 및 각각의 기능에 대하여 제어 패스를 제공하고, 외부의 메인 프로세서 보드(2)와 프로세서 사이의 통신(IPC)을 위해 2포트의 10Mbps 이더넷 포트를 지원하며, 디버깅 및 외부 사용자 인터페이스를 위해 EIA-232 두 포트와 10/100 이더넷 한 포트를 지원한다.
또한, 로컬 프로세서부(11)는 외부 버스 인터페이스를 통해 수집된 10기가비트 이더넷 패킷 스위치 장치(1)의 상태 및 통계정보를 프로세서 사이의 통신 인터페이스를 통해 메인 프로세서 보드(2)로 전달하는 기능을 수행한다. 또한, 로컬 프로세서부(11)에서 실행되는 드라이버를 통해 패킷 스위칭부(16)의 어플리케이션 프로그래밍 인터페이스(API : Application Programming Interface) 루틴을 제공하고, 이중화 제어부(13)와 함께 10기가비트 이더넷 패킷 스위치 장치(1)의 초기화, 재시동, 이중화, 패킷 절체, 장애관리 기능 등을 수행한다.
그리고, 로컬 프로세서부(11)는 구현성, 확장성, 및 시험성을 고려하여 도터 보드 형태로 구현한다.
한편, 상태 관리부(12)는 10기가비트 이더넷 패킷 스위치 장치(1) 내의 로컬 프로세서부(11)와 외부 버스 인터페이스(EBI : External Bus Interface)로 연결되어, 이중화된 상대방 스위치 장치로부터 활성화/대기 동작상태 신호, 기능 장애 신호, 실/탈장 상태 신호, 전원 상태 신호, 프로세서 상태 신호를 수신하고, 자신의 상태 신호를 검사하여 이중화된 상대방 스위치 장치로 전달한다.
이 때, 활성화/대기 동작상태 신호는 이중화 제어부(13)에서 출력되는 활성화된 스위치 장치의 상태정보와 상대방 스위치 장치로부터 입력된 활성화/대기 동작상태 신호를 비교하여 출력한다. 그리고, 기능 장애 신호는 장치 내의 제어 로직 및 스위칭 칩의 오류를 검사하여 오류가 발생할 경우 이를 상대방 및 자신의 로컬 프로세서부(11)로 알려준다. 그리고, 실/탈장 신호는 장치가 랙에서 빠져있는지를 검사하여 상대방 및 로컬 프로세서부(11)로 알려준다. 그리고, 전원 상태 신호는 12V 및 5V 전원을 지속적으로 감시하여 전원에 이상이 있을 경우 에러신호를 상대방 및 로컬 프로세서부(11)로 전달한다.
그리고, 상태관리부(12)는 하드웨어로 구현하기 위해 프로그램어블 로직 디바이스(PLD) 소자를 사용하여 구현한다.
한편, 이중화 제어부(13)는 1+1 구조로 되어있는 스위치 장치의 이중화 및 절체 기능을 수행하며, 두 개의 스위치 장치(보드)가 모두 실장이 되면 초기 지정값으로 둘 다 대기 동작상태가 되고 외부의 메인 프로세서 보드(2)나 외부 콘솔을 통하여 두 스위치 장치 중 하나는 활성화 동작상태로 바뀌고 다른 하나의 스위치 장치는 대기 동작상태를 유지한다. 이중 활성화 동작상태로 변경된 스위치 장치로 데이터 패킷이 스위칭되며, 대기 동작상태인 스위치 장치는 10기가비트 이더넷 라인 인터페이스 보드(3, 4)와 포트 동기만 맞추고 있는 상태이다. 이 때, 만약 활성화된 스위치 장치에서 오류가 발생하면 대기 동작상태인 스위치 장치로 절체되어 패킷을 지속적으로 스위칭하며, 이중화된 스위치 장치간에는 상대방 스위치 장치의 상태정보를 주고받아 하드웨어적인 이중화 절체가 가능하도록 하며, 상위 메인 프로세서 보드(2)의 명령에 의해서도 이중화 절체가 가능하다. 이러한 이중화 절체의 결과로 활성화된 스위치 장치에 대한 정보를 외부의 이중화된 상대방 스위치 장치에 전달하고 10기가비트 이더넷 라인 인터페이스 보드(3, 4)에도 활성화된 스위치 장치의 정보(Inserv)(5)를 제공한다.
또한, 이중화 제어부(13)는 이더넷 패킷 스위치 장치(1) 내의 로컬 프로세서부(11)와 외부 버스 인터페이스(EBI : External Bus Interface)로 연결되어 장치(보드) 내의 각종 리셋신호를 취합하여 각 기능 블럭에 리셋신호를 제공해주는 기능을 수행하고, 와치독(Watchdog) 회로를 통해 프로세서의 동작상태를 감시하여 이상이 있을 경우에 이를 상태관리부(12)로 알려주며, 스위치 장치 내의 전원상태 및 이중화 상태, 동작상태 정보 등을 액체 발광 다이오드(LED)의 동작을 제어하여 표시하며, 로컬 프로세서부(11)로부터 외부 버스 인터페이스(EBI)를 통해 입력된 어 드레스를 디코딩하여 프로세서/스위치 인터페이스 정합부(14)로 레지스터 선택신호를 전달해주는 기능을 수행한다.
그리고, 이중화 제어부(13)는 하드웨어로 구현하기 위해 프로그램어블 로직 디바이스(PLD) 소자를 사용하여 구현한다.
한편, 프로세서/스위치 인터페이스 정합부(14)는 10기가비트 이더넷 패킷 스위치 장치(1) 내의 로컬 프로세서부(11)와 외부 버스 인터페이스(EBI : External Bus Interface)로 연결되고 패킷 스위칭부(16)와 호스트 시리얼 인터페이스(SHI)로 연결되어 패킷 스위칭부(16)의 초기화 및 레지스터 액세스 기능을 수행하고, 클럭 제어부(15)로부터 기준클럭(62.5MHz)을 수신하여 프로세서/스위치 인터페이스 정합부(14)와 패킷 스위칭부(16) 사이의 직렬 데이터통신을 위한 기준클럭으로 사용한다.
여기서, 호스트 시리얼 인터페이스(SHI)는 62.5MHz SHI 클럭과 패킷 스위칭부(16)에 사용되는 스위칭 칩을 구분하기 위한 선택신호, 인터럽트 신호, 데이터 입력신호, 및 데이터 출력신호를 포함한다.
그리고, 프로세서/스위치 인터페이스 정합부(14)는 하드웨어로 구현하기 위해 프로그램어블 로직 디바이스(PLD) 소자를 사용하여 구현한다.
한편, 클럭 제어부(15)는 이중화된 상대방 스위치 장치 및 10기가비트 이더넷 라인 인터페이스 보드(3, 4)와의 동기를 위한 클럭을 생성하고 분배하는 기능을 수행한다.
즉, 클럭 제어부(15)는 다수의 10기가비트 이더넷 라인 인터페이스 보드(3, 4)에 클럭 동기를 위해 15.625MHz 동기용 클럭(ULCLK)(6)을 제공하고, 이중화된 스위치 장치간의 기준클럭 동기를 위해 15.625MHz 동기용 클럭을 제공한다. 이러한 15.625MHz 동기 클럭은 이중화된 스위치 장치 및 10기가비트 이더넷 라인 인터페이스 보드(3, 4) 내에서 위상동기회로 및 체배를 거쳐 데이터 통신을 위한 직렬 인터페이스(UNILINK)(7)의 기준클럭으로 사용되고, 스위치 장치(1) 내부적으로는 패킷 스위칭부(16)에 사용된 스위칭 칩에 62.5MHz의 기준클럭 및 프로세서/스위치 인터페이스 정합부(14)에 62.5MHz 클럭을 제공하는데 사용된다.
한편, 패킷 스위칭부(16)는 다수의 10기가비트 이더넷 라인 인터페이스 보드(3, 4) 사이의 패킷 스위칭 기능을 제공하며, 데이터 통신을 위한 직렬 인터페이스(UNILINK)(7)를 통해 수신한 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송한다.
또한, 패킷 스위칭부(16)는 62.5MHz의 기준클럭을 입력받아 포트 당 20Gbps의 대역폭을 제공하고, 이는 2.5Gbps의 직렬 인터페이스 8개로 구성된다. 포트 당 20Gbps의 전송속도는 10기가비트 이더넷 패킷을 전송하기 위해 1.6배의 오버스피드를 한 다음 송신단에서 8/10B 인코딩을 거쳐서 20Gbps의 전송속도를 이룬다. 즉, 10Gbps x 1.6 x 10/8 = 20Gbps이다.
또한, 패킷 스위칭부(16)는 10기가비트 이더넷 라인 인터페이스 보드(3, 4)의 포트 수에 따라 가변적으로 16포트 및 32포트로 설정이 가능하며, 16포트일 경 우 4개의 상용 스위칭 칩을, 32포트일 경우 8개의 상용 스위칭 칩을 사용하여 구현한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.
상기와 같은 본 발명은, 이중화 절체 시 패킷의 손실을 최소화하기 위해 이중화 로직을 하드웨어적으로 구성함으로써, 10기가비트 이더넷 패킷 스위칭이 가능하고, 최대 32포트의 10기가비트 이더넷 라인 인터페이스를 스위칭할 수 있는 320Gbps 용량의 스위치 장치를 제공할 수 있다.
즉, 본 발명은 이중화된 상대방 스위치 장치의 상태신호 및 보드간 동기를 위한 클럭신호를 하드웨어적으로 처리하여 10기가비트 이더넷과 같은 고속의 스위치 절체가 요구되는 시스템에서 최소한의 손실로 스위치 절체가 가능하며, 스위칭 칩을 병렬로 사용하여 스위칭 용량을 증가시키고, 패킷 스위칭부만을 변경하여 최대 32포트의 10기가비트 이더넷 패킷을 스위칭할 수 있는 320Gbps 용량의 스위칭 시스템을 구현할 수 있는 효과가 있다.

Claims (10)

  1. 이중화된 외부 메인 프로세서 보드와 프로세서간 통신을 지원하며, 상태 관리부와 프로세서/스위치 인터페이스 정합부 및 이중화 제어부와 외부 버스 인터페이스(EBI)로 연결되어 패킷 스위칭부의 패킷 스위칭을 위한 기능을 지원하기 위한 로컬 프로세서부;
    외부의 이중화된 상대방 스위치 장치와 상태신호를 주고받으며 각종 상태신호를 지속적으로 검사하여 그 결과를 상기 로컬 프로세서부로 전달하기 위한 상기 상태 관리부;
    상기 프로세서/스위치 인터페이스 정합부로 프로세서 클럭과 상기 로컬 프로세서부로부터 전달받은 어드레스를 디코딩한 레지스터 선택신호를 제공하며, 프로세서의 상태를 감시하고, 초기화 및 장치 상태 정보의 표시 동작을 제어하며, 상기 상대방 스위치 장치와 현재 활성화로 동작하는 장치의 정보를 교환하고, 외부의 이더넷 라인 인터페이스 보드로 현재 활성화로 동작하는 장치의 정보를 제공하기 위한 상기 이중화 제어부;
    상기 로컬 프로세서부로부터 데이터를 전달받아 상기 패킷 스위칭부의 초기화 및 레지스터 액세스 기능을 제공하기 위한 상기 프로세서/스위치 인터페이스 정합부;
    상기 상대방 스위치 장치와 동기용 기준클럭을 주고받아 상호간에 주파수를 동기시키고, 상기 프로세서/스위치 인터페이스 정합부와 상기 패킷 스위칭부로 기 준클럭을 제공하고, 상기 이더넷 라인 인터페이스 보드로 동기용 클럭을 제공하기 위한 클럭 제어부; 및
    상기 이더넷 라인 인터페이스 보드로부터의 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송하기 위한 상기 패킷 스위칭부
    를 포함하는 이더넷 패킷 스위치 장치.
  2. 제 1 항에 있어서,
    상기 상태 관리부, 상기 이중화 제어부, 및 상기 프로세서/스위치 인터페이스 정합부는,
    프로그램어블 로직 디바이스(PLD) 소자를 이용하여 하드웨어로 구현된 것을 특징으로 하는 이더넷 패킷 스위치 장치.
  3. 제 1 항에 있어서,
    상기 패킷 스위칭부는,
    상기 이더넷 라인 인터페이스 보드의 수에 따라 가변적으로 포트 수가 설정 된 것을 특징으로 하는 이더넷 패킷 스위치 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 로컬 프로세서부는,
    상기 상태 관리부, 상기 이중화 제어부, 상기 프로세서/스위치 인터페이스 정합부와 외부 버스 인터페이스(EBI)로 연결되어 상기 패킷 스위칭부의 레지스터로의 액세스 및 각각의 기능에 대하여 제어 패스를 제공하고, 상기 메인 프로세서 보드와 프로세서간 통신(IPC)을 위해 2포트의 10Mbps 이더넷 포트를 지원하며, 디버깅 및 외부 사용자 인터페이스를 위해 EIA-232 두 포트와 10/100 이더넷 한 포트를 지원하고, 외부 버스 인터페이스를 통해 수집된 장치 상태 및 통계정보를 프로세서간 통신 인터페이스를 통해 상기 메인 프로세서 보드로 전달하며, 상기 패킷 스위칭부의 어플리케이션 프로그래밍 인터페이스(API) 루틴을 제공하고, 상기 이중화 제어부와 함께 장치의 초기화, 재시동, 이중화, 패킷 절체, 장애관리 기능을 수행하는 것을 특징으로 하는 이더넷 패킷 스위치 장치.
  5. 제 4 항에 있어서,
    상기 로컬 프로세서부는,
    구현성, 확장성, 및 시험성을 고려하여 도터 보드 형태로 구현된 것을 특징 으로 하는 이더넷 패킷 스위치 장치.
  6. 제 4 항에 있어서,
    상기 상태 관리부는,
    상기 로컬 프로세서부와 외부 버스 인터페이스(EBI)로 연결되어 상기 상대방 스위치 장치로부터 활성화/대기 동작상태 신호, 기능 장애 신호, 실/탈장 상태 신호, 전원 상태 신호, 프로세서 상태 신호를 수신하고, 자신의 상태 신호를 검사하여 상기 상대방 스위치 장치로 전달하는 것을 특징으로 하는 이더넷 패킷 스위치 장치.
  7. 제 6 항에 있어서,
    상기 이중화 제어부는,
    하드웨어적인 장치 이중화 및 절체 기능을 수행하고, 이중화 정보를 상기 상대방 스위치 장치와 상기 이더넷 라인 인터페이스 보드로 제공하며, 상기 로컬 프로세서부와 외부 버스 인터페이스로 연결되어 각종 리셋신호를 취합하여 각 기능 블럭에 리셋신호를 제공해주고, 와치독(Watchdog) 회로를 통해 프로세서의 동작상태를 감시하여 상기 상태관리부로 통지하며, 장치의 전원상태 및 이중화 상태, 동작상태 정보을 액체 발광 다이오드(LED)의 동작을 제어하여 표시하고, 상기 로컬 프로세서부로부터 외부 버스 인터페이스(EBI)를 통해 전달받은 어드레스를 디코딩하여 상기 프로세서/스위치 인터페이스 정합부로 레지스터 선택신호를 전달하는 것을 특징으로 하는 이더넷 패킷 스위치 장치.
  8. 제 7 항에 있어서,
    상기 프로세서/스위치 인터페이스 정합부는,
    상기 로컬 프로세서부와 외부 버스 인터페이스(EBI)로 연결되고 상기 패킷 스위칭부와 호스트 시리얼 인터페이스(SHI)로 연결되어 상기 패킷 스위칭부의 초기화 및 레지스터 액세스 기능을 수행하고, 상기 클럭 제어부로부터 기준클럭(62.5MHz)을 수신하여 자신과 상기 패킷 스위칭부 사이의 직렬 데이터통신을 위한 기준클럭으로 이용하는 것을 특징으로 하는 이더넷 패킷 스위치 장치.
  9. 제 8 항에 있어서,
    상기 클럭 제어부는,
    상기 상대방 스위치 장치 및 상기 이더넷 라인 인터페이스 보드에 15.625MHz 동기용 클럭을 제공하고, 상기 패킷 스위칭부와 상기 프로세서/스위치 인터페이스 정합부에 62.5MHz 기준클럭을 제공하는 것을 특징으로 이더넷 패킷 스위치 장치.
  10. 제 9 항에 있어서,
    상기 패킷 스위칭부는,
    외부의 다수 10기가비트 이더넷 라인 인터페이스 보드 사이의 패킷 스위칭 기능을 제공하고, 데이터 통신을 위한 직렬 인터페이스(UNILINK)를 통해 수신한 패킷을 공유메모리에 저장하고, 해당 출력큐의 우선순위에 따라 패킷을 분류하여 해당 번지에 저장한 후, 스케쥴링 알고리즘에 따라 해당 순서의 출력 패킷을 선택하고 선택되어진 출력큐에서 제공하는 해당 어드레스 영역에서 목적지 포트로 저장된 패킷을 전송하며,
    상기 클럭 제어부로부터 62.5MHz의 기준클럭을 입력받아 포트 당 20Gbps의 대역폭을 제공하되, 상기 10기가비트 이더넷 라인 인터페이스 보드의 포트 수에 따라 가변적으로 16포트 및 32포트로 설정되는 것을 특징으로 하는 이더넷 패킷 스위치 장치.
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