KR100560301B1 - Driving circuit for non volitile dram using nonconductor to trap electron and its method - Google Patents

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Abstract

본 발명은 트랩 가능한 부도체를 사용하는 불휘발성 디램의 제어를 용이하도록 하기 위한 구동 회로 및 방법을 제공함에 목적이 있다. The present invention aims to provide a driving circuit and method to facilitate the control of the non-volatile dynamic random access memory using a non-conductive trappable.
본원의 제1 발명에 따른 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로는, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부 전원 발생 수단; Light using a trappable non-conductive in accordance with a first aspect of the present invention the volatile DRAM driving circuit, trap according as nonvolatile dynamic random access memory using a non-conductive drive the array of cell transistors, generating a plurality of internal voltage by receiving an external power source means for generating an internal power source for; 상기 불휘발성 디램을 모드별로 제어하기 위하여 모드 제어 신호를 발생하기 위한 모드 제어 수단; Mode control means for generating a mode control signal to control the non-volatile dynamic random access memory by each mode; 상기 모드에 따라 상기 불휘발성 디램의 코어에서 필요로 하는 복수의 전압을 상기 내부 전원 발생 수단으로부터 입력받아 스위칭하기 위한 전압 레벨 선택 수단; The mode of the non-volatile DRAM core voltage level selection means for switching receives a plurality of voltage from the internal power generation means in accordance with the needs; 및 상기 전압 레벨 선택 수단으로부터 출력되는 전압을 상기 불휘발성 디램의 코어에 인가하기 위한 로우 디코딩 수단을 포함할 수 있다. And it may include a row decoding means for applying a voltage output from the voltage level of the selection means in the non-volatile DRAM core.
불휘발성 디램, 부도체, 질화막, 트랩, 홀 인젝션 Non-volatile DRAM, non-conductive, nitride, a trap, a hole injection

Description

트랩 가능한 부도체를 사용하는 불휘발성 디램의 구동 회로 및 방법{DRIVING CIRCUIT FOR NON VOLITILE DRAM USING NONCONDUCTOR TO TRAP ELECTRON AND ITS METHOD} Trap drive of the non-volatile dynamic random access memory using a non-conductive circuit and method capable {DRIVING CIRCUIT FOR NON VOLITILE DRAM USING NONCONDUCTOR TO TRAP ELECTRON AND ITS METHOD}

도 1은 종래기술에 따른 NVDRAM의 단면도, 1 is a cross-sectional view of NVDRAM according to the prior art,

도 2A는 본 발명의 일실시예에 따른 NVDRAM의 단면도, Figure 2A is a cross-sectional view of NVDRAM according to one embodiment of the invention,

도 2B는 본 발명의 일실시예에 따른 NVDRAM의 회로도, Figure 2B is a circuit diagram of NVDRAM according to one embodiment of the invention,

도 3은 본 발명에 따른 NVDRAM의 전체 블럭도, 3 is an overall block diagram of NVDRAM according to the invention,

도 4는 본 발명의 NVDRAM 코어에 전압을 인가하기 위한 주요부 구성도, Figure 4 is a main part configured for applying a voltage to NVDRAM core of the present invention,

도 5는 본 발명의 워드 라인 전압을 인가하기 위한 설명도, 5 is an explanatory view for applying a word line voltage of the present invention,

도 6는 본 발명의 NVDRAM 내 셀 트랜지스터의 모드별 설명도, Figure 6, the mode-specific description of the cell transistor of the present invention NVDRAM

도 7은 본 발명의 NVDRAM 내 셀 트랜지스터의 시간에 따른 문턱전압의 변화를 나타낸 파형도. 7 is a waveform chart showing a change in threshold voltage with time of the cell transistor of the present invention NVDRAM.

* 도면의 주요 부분에 대한 설명 * * Description of the Related Art *

310: 내부 전원 발생부 320: 모드 제어부 310: internal power generation unit 320: mode control

330: 전압 레벨 선택부 340: 로우 디코딩부 330: voltage level selector 340: row decoder

350: 디램 코어 360: 컬럼 디코딩부 350: a DRAM core 360: column decoder

370: 센스 앰프 380: 임시 메모리 블럭 370: sense amplifiers 380: temporary memory block

311: 비트라인 프리차지 전압 발생부 313: 셀 플레이트 전압 발생부 311: bit line precharge voltage generating unit 313: the cell plate voltage generation unit

315: 양전압 발생부 317: 음전압 발생부 315: positive voltage generator 317: a negative voltage generator

본 발명은 전자를 트랩할 수 있는 질화막과 같은 부도체를 사용하는 불휘발성 디램 구동 회로 및 방법에 관한 것이다. The present invention relates to non-volatile DRAM driving circuit and method using a non-conductive, such as a nitride film that can trap electrons.

현재까지 널리 사용되는 반도체 메모리는 DRAM 및 SRAM과 같은 RAM(Randon Access Memory)와 마스크 ROM, EPROM 및 EEPROM과 같은 ROM(Read Only Memory)으로 대별될 수 있다. A semiconductor memory that is widely used to date can be classified as RAM (Randon Access Memory) and ROM (Read Only Memory) such as a mask ROM, EPROM, and EEPROM, such as DRAM and SRAM. DRAM과 SRAM은 쓰기와 읽기를 고속으로 행할 수 있으나, 메모리에 공급되는 전원을 차단하는 경우에는 메모리에 저장된 기억내용이 소멸되어 버린다. DRAM and SRAM is written and read, but can be performed at high speed, if you cut off the power supply to the memory turns the stored content stored in memory is destroyed. 한편, 마스크 ROM, EPROM 및 EEPROM은 메모리에 공급되는 전원을 차단한 후에도 기억내용을 유지할 수는 있으나, 기억내용을 변경할 수 없거나 변경하더라도 많은 시간이 소요되는 1장 1단이 있다. On the other hand, there is a mask ROM, EPROM, EEPROM can maintain the memory contents even after turning off the power supply to the memory, but if you change or change the memory contents Chapter 1, which is time-consuming one.

이 때문에, 고속으로 메모리에 데이터를 쓰거나 읽는 것이 가능하면서도 전원이 차단되더라도 기억내용을 저장할 수 있는 불휘발성 DRAM(NVDRAM: Non-Volatile Dynamic Random Access Memory)이 제안되어 왔다. For this reason, high-speed power supply is cut off while it is possible to read or write to memory that can store data even when the memory content volatile DRAM (NVDRAM: Non-Volatile Dynamic Random Access Memory) has been proposed.

예로서, 미국특허 US 4471471호는 플로팅 게이트와 전달 게이트 사이에 DEIS(dual electron injector structure)를 요구하는 불휘발성 디램을 개시한다. By way of example, U.S. Patent US 4471471 discloses a non-volatile dynamic random access memory that requires a DEIS (dual electron injector structure) between the floating gate and the transfer gate. 그러나, 위 특허에 개시된 DEIS 스택구조는 셀의 비트 라인측(bit line side) 위에 위치하므로 데이터가 DRAM으로부터 모든 셀에 병렬로 된 플로팅게이트에 전달될 수 없다. However, as disclosed in the above patent DEIS stack structure can not be delivered, so located on the bit line side (bit line side) of the cell in the floating gate the data in parallel to all the cells from the DRAM. 이러한 문제점을 해결하기 위하여 미국특허 US 5331188호의 "NON VOLATILE DRAM CELL"은 제1층(18)과 제2층(20)으로 형성된 플로팅 게이트를 사용하여 전계가 p+ 영역에 가까운 제1층(18)의 얇은 절연막에 집중되도록 하였다. U.S. Patent US 5331188 heading "NON VOLATILE DRAM CELL" is the electric field of the first layer 18 near the p + regions using a floating gate formed of a first layer 18 and second layer 20. In order to solve this problem of the was allowed to concentrate on the thin film. 그러나, 도 1에 보이는 바와 같이, 미국특허 US 5331188호는 셀 커패시터의 플레이트 라인 전압은 접지전압으로 고정시킨 채 워드 라인 전압과 비트 라인 전압만으로 전계를 형성시킨다. However, as shown in Figure 1, U.S. Patent US 5331188 discloses thereby the plate line voltage of the cell capacitor is formed of only an electric field was less than the word line voltage and bit line voltage is fixed at the ground voltage. 따라서, 플로팅게이트가 2개층으로 형성되므로 셀의 면적이 늘어나게 되고, 제조 공정이 복잡하게 된다. Thus, since the floating gate is formed by two layers, the area of ​​the cell is extended, the manufacturing process is complicated. 또한, 플레이트 라인 전압을 조정할 수 있는 불휘발성 디램에 비하여 상대적으로 높은 워드 라인 전압과 비트 라인 전압을 인가하므로 NVDRAM에서의 소비 전력을 증가시키게 된다. In addition, applying a relatively high word line voltage and bit line voltage as compared to the non-volatile dynamic random access memory that can control the plate line voltage, thereby increasing the power consumption in the NVDRAM.

이에 본 출원인은 2003. 8. 22.자 특허출원 10-2003-58300호로 플레이트에 상이한 전압을 인가함으로써 낮은 내부전압으로 구동할 수 있는 불휘발성 디램 구동 회로 및 그의 구동방법을 출원한 바 있다. The present applicant 2003. 8. 22. Here patent application 10-2003-58300, filed the arc non-volatile dynamic random access memory that can be driven with low internal voltage by applying a different voltage to the plate driving circuit and a driving method bar. 그런데 상기 발명은 플로팅 게이트형 NVDRAM에 적합한 구조이기 때문에 소스측으로부터 도체인 플로팅 게이트로 전자가 무한정 투입될 수 있어 셀 문턱전압 정상화모드를 수행하는 중에 SRC 과정(Stress-Refresh-Check Process)을 다수회 반복해야 하므로 제어동작이 복잡해지는 문제가 있었다. However, the invention is the SRC process (Stress-Refresh-Check Process) while performing the cell threshold voltage normalized mode can be e is indefinitely fed into the conductor of the floating gate from the source side because it is a suitable structure to the floating gate type NVDRAM multiple times there was a problem that must be repeated because the complicated control operation. 또한 플로팅 게이트에 전자가 투입되는 한 문턱전압(Vth)이 지속적으로 상 승함으로써 제어동작이 복잡해지는 문제가 문제가 있었다. There were also by a rise in a threshold voltage (Vth) which electrons are introduced into the floating gate is constantly a problem that the control operation complicated problem.

상기와 같은 문제점을 해결하기 위하여 본 발명은 트랩 가능한 부도체를 사용하는 불휘발성 디램의 제어를 용이하도록 하기 위한 구동 회로 및 방법을 제공함에 목적이 있다. The present invention to solve the above aims to provide a driving circuit and method to facilitate the control of the non-volatile dynamic random access memory using a non-conductive trappable.

본원의 제1 발명에 따른 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로는, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부 전원 발생 수단; Light using a trappable non-conductive in accordance with a first aspect of the present invention the volatile DRAM driving circuit, trap according as nonvolatile dynamic random access memory using a non-conductive drive the array of cell transistors, generating a plurality of internal voltage by receiving an external power source It means for generating an internal power source for; 상기 불휘발성 디램을 모드별로 제어하기 위하여 모드 제어 신호를 발생하기 위한 모드 제어 수단; Mode control means for generating a mode control signal to control the non-volatile dynamic random access memory by each mode; 상기 모드에 따라 상기 불휘발성 디램의 코어에서 필요로 하는 복수의 전압을 상기 내부 전원 발생 수단으로부터 입력받아 스위칭하기 위한 전압 레벨 선택 수단; The mode of the non-volatile DRAM core voltage level selection means for switching receives a plurality of voltage from the internal power generation means in accordance with the needs; 및 상기 전압 레벨 선택 수단으로부터 출력되는 전압을 상기 불휘발성 디램의 코어에 인가하기 위한 로우 디코딩 수단을 포함할 수 있다. And it may include a row decoding means for applying a voltage output from the voltage level of the selection means in the non-volatile DRAM core.

바람직하게는, 상기 내부 전원 발생 수단은, 비트 라인에서 필요로 하는 복수의 전압을 발생하기 위한 비트라인 프라차지 전압 발생부; Preferably, the unit internal power supply generating means, a bit line for generating a plurality of voltages required by the bit line precharge voltage generation; 셀 플레이트에서 필요로 하는 복수의 전압을 발생하기 위한 셀 플레이트 전압 발생부; A cell plate voltage generating unit for generating a plurality of voltages required by the cell plate; 워드 라인에서 필 요로 하는 양전압을 발생하기 위한 양전압 발생부; Positive voltage generating unit for generating a required voltage to both the urinary tract from the word line; 및 워드 라인에서 필요로 하는 음전압을 발생하기 위한 음전압 발생부를 포함할 수 있다. Negative voltage generator for generating the negative voltage required by the word line, and may include a.

바람직하게는, 상기 레벨 전압 선택 수단은, 상기 비트 라인에서 요구되는 복수의 전압을 상기 비트라인 프라차지 전압 발생부로부터 입력받아 스위칭하기 위한 비트 라인 프리차지 전압 스위칭부; Preferably, the level of the voltage selection means comprises: part a plurality of voltages required by the bit line precharge the bit line pre-charging bit lines for switching receiving from the voltage generator voltage switching; 상기 셀 플레이트 라인에서 요구되는 복수의 전압을 상기 셀 플레이트 전압 발생부로부터 입력받아 스위칭하기 위한 셀 플레이트 라인 전압 스위칭부; The cell-cell plate line voltage switching unit for switching the cells from the plate for receiving the voltage generation unit to the plurality of voltages required by the plate line; 상기 워드 라인에서 요구되는 복수의 양전압을 상기 양전압 발생부로부터 입력받아 스위칭하기 위한 양전압 스위칭부; The word line a positive voltage switching unit for switching receives a plurality of positive voltage from the positive voltage generator required in; 및 상기 워드 라인에서 요구되는 음전압을 상기 음전압 발생부로부터 입력받아 스위칭하기 위한 음전압 스위칭부를 포함할 수 있다. And it may include a negative voltage is required for the word lines receives the negative voltage from the negative voltage generator section for switching the switching.

바람직하게는, 상기 상이한 복수의 내부 전압은 ±5볼트 이내이다. Preferably, the plurality of internal voltage different is within ± 5 volts.

바람직하게는, 상기 모드 제어 수단은, 상기 셀 어레이 내 셀 트랜지스터의 문턱전압을 상승시킴으로써 상기 셀 내 질화막에 저장된 정보를 소거하는 소거 모드를 갖도록 제어할 수 있다. Preferably, the mode control means, by raising the threshold voltage of the cell transistor and the cell array so as to have an erasing mode for erasing the information stored in the nitride layer within the cell can be controlled.

바람직하게는, 상기 모드 제어 수단은, 전원이 인가되는 경우, 상기 셀 내 질화막에 저장된 정보를 상기 셀 커패시터로 전달하는 리콜 모드를 갖도록 제어할 수 있다. Preferably, the mode control means, when the power is supplied can be controlled so as to have the recall mode for transmitting the information stored in the nitride layer within the cell to the cell capacitor.

바람직하게는, 상기 모드 제어 수단은, 전원이 차단되는 경우, 상기 셀 커패시터에 저장된 데이터 정보를 상기 셀 내 질화막으로 전달하는 프로그램 모드를 갖도록 제어할 수 있다. Preferably, the mode control means may, if the power is cut off, so as to have a program mode for transferring data information stored in the cell capacitor to the nitride film within the cell control.

바람직하게는, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터이다. Preferably, the non-volatile dynamic random access memory cell in the array of transistors is a silicon-oxide-nitride-oxide-silicon (Silicon-Oxide-Nitride-Oxide-Silicon) is a type cell transistor.

바람직하게는, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터이다. Preferably, the non-volatile dynamic random access memory cells within the array transistors are metal-oxide-nitride-oxide-silicon (Metal-Oxide-Nitride-Oxide-Silicon) is a type cell transistor.

바람직하게는, 상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터이다. Preferably, the non-volatile dynamic random access memory cell in the array of transistors is a silicon-oxide-nitride film of claim 1 - the second nitride film-silicon (Silicon-Oxide-Nitride1-Nitride2-Silicon) is a type cell transistor.

본원의 제2 발명에 따른 프로그램 모드 구동 방법은, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 상기 셀 트랜지스터를 리프레쉬하는 제1 단계; Program mode, a driving method according to the second invention of the present application is as driving the non-volatile dynamic random access memory cell in the array of transistors that use a trappable non-conductive, a first step of refreshing the cell transistor; 및 "H"상태의 셀 데이터를 포함하는 셀 커패시터 측에 국부적으로 핫 홀 인젝션 혹은 전자의 터널링을 일으키기에 적절한 전압을 인가하는 제2 단계를 포함할 수 있다. And the "H" state localized on the cell capacitor including a side of the cell data may be a second step of applying a suitable voltage to cause tunneling hot hole injection or the electron.

본원의 제3 발명에 따른 리콜 모드 구동 방법은, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 상기 셀 트랜지스터의 저장 노드를 비우는 제1 단계; Recall mode, the driving method according to the third invention of the present application is the first step in the drive as a non-volatile dynamic random access memory cell in the array of transistors that use a trappable non-conductive, to empty the storage node of the cell transistor; 상기 셀 트랜지스터의 질화막에 저장된 논리상태에 따라 상기 저장 노드상에 상이한 전압이 허용되도록 상기 셀 트랜지스터에 인가되는 소스(셀 커패시터와 연결되는 부분)전압보다 드레인(비트 라인과 연결되는 부분)전압을 상대적으로 상승시키는 제2 단계; In accordance with the logic state stored in the nitride film of the cell transistor relative to (a portion that is connected to the bit line), different voltages are allowed to drain than that applied to the cell transistor source (portion connected to the cell capacitor), the voltage on the storage node voltage a second step for increasing a; 및 상기 셀 트랜지스터를 리프 레쉬하는 제3 단계를 포함할 수 있다. And it may include a third step of leaf leche the cell transistor.

본원의 제4 발명에 따른 소거 모드 구동 방법은, 트랩가능한 부도체를 사용하는 불휘발성 디램 내 어레이된 셀 트랜지스터를 구동함에 있어서, 셀 트랜지스터 내 셀 커패시터에 저장된 데이터를 백업시키는 제1 단계; Erase mode, the driving method according to the fourth invention of the present application is a trap in a non-volatile dynamic random access memory as the driving transistor within the array of cells using the available non-conductor, the first stage of the backup data stored in the cell capacitor cell transistor; 상기 셀 트랜지스터의 질화막에 전자의 FN 터널링을 통해 상기 셀 트랜지스터의 문턱전압을 전체적으로 상승시키는 제2 단계; A second step for increasing a threshold voltage of the cell transistor via FN tunneling of electrons into the nitride film of the cell transistors as a whole; 및 상기 백업 데이터를 상기 셀 커패시터에 쓰는 제3 단계를 포함할 수 있다. And it may include a third step of writing to the cell capacitors to the backup data.

본 발명에 따른 불휘발성 디램은 전자를 트랩할 수 있는 부도체인 질화막(Nitride)을 포함한다. A non-volatile dynamic random access memory according to the present invention comprises a non-conductive nitride film (Nitride) which can trap electrons. 즉, 일실시예에 따른 불휘발성 디램(NVDRAM)의 셀 트랜지스터는, 도 2에 보이는 바와 같이, SONOS형 플래시 메모리 구조에 커패시터를 부가하여 구성할 수 있다. That is, the cell transistors of the non-volatile dynamic random access memory (NVDRAM) according to one embodiment can, in addition to the configuration of capacitors to the SONOS type flash memory structure as shown in Fig. 다른 실시예에 따르면, MONOS형 플래시 메모리 구조에 커패시터를 부가하여 구성할 수 있다. According to another embodiment, it may be configured by adding a capacitor in the MONOS flash memory structure. 또 다른 실시예에 따르면, SON1N2S형 플래시 메모리 구조에 커패시터를 부가하여 구성할 수 있다. According to another embodiment, it may be configured by adding a capacitor in SON1N2S type flash memory structure. 상기 SONOS형 및 MONOS형의 트랩 가능한 질화막은 화학기상증착(CVD방식)에 의해 얻을 수 있는 바, 예를 들어, 알루미늄 옥사이드(Al 2 O 3 ), 탄탈륨 옥사이드(Ta 2 O 5 ) 및 하프늄 옥사이드(HfO 2 ) 중 어느 하나의 분위기에서 증착하여 얻을 수 있고, 상기 SON1N2S형의 N2 질화막은 온도를 가열하여 성장시킴으로써 얻어질 수 있다. Bars in the trappable nitride film of the SONOS-type and MONOS-type is obtained by chemical vapor deposition (CVD method), for example, aluminum oxide (Al 2 O 3), tantalum oxide (Ta 2 O 5) and hafnium oxide ( HfO 2) can be obtained by evaporation of any of the atmosphere, N2 nitride film of the type SON1N2S can be obtained by growing the heating temperature.

도 3는 본 발명에 따른 NVDRAM 셀 어레이를 구동시키기 위한 전체 블럭구성 도로서, NVDRAM 코어(350)는 뱅크별(BANK0~3) 블럭별(BLOCK0~7)로 구분되고 다시 각 블럭 내에 NVDRAM 셀이 어레이 형태로 배열될 수 있음을 나타낸다. Figure 3 is an entire document block diagram road for driving NVDRAM cell array according to the present invention, NVDRAM core 350 is separated by the bank-specific (BANK0 ~ 3) block by (BLOCK0 ~ 7) is NVDRAM cells within each block again It indicates that an array pattern may be an array.

본 발명에 따른 NVDRAM은 일반적으로 DRAM을 구동시키기 위해 필요로 하는 구성들 이외에 외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부전원발생부(310), NVDRAM의 각 모드를 제어하기 위한 모드 제어부(320), 상기 각 모드에 따라 NVDRAM 코어(350)에서 필요로 하는 복수의 전압을 내부전원발생부(310)로부터 입력받아 스위칭하기 위한 전압 레벨 선택부(330), 전압 레벨 선택부(330)로부터 출력되는 선택된 전압을 NVDRAM 코어(350)에 인가하기 위한 로우 디코딩부(340)를 포함한다. Mode control unit for controlling the respective modes of NVDRAM is generally in addition to the configuration that needs to drive the DRAM receives an external power source the internal power generator for generating a plurality of internal voltage unit (310), NVDRAM according to the invention 320, the NVDRAM core 350, a plurality of voltage in the inner power generator voltage level to switch receives from the 310 unit 330, a voltage level selector 330 is needed in accordance with each mode, the selected voltage outputted from the row and a decoding unit 340 for applying a NVDRAM core 350. 컬럼 디코딩부(360), 센스 앰프(370)는 DRAM에서 사용되는 구성과 동일하므로 별도의 설명은 피하기로 한다. Column decoder 360, sense amplifier 370 is the same as the configuration used in the DRAM is to avoid a separate description.

내부 전원 발생부(310)는 비트 라인에서 필요로 하는 복수의 전압을 발생하기 위한 비트라인 프라차지 전압 발생부(311), 셀 플레이트에서 필요로 하는 복수의 전압을 발생하기 위한 셀 플레이트 전압 발생부(313), 워드 라인에서 필요로 하는 양전압을 발생하기 위한 양전압 발생부(315), 및 워드 라인에서 필요로 하는 음전압을 발생하기 위한 음전압 발생부(317)를 포함한다. The internal power generation unit 310 includes a cell plate voltage for generating a plurality of voltages required by the bit line precharge voltage generation unit 311, a cell plate for generating a plurality of voltages required by the bit line generator 313, a negative voltage generation section 317 for generating a negative voltage required by the positive voltage generator 315, and a word line for generating a positive voltage needed by the word line.

전압 레벨 선택부(330)는 제1 내지 제8 전압 레벨 선택기(LEVEL SELECTOR 0 ~ 7)로 구성되어 각각 제1 내지 제8 블럭(BLOCK 0 ~ 7)에서 필요로 하는 복수의 전압을 내부전원발생부(310)로부터 입력받아 스위칭한다. Voltage level selector 330, the first to eighth voltage level selector (LEVEL SELECTOR 0 ~ 7) is composed of each of the first to the eighth block the internal power supply generates a plurality of voltages required by the (BLOCK 0 ~ 7) switches from receiving portion 310. The

도 4는 본 발명의 NVDRAM 코어(350)에 전압을 인가하기 위한 주요부 구성도이다. 4 is a principal part block diagram for applying voltage to NVDRAM core 350 of the present invention.

제1 전압 레벨 선택기(410)와 로우 디코더(420)는 NVDRAM 코어(350) 내 제1 블럭(430)에 대응하는 전압 레벨 선택부(330)와 로우 디코딩부(340)이다. Claim 1 is a voltage level selector 410 and row decoder 420 NVDRAM core 350 within the first block 430, a voltage level selector 330 and a row decoder 340, corresponding to the. 제1 전압 레벨 선택기(410)는 비트 라인에서 요구되는 복수의 전압을 비트라인 프라차지 전압 발생부(311)로부터 입력받아 스위칭하기 위한 비트 라인 프리차지 전압 스위칭부(411), 셀 플레이트 라인에서 요구되는 복수의 전압을 셀 플레이트 전압 발생부(313)로부터 입력받아 스위칭하기 위한 셀 플레이트 라인 전압 스위칭부(413), 워드라인에서 요구되는 복수의 양전압을 양전압 발생부(315)로부터 입력받아 스위칭하기 위한 양전압 스위칭부(415) 및 워드라인에서 요구되는 음전압을 음전압 발생부(317)로부터 입력받아 스위칭하기 위한 음전압 스위칭부(417)를 포함할 수 있다. A first voltage level selector 410 is required by the bit line pre-charge voltage switching unit 411, a cell plate line for switching receives a plurality of voltages required by the bit line from the bit line precharge voltage generating unit 311 switching receiving from the cell plate line voltage switching unit 413, generating a positive voltage to the plurality of positive voltage is required for the word line portions (315) for switching receives a plurality of voltage from the cell plate voltage generating unit 313 is receiving a negative voltage is required in the amount of voltage switching unit 415 and from the word line to a negative voltage generation section 317 may include a negative voltage switching unit 417 for switching.

도 5는 본 발명에 따라 워드 라인에 전압을 인가하기 위한 설명도이다. 5 is an explanatory view for applying a voltage to the word lines in accordance with the present invention.

로우 디코더(420)는 양전압스위칭부로부터 인가되는 전압을 드레인전압(VDD)으로 사용하고, 음전압스위칭부로부터 인가되는 전압을 소스전압(VSS)으로 사용한다. The row decoder 420 uses both the applied voltage from the voltage to which the switching unit to the drain voltage (VDD), and uses the voltage that is applied from the negative voltage switching unit with a source voltage (VSS).

이하에서는 도 6에 도시된 NVDRAM 셀의 동작에 관하여 설명하기로 한다. Hereinafter a description is given of the operation of the NVDRAM cell shown in Fig.

본 발명에 따른 NVDRAM을 전원이 차단된 경우 불휘발성 메모리로 이용하고, 전원이 인가된 경우 휘발성인 DRAM으로 이용하기 위하여 다음 네 가지의 모드가 필요하다. If the NVDRAM according to the invention the power is cut off using a nonvolatile memory, the following four modes of the need to use a volatile DRAM, if the power is applied. 즉, 본 발명에 따른 NVDRAM은 (1) 디램 모드(DRAM MODE), (2) 프로그램 모드(PROGRAM MODE), (3) 리콜 모드(RECALL MODE), (4) 소거 모드(ERASE MODE)를 가질 수 있다. That is, NVDRAM according to the invention are (1) a DRAM mode (DRAM MODE), (2) program mode (PROGRAM MODE), (3) the recall mode (RECALL MODE), (4) have an erase mode (ERASE MODE) have.

디램 모드는 NVDRAM이 DRAM과 같이 동작하는 과정이다. DRAM mode, the process of this NVDRAM operates as DRAM. 프로그램 모드는 NVDRAM에 전원이 차단되는 경우에 셀 커패시터(209)에 저장된 데이터 정보를 질화막(203)으로 전달하는 과정이다. Program mode is a process for transferring data information stored in the cell capacitor 209 when the power is cut off to NVDRAM the nitride film 203. 리콜 모드는 NVDRAM에 전원이 인가되는 경우에 질화막(203)에 있는 데이터 정보를 셀 커패시터(209)로 전달하는 과정이다. Recall mode is a process that in the case where the power is applied to NVDRAM carry data information in the nitride film 203 as a cell capacitor 209. The 소거 모드는 모든 셀 어레이의 질화막(203)에 동일한 양의 전자를 채움으로써 저장된 정보를 소거하는 과정이다. Erase mode is a process of erasing the stored information by filling the same amount of electrons in the nitride film 203, for all cell arrays. 이하에서는 각 모드에 대하여 상세히 설명한다. Hereinafter, detailed description of each individual mode.

DRAM 모드 DRAM mode

본 발명에 따른 NVDRAM은 DRAM 모드에서 일반적인 DRAM의 동작과 동일하다. NVDRAM according to the invention is the same as the operation of a typical DRAM in the DRAM mode. 그러나 종래의 DRAM에서는 셀 트랜지스터의 게이트 산화막을 사용하지만, 본 발명의 NVDRAM에서는 전자를 트랩(TRAP)할 수 있는 부도체를 사용하기 때문에 소자의 리프레쉬 특성이 개선된다. However, in the conventional DRAM using the gate oxide film of the cell transistor, but in NVDRAM of the present invention because it uses a non-conductive to the electron trap (TRAP) is improved regeneration properties of the device.

즉, 질화막에 저장되었던 정보가 소거된 셀 트랜지스터에서는 전자(Electron)가 트랩(TRAP)된 상태이므로, 셀 트랜지스터의 기판 도핑(Substrate Doping) 농도를 게이트 산화막을 사용하는 일반적인 DRAM과 동일하게 한다면, 본 발명에 따른 셀 트랜지스터의 문턱전압은 DRAM의 문턱전압보다 높게 된다. That is, in information that was stored in the nitride film the erased cell transistor E (Electron) are so trapped (TRAP) state, if the substrate doping (Substrate Doping) concentration of the cell transistors in the same manner as a typical DRAM that uses a gate oxide film, the the threshold voltage of the cell transistor according to the invention is higher than the threshold voltage of the DRAM. 따라서, 셀 트랜지스터의 제조시에 기판 도핑(Substrate Doping) 농도를 낮춤으로써 본 발명에 따른 셀 트랜지스터의 문턱전압을 대략 일반적인 DRAM의 문턱전압 정도로 유지하게 할 수 있다. Therefore, it is possible to keep the threshold voltage of the cell transistor according to the present invention by reducing the doped substrate (Substrate Doping) concentration, in the manufacture of the cell transistor threshold voltage, so a substantially common DRAM. 이에 따라 DRAM의 주요 파라미터(Parameter) 중의 하나인 본 발명에 따른 NVDRAM에서의 리프레쉬(Refersh Period) 특성이 일반적인 DRAM 보다 대폭 개선된 다. Accordingly, it is the refreshing (Refersh Period) characteristic at NVDRAM according to one of the invention of the main parameters (Parameter) of DRAM significantly improved over typical DRAM. 이는 셀 트랜지스터의 기판 도핑 농도가 낮으면 셀 커패시터로 연결되는 셀 트랜지스터의 접합면과 기판 간에 낮은 전계(Electric Field)가 형성되고, 낮은 전계로 인하여 접합면에서의 누설(Junction Leakage)이 줄어들기 때문이다. This is because it reduces the leakage (Junction Leakage) in the joint surfaces because of the low electric field is formed in a lower electric field (Electric Field), between the joint surfaces and the substrate of the cell transistor is connected to the cell capacitor is lower the substrate doping concentration of the cell transistor to be.

PROGRAM 모드 PROGRAM mode

전원 장애가 검출되거나 전원이 차단되는 때에, 셀 커패시터에 저장된 데이터 정보를 질화막(203)으로 전달하는 프로그램 모드가 수행된다. When power failure is detected or the power is cut off, the program mode is carried out for transferring data information stored in the cell capacitor to the nitride film 203.

① 프로그램 모드를 실행하기 위해서 우선 DRAM 모드에서 어레이된 모든 셀을 리프레쉬한다. ① The first refresh all cells in the array in the DRAM mode to execute the program mode. 그러면 셀 커패시터에 저장된 데이터의 논리상태를 명확하게 된다. This is clearly the logic state of the data stored in the cell capacitor.

② 셀 커패시터에 저장된 "H"상태의 데이터는 국부적인 핫 홀 인젝션(Hot Hole Injection)이나 전자(Electron)의 FN 터널링을 일으켜 셀 커패시터 측 질화막이 부분적으로 턴온되도록 사용된다. ② cells in the "H" state data stored in the capacitor is used so that the capacitor-side nitride cells causes the FN tunneling of localized hot hole injection (Hot Hole Injection) or e (Electron) partially turned on. 여기서, 홀의 인젝션과 전자의 FN 터널링 중 어느 것이 더 많이 발생할 지는 옥사이드 층의 두께에 영향을 받는다. Where, influenced by the injection of holes and electrons in the thickness of the oxide layer which would result in that more of the FN tunneling. 한편, 단지 셀에 포함된 전압(최대 2.5 볼트)만으로는 핫 홀을 유인하는 것이 어렵다. On the other hand, only it is difficult to attract the hot hole only by a voltage (up to 2.5 volts) to the cell.

따라서, 워드 라인과 셀 플레이트 사이에 대략 5.5볼트의 전위차가 발생하도록 전압을 인가한다. Thus, a voltage is applied to the potential difference of approximately 5.5 volts is generated between the word line and the cell plate. 예를 들어, 워드라인에 (-)3볼트의 음전압을 인가하고, 셀 플레이트에 2.5볼트를 인가할 수 있다. For example, a word line (-) is a negative voltage of 3 volts, and it is possible to apply 2.5 volts to the cell plates. 그러면 "H" 데이터를 저장하는 셀 커패시터에 대하여, 셀 커플링에 의한 5볼트의 저장 노드 전압과 (-)3볼트의 게이트 전압 사이의 전압 차가, 도 6에 도시된 바와 같이, 문턱전압을 부분적으로 내리도록 하기에 충분하다. The "H" with respect to the cell capacitor for storing data, and cell couples the storage of 5 volts by a ring node voltage and a (-) as the voltage difference between the 3 volts the gate voltage, shown in Figure 6, part a threshold voltage it is enough to to issue a. 그러나, "L" 데이터를 저장하는 셀 커패시터에 대하여, 2.5볼트의 저장 노드 전압과 (-)3볼트의 게이트 전압 사이의 전압 차는 핫 홀 인젝션을 이끌기에 너무 작다. However, "L" with respect to the cell capacitor for storing data, the storage node voltage of 2.5 volts and a (-) voltage difference between the gate voltage of 3 volts is too small groups lead to hot hole injection. 플레이트 부스팅 기술을 사용하면 프로그래밍 방해가 내재적으로 차단되고, 저전력 고신뢰성의 동작이 성취될 수 있다. The plate boosting technique programmed and interrupt the intrinsic block may be achieved the operation of low-power and high reliability.

③ 한편, 셀 커패시터의 커패시턴스가 적어 셀 커패시터로부터 질화막으로 홀이 충분히 인젝션되지 않거나 전자의 FN 터널링이 불충분하게 일어난 경우에는 상기 ①의 리프레쉬(Refresh) 과정과 ②의 스트레스(Stress) 과정을 반복할 필요가 있다. ③ On the other hand, have to if the holes in the nitride film from the note cell capacitor capacitance of the cell capacitor does not sufficiently injection takes place FN tunneling of electrons is insufficient, the repeated refresh (Refresh) process and ② the stress (Stress) process of the above ① a.

RECALL 모드 RECALL mode

① 저장 노드를 비울 수 있는 전압을 워드 라인과 비트/비트바아 라인에 인가한다. ① applies a voltage that can empty the storage nodes to the word line and the bit / bit bar line. 예를 들어, 모든 워드 라인에 2볼트, 모든 비트/비트바아 라인에 0볼트를 인가할 수 있다. For example, it is possible to apply 0 volts to 2 volts, and all the bit / bit bar line in all word lines.

② 이후, 워드 라인 전압을 유지한 채, 비트/비트 바아 라인에 3볼트를 인가한다. ② applies a 3 volt Then, while maintaining the word line voltage, the bit / bit bar line. 질화막에 저장된 데이터가 "H"이면, 셀 트랜지스터의 소스측(저장 노드 측)문턱전압(Vth)은 낮아지게 되나, 셀 트랜지스터의 드레인 측(비트 라인 측)의 문턱전압(Vth)은 프로그래밍에 의해 영향받지 않는다. If the data is "H" stored in the nitride layer, the source side (the storage node side) the threshold voltage (Vth) of the cell transistors are, but becomes low, the threshold voltage (Vth) of the drain side (bit line side) of the cell transistor is by the programming unaffected. 상대적으로 높은 드레인 전압 때문에, 드레인 측의 표면 전압은 낮아지고, 이는 대략 2볼트의 전압 전달이 가능하게 한다. Because of the relatively high drain voltage, the surface voltage of the drain side is lowered, which allows the transmission of voltage about 2 volts. 반면, 질화막에 저장된 데이터가 "L"이면, 제조공정에서 정밀 제어되어 질화막을 사용하는 불휘발성 디램의 포화값이 1.2볼트가 되도록 세팅된 DRAM 문턱 전압은 저장 노드 상에 단지 0.8볼트를 허용할 뿐이다. On the other hand, if data "L" is stored in the nitride film, DRAM threshold voltage of the saturation value for the non-volatile dynamic random access memory that is precisely controlled in the manufacturing process using a nitride film is a setting such that 1.2 volts is merely allowed to 0.8 volts on the storage node .

③ 셀에 저장된 데이터가 "H"인 경우는 2볼트이고, "L"인 경우는 0.8볼트이므로 셀은 비트 라인 프리차지 전압인 1.25볼트를 기준으로 센싱될 수 있다. ③ If the data is "H" stored in the cell is 2 volts, and 0.8 volts when the "L" cell can be sensed by the bit line pre-charge voltage of 1.25 volts. 센싱시에 선택된 워드 라인은 4볼트를, 비선택된 워드 라인은 (-)3볼트를 각각 인가한다. The selected word line at the time of sensing the 4 volts, and the unselected word lines - is applied to the bolt 3, respectively ().

④ 셀 커패시터에 저장된 데이터의 상태를 명확히 하기 위해 리프레쉬할 필요가 있다. ④ there is a need to refresh to clarify the status of the data stored in the cell capacitor.

ERASE 모드 ERASE mode

RECALL 모드를 수행한 후 DRAM 모드로 전환하기 위해서는 동일 블럭내 셀 트랜지스터의 문턱전압을 일치시킬 필요가 있다. After performing the RECALL mode to switch to DRAM mode, it is necessary to match the threshold voltage of the cell transistor same block.

① 이를 위하여 우선 한 블럭의 데이터를 리프레쉬하고, 어레이된 셀 각각의 셀 커패시터에 저장된 모든 데이터를 임시 메모리 블럭(380)에 백업(back up)한다. ① The first refresh the data of one block and the back (back up) all of the data in the temporary memory block (380) stored in the cell array, each cell capacitor for this purpose. 데이터를 백업하는 방식은, 일실시예에 따르면, 임시 메모리 블럭(380)의 사이즈에 따라 다를 수 있다. Method of backing up data, according to one embodiment, may be different depending on the size of the temporary memory block (380). 다른 실시예에 따르면, 임시 메모리 블럭(380)의 전부 혹은 일부를 이용할 것인지에 따라 정해질 수 있다. According to another embodiment, it may be determined according to whether access to all or a portion of the temporary memory block (380). 예를 들어, 임시 메모리 블럭(380)의 사이즈가 뱅크를 구성하는 개별 블럭과 동일하고, 임시 메모리 블럭의 전체를 백업에 이용한다면 뱅크내 블럭별로 백업할 수 있다. For example, the size of the temporary memory block (380) and equal to the individual blocks constituting the bank, if using a whole block of the temporary memory to the backup can be backed up by each bank within the block. 또는, 임시 메모리 블럭의 사이즈가 4 뱅크로 구성된 NVDRAM 메모리 블럭(350) 중 하나의 뱅크에 해당하고, 임시 메모리 블럭 전체를 데이터의 백업에 이용한다면 각 뱅크별로 백업할 수 있을 것이 다. Or, if the size of the temporary memory block corresponding to one bank of NVDRAM memory block 350 consists of 4 banks and, if using a whole block in the temporary memory of the backup data is to be able to be backed up by each bank. 또는, 임시 메모리 블럭(380)이 4 뱅크로 구성된 NVDRAM 메모리 블럭(350)과 동일하고, 임시 메모리 블럭 전체를 데이터의 백업에 이용한다면 NVDRAM 메모리 블럭(350)의 데이터를 일시에 백업할 수도 있을 것이다. Alternatively, the temporary memory block (380) equals the NVDRAM memory block 350 is composed of 4 banks, if we use the entire temporary memory block in the backup of the data might want to back up the data of NVDRAM memory block 350 at a time . 임시 메모리 블럭(380)의 셀 구조는 본 발명에 따른 어레이된 셀의 구조와 동일하도록 하는 것이 제조상의 편이와 경제성 등 여러 면에서 바람직하나, 반드시 동일한 구조이어야 하는 것은 아니다. The cell structure of the temporary memory block 380 is preferably one in a number of ways, such as to shift the economics of manufacturing, which is equal to the structure of the array according to the present invention, not intended to be necessarily the same structure. 즉, 데이터를 소정 시간동안 저장할 수 있는 구조이면 충분하다. That is, it is sufficient structure that can store data for a predetermined time. 임시 메모리 블럭에 인가되는 워드 라인 전압(Vwl), 비트 라인 프리차지 전압(Vblp) 및 플레이트 라인 전압(Vcp)은 데이터의 백업 방식에 따라 적절히 조정될 필요가 있으나, 이 정도는 당해 분야에서 통상의 지식을 가진 자에게 자명한 사항에 불과하고 본 발명의 본질을 벗어나는 사항이므로 더이상 언급하지 않기로 한다. A temporary word line is applied to the memory block voltage (Vwl), the bit line precharge voltage (Vblp) and the plate line voltage (Vcp) is it is necessary appropriately adjusted according to the backup method of the data, the degree of skill in the art because beyond the party spirit of the present invention it is only apparent to the restrictions with the requirements and will not be mentioned anymore.

② 셀 트랜지스터의 워드 라인 전압(Vwl)으로 약 5볼트, 비트 라인 프리차지 전압(Vblp)과 바디 전압(Vbb)으로 -3볼트 정도를 인가한다. ② applies -3 volts to the word line voltage (Vwl) of the cell transistors to about 5 volts, the bit line precharge voltage (Vblp) and the body voltage (Vbb). 그러면, 셀 트랜지스터의 전체에서 채널이 역전 상태에 놓이게 된다. Then, the channel throughout the cell transistor is put in the reverse state. 이 상태에서 전체 채널에 FN 터널링(Fowler Nordheim Tunnelling)이 일어나서 전자가 질화막에 트랩됨에 따라 전체적으로 문턱전압을 상승시키게 된다. In this state, FN tunneling to the entire channel (Fowler Nordheim Tunnelling) arose thereby electrons increase the threshold voltage as a whole as the nitride traps. 이 과정에서 이전에 프로그램되었던 문턱전압은 소거된다. The threshold voltage that was previously programmed in the process is erased. 질화막의 트랩수는 제한적이므로 소정량 이상 FN 터널링이 발생하면 포화상태에 이르게 된다. A trap of the nitride film is limited because it is a predetermined amount or more when the FN tunneling occurs is brought into a saturated state. 즉, 질화막에 저장된 데이터가 "L"였다면, 터널링되는 전자가 거의 없을 것이지만, 질화막에 저장된 데이터가 "H"였다면, 저장 노드 측이 부분적으로 낮은 문턱전압을 가질 것이고, 이 부분에 집중적으로 전자의 터널링이 발생하여 포화될 것이다. That is, yeotdamyeon data "L" is stored in the nitride layer, is that the tunneling electron, but little or no, yeotdamyeon the data stored in the nitride film "H", the storage node side is in part will have a low threshold voltage, a concentrated electron on the part the tunneling is caused to be saturated. 결국, 어레이된 모든 셀은 디램으로 동작하기에 필요한 문턱전압, 즉 1±0.2V를 가질 수 있다. Eventually, all cells in the array may have a threshold voltage, that is 1 ± 0.2V needed to operate the DRAM.

③ 마지막으로, 백업해 두었던 데이터를 셀에 라이트한다. ③ Finally, a light that was backed up data to a cell.

본 발명에 따른 불휘발성 디램의 동작 상태별 각 부 전압을 표로 정리하면 다음과 같다. In summary table for each part by the voltage non-operating state of the volatile dynamic random access memory according to the present invention.

Figure 112004006144980-pat00001

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범 위 내에서 다양한 수정 및 변형이 가능함은 물론이다. As it described above, but it should be understood that the detailed description and specific examples, the invention is not limited thereto under the technical scope of the present invention by one of ordinary skill in the art various changes and modifications within the scope equivalent range of the claims to be described is possible as a matter of course.

상기와 같은 구성에 따라 본 발명은 셀 플레이트에 상이한 전압을 인가함으로써 종래의 공지된 기술에 비해 낮은 내부전압만으로도 불휘발성 디램을 구동할 수 있다. The present invention according to the configuration as described above is to drive the non-volatile dynamic random access memory with only lower internal voltage than the conventional well-known techniques by applying a different voltage to the cell plate.

또한, 이와 같은 구동 방법의 사용으로 인해 불휘발성 디램의 구조가 통상의 디램 구조와 크게 다르지 않아 제조장비의 추가나 새로운 제조라인의 구축없이 제조할 수 있다. In addition, this due to the use of such a drive method is not different from the structure of the non-volatile dynamic random access memory significantly from conventional dynamic random access memory structure, addition or the manufacturing equipment can be made without building a new manufacturing line. 따라서 제조단가를 낮출 수 있다. Therefore, the manufacturing cost can be lowered. 특히, 플로팅 게이트형 NVDRAM에 비해 제어가 용이하고, 파워 오프시에 요구되는 프로그램 모드의 수행에 드는 시간을 획기적으로 줄일 수 있다. In particular, there is a control as compared to floating gate type NVDRAM be easily and dramatically reduce the time required for execution of the program mode required at the time of power-off.

또한, 본 발명에 따른 NVDRAM을 DRAM모드로 동작하는 경우에 일반적인 DRAM에 비하여 리프레쉬(Refersh Period) 특성이 대폭 개선되는 효과가 있다. Further, compared to the common DRAM NVDRAM according to the present invention when operating in the DRAM mode, the refresh is effective (Refersh Period) characteristic significantly improved. 이에 따라 일반적인 DRAM에 비하여 전력소모를 획기적으로 줄일 수 있다. Thereby greatly reducing the power consumption compared to the common DRAM.

Claims (37)

  1. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터와, 상기 셀 트랜지스터가 어레이된 코어를 포함하는 불휘발성 디램에 있어서, A substrate and a cell transistor having a trappable non-conductive charge between the gate, the non-volatile dynamic random access memory in which the cell transistor includes a core array,
    외부 전원을 입력받아 복수의 내부 전압을 발생하기 위한 내부 전원 발생 수단; It means for generating an internal power source for generating a plurality of internal voltage by receiving an external power source;
    상기 불휘발성 디램을 모드별로 제어하기 위하여 모드 제어 신호를 발생하기 위한 모드 제어 수단; Mode control means for generating a mode control signal to control the non-volatile dynamic random access memory by each mode;
    상기 모드에 따라 상기 불휘발성 디램의 코어에서 필요로 하는 복수의 전압을 상기 내부 전원 발생 수단으로부터 입력받아 스위칭하기 위한 전압 레벨 선택 수단; The mode of the non-volatile DRAM core voltage level selection means for switching receives a plurality of voltage from the internal power generation means in accordance with the needs; And
    상기 전압 레벨 선택 수단으로부터 출력되는 전압을 상기 불휘발성 디램의 코어에 인가하기 위한 로우 디코딩 수단 The voltage output from the voltage level of the non-selection means a low decoding means for applying the volatile DRAM core
    을 포함하는 것을 특징으로 하는 불휘발성 디램 구동 회로. A non-volatile dynamic random access memory driver circuit, comprising a step of including.
  2. 제1항에 있어서, 상기 내부 전원 발생 수단은, The method of claim 1, wherein the means wherein the internal power generation,
    비트 라인에서 필요로 하는 복수의 전압을 발생하기 위한 비트라인 프라차지 전압 발생부; A bit line precharge voltage generation unit for generating a plurality of voltages required by the bit line;
    셀 플레이트에서 필요로 하는 복수의 전압을 발생하기 위한 셀 플레이트 전압 발생부; A cell plate voltage generating unit for generating a plurality of voltages required by the cell plate;
    워드 라인에서 필요로 하는 양전압을 발생하기 위한 양전압 발생부; Positive voltage generating unit for generating a positive voltage needed by the word line; And
    워드 라인에서 필요로 하는 음전압을 발생하기 위한 음전압 발생부 Negative voltage generating section for generating a negative voltage required by the wordline
    를 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. A non-volatile dynamic random access memory driver circuit for using a non-conductive, characterized in that the trap can include.
  3. 제2항에 있어서, 상기 레벨 전압 선택 수단은, The method of claim 2, wherein the voltage level of the selection means,
    상기 비트 라인에서 요구되는 복수의 전압을 상기 비트라인 프라차지 전압 발생부로부터 입력받아 스위칭하기 위한 비트 라인 프리차지 전압 스위칭부; The bit line voltage a plurality of the bit line precharge voltage generating portion a bit line precharge voltage switching unit for switching receiving from required in;
    상기 셀 플레이트 라인에서 요구되는 복수의 전압을 상기 셀 플레이트 전압 발생부로부터 입력받아 스위칭하기 위한 셀 플레이트 라인 전압 스위칭부; The cell-cell plate line voltage switching unit for switching the cells from the plate for receiving the voltage generation unit to the plurality of voltages required by the plate line;
    상기 워드 라인에서 요구되는 복수의 양전압을 상기 양전압 발생부로부터 입력받아 스위칭하기 위한 양전압 스위칭부; The word line a positive voltage switching unit for switching receives a plurality of positive voltage from the positive voltage generator required in; And
    상기 워드 라인에서 요구되는 음전압을 상기 음전압 발생부로부터 입력받아 스위칭하기 위한 음전압 스위칭부 Negative voltage switch for switching the receiving sound input from the voltage generating section that the voltage required for the word line portions
    를 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. A non-volatile dynamic random access memory driver circuit for using a non-conductive, characterized in that the trap can include.
  4. 제1항에 있어서, According to claim 1,
    상기 상이한 복수의 내부 전압은 ±5볼트 이내인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. A non-volatile dynamic random access memory circuit for driving a plurality of the internal voltage differs from using a trappable non-conductive, characterized in that within ± 5 volts.
  5. 제1항에 있어서, 상기 모드 제어 수단은, The method of claim 1, wherein the mode control means includes:
    상기 셀 어레이 내 셀 트랜지스터의 문턱전압을 상승시킴으로써 상기 셀 내 질화막에 저장된 정보를 소거하는 소거 모드를 갖도록 제어하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. The cell array within a cell, the threshold voltage of the transistor increases by the cells in the nitride film to have an erase mode for erasing the control information, characterized by a trap non-volatile DRAM driving circuit using a non-conductive as possible to the stored.
  6. 제5항에 있어서, 상기 모드 제어 수단은, The method of claim 5, wherein the mode control means includes:
    전원이 인가되는 경우, 상기 셀 내 질화막에 저장된 정보를 상기 셀 커패시터로 전달하는 리콜 모드를 더 갖도록 제어하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. When the power is turned on, driving the non-volatile dynamic random access memory circuit using a trappable non-conductive, characterized in that further control so as to have the recall mode for transmitting the information stored in the nitride layer within the cell to the cell capacitor.
  7. 제5항에 있어서,상기 모드 제어 수단은, The method of claim 5, wherein the mode control means includes:
    전원이 차단되는 경우, 상기 셀 커패시터에 저장된 데이터 정보를 상기 셀 내 질화막으로 전달하는 프로그램 모드를 더 갖도록 제어하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. If the power is cut off, the fire using a trappable non-conductive, characterized in that the method further have a program control mode for transferring data information stored in the cell capacitor as in the nitride film the volatile DRAM cell drive circuit.
  8. 제7항에 있어서, The method of claim 7,
    상기 불휘발성 디램에 인가되는 전원의 차단을 조기에 검출하기 위한 전원 모니터링 수단; Power monitoring means for detecting the cut-off of the power supply applied to the non-volatile dynamic random access memory prematurely; And
    상기 전원이 차단된 경우에도 상기 불휘발성 디램을 소정 시간 동작시키기 위한 축전지 Storage battery for, even if the power is cut off to a predetermined period of time operating the non-volatile dynamic random access memory
    를 더 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. A non-volatile dynamic random access memory driving circuit using a trappable non-conductive, characterized in that it further comprises.
  9. 제1항에 있어서, According to claim 1,
    어레이된 각 셀에 저장된 데이터를 백업하기 위한 임시 메모리 블럭 Temporary memory block for backing up the data stored in each of the array cells
    을 더 포함하는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. A non-volatile dynamic random access memory driving circuit using a trappable non-conductive, characterized in that it further comprises.
  10. 제9항에 있어서, 10. The method of claim 9,
    상기 어레이된 각 셀에 저장된 데이터를 상기 임시 메모리 블럭으로 백업하는 1회당 데이터량은 전원전압을 독립적으로 인가받을 수 있는 상기 임시 메모리 블럭의 사이즈에 의해 결정되는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. Per amount of data to back up the data stored in each cell of the array to the temporary memory block is used to trap possible non-conductive, characterized in that, which is determined by the size of the temporary memory block that can be independently applied to the power supply voltage a non-volatile dynamic random access memory driver circuit.
  11. 제10항에 있어서, 11. The method of claim 10,
    상기 임시 메모리 블럭의 사이즈는 상기 불휘발성 디램 코어를 구성하는 복수의 뱅크 중 하나와 동일한 것임을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. The size of the temporary memory block is non-volatile DRAM driving circuit using a trappable non-conductive, characterized in that the same one of the plurality of banks that make up the non-volatile DRAM core.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 11,
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. The non-volatile dynamic random access memory within the array cell transistor has a silicon-oxide-nitride-oxide-silicon (Silicon-Oxide-Nitride-Oxide-Silicon) type cell, a non-volatile dynamic random access memory driving circuit using a trappable non-conductive, characterized in that the transistor.
  13. 제12항에 있어서, 상기 질화막은, The method of claim 12, wherein the nitride film is
    알루미늄 옥사이드(Al 2 O 3 ), 탄탈륨 옥사이드(Ta 2 O 5 ) 및 하프늄 옥사이드(HfO 2 ) 중 어느 하나의 분위기에서 증착되는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. Aluminum oxide (Al 2 O 3), tantalum oxide (Ta 2 O 5) and hafnium oxide (HfO 2) of any one of the non-used non-conductive, characterized in that the trap can be deposited in an atmosphere volatile DRAM driving circuit.
  14. 제1항 내지 제11항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 11,
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. The non-volatile dynamic random access memory within the array cell transistor is a metal-oxide-nitride-oxide-silicon (Metal-Oxide-Nitride-Oxide-Silicon) type cell, a non-volatile dynamic random access memory driving circuit using a trappable non-conductive, characterized in that the transistor.
  15. 제14항에 있어서, 상기 질화막은, 15. The method of claim 14 wherein the nitride film is
    알루미늄 옥사이드(Al 2 O 3 ), 탄탈륨 옥사이드(Ta 2 O 5 ) 및 하프늄 옥사이드(HfO 2 ) 중 어느 하나의 분위기에서 증착되는 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. Aluminum oxide (Al 2 O 3), tantalum oxide (Ta 2 O 5) and hafnium oxide (HfO 2) of any one of the non-used non-conductive, characterized in that the trap can be deposited in an atmosphere volatile DRAM driving circuit.
  16. 제1항 내지 제11항 중 어느 한 항에 있어서, The method according to any one of claims 1 to 11,
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막- 제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. The non-volatile dynamic random access memory within the array cell transistor has a silicon-oxide-first nitride film - the second nitride film-silicon (Silicon-Oxide-Nitride1-Nitride2-Silicon) type fire using a trappable non-conductive, characterized in that the cell transistors volatile DRAM driving circuit.
  17. 제16항에 있어서, 17. The method of claim 16,
    상기 제2 질화막은, 온도를 가열하여 성장시키는 것임을 특징으로 하는 트랩가능한 부도체를 사용하는 불휘발성 디램 구동 회로. The second nitride film, a non-volatile dynamic random access memory driving circuit using a trappable non-conductive according to that characteristic to grow by heating the temperature.
  18. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터를 구동함에 있어서, As in driving the cell transistor having a charge trap non-conductive as possible between the substrate and the gate,
    상기 셀 트랜지스터를 리프레쉬하는 제1 단계; A first step of refreshing the cell transistor; And
    셀 커패시터에 "H"상태의 데이터가 국부적인 핫 홀 인젝션 혹은 전자의 터널링을 일으켜 셀 커패시터 측 상기 부도체가 부분적으로 턴온되기에 적절한 전압을 인가하는 제2 단계 A second step of causing the "H" state of the data is a localized hot hole injection or electron tunneling of the cell capacitor by applying a suitable voltage to the capacitor-cell side of the non-conductive part, it is turned on
    를 포함하는 것을 특징으로 하는 프로그램 모드 구동 방법. The program mode, the driving method characterized by comprising a.
  19. 제18항에 있어서, 상기 제2 단계는, The method of claim 18, wherein said second step,
    상기 셀 트랜지스터의 워드 라인과 셀 플레이트 간의 전위차가 대략 5.5볼트 가 되도록 워드 라인 전압과 셀 플레이트 전압을 인가하는 것을 특징으로 하는 프로그램 모드 구동 방법. Program mode, the driving method comprising applying the cell transistors of the word line and the cell, the word line voltage and the cell plate voltage is approximately 5.5 volts the potential difference between the plates.
  20. 제18항 또는 제19항에 있어서, 19. The method of claim 18 or 19,
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 프로그램 모드 구동 방법. The non-volatile dynamic random access memory cell in the array of transistors is a silicon-oxide-nitride-oxide-silicon (Silicon-Oxide-Nitride-Oxide-Silicon) cell type program mode driving method, it characterized in that the transistor.
  21. 제18항 또는 제19항에 있어서, 19. The method of claim 18 or 19,
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 프로그램 모드 구동 방법. The non-volatile dynamic random access memory cells within the array transistors are metal-oxide-nitride-oxide-silicon (Metal-Oxide-Nitride-Oxide-Silicon) cell type program mode driving method, it characterized in that the transistor.
  22. 제18항 또는 제19항에 있어서, 19. The method of claim 18 or 19,
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 프로그램 모드 구동 방법. The non-volatile dynamic random access memory cell transistors within the array is a silicon-oxide-nitride film of claim 1 - the second nitride film-silicon program mode, the driving method characterized in that (Silicon-Oxide-Nitride1-Nitride2-Silicon) type of the cell transistor.
  23. 제18항에 있어서, 19. The method of claim 18,
    상기 질화막에 저장되는 전하량에 의해 데이터의 논리상태를 구분하기가 불명확한 경우에는 상기 제1 및 제2 단계를 반복하는 것을 특징으로 하는 프로그램 모드 구동 방법. If the indefinite to distinguish the logic state of the data by the amount of charge stored in the nitride film, the program mode, the driving method which comprises repeating the first and second steps.
  24. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터를 구동함에 있어서, As in driving the cell transistor having a charge trap non-conductive as possible between the substrate and the gate,
    상기 셀 트랜지스터의 저장 노드를 비우는 제1 단계; A first stage to empty the storage node of the cell transistor;
    상기 셀 트랜지스터의 상기 부도체에 저장된 논리상태에 따라 상기 저장 노드상에 상이한 전압이 허용되도록 상기 셀 트랜지스터에 인가되는 소스전압보다 드레인전압을 상대적으로 상승시키는 제2 단계; A second step for relatively increase the drain voltage than the source voltage applied to the cell transistor to allow a different voltage on the storage node in accordance with the logic state stored in said non-conductor of said cell transistors; And
    상기 셀 트랜지스터를 리프레쉬하는 제3 단계 A third step of refreshing the cell transistor
    를 포함하는 것을 특징으로 하는 리콜 모드 구동 방법. Recall mode, the driving method comprising: a.
  25. 제24항에 있어서, 상기 제1 단계는, The method of claim 24, wherein the first step,
    상기 셀 트랜지스터의 워드 라인이 비트/비트바아 라인보다 대략 2볼트가 높은 전위차를 유지하도록 워드 라인 전압과 비트/비트바아 라인 전압을 인가하는 것 을 특징으로 하는 리콜 모드 구동 방법. Recall mode, the driving method characterized by applying to the cell transistor word line voltage and the bit / bit bar line voltage to a word line is held to about 2 volts higher than the potential difference between the bit / bit bar line.
  26. 제25항에 있어서, 상기 제2 단계는, The method of claim 25, wherein said second step,
    상기 워드 라인 전압을 유지한 상태에서, 상기 셀 트랜지스터의 비트/비트 바아 라인이 상기 워드 라인보다 대략 1볼트 높은 전위차를 유지하도록 상기 워드 라인 전압과 비트/비트바아 라인 전압을 인가하는 것을 특징으로 하는 리콜 모드 구동 방법. While maintaining the word line voltage, characterized in that the bit / bit bar line of the cell transistor is applied to the word line voltage and the bit / bit bar line voltage so as to maintain about one volt higher potential difference than the word line recall mode, the driving method.
  27. 제24항에 있어서, 상기 제2 단계는, The method of claim 24, wherein said second step,
    상기 셀 트랜지스터의 질화막에 저장된 데이터가 "H"이면, 상기 셀 트랜지스터의 저장 노드 상에 대략 2볼트의 전압이 걸리도록 하고, 상기 셀 트랜지스터의 질화막에 저장된 데이터가 "L"이면, 상기 저장 노드 상에 대략 0.8볼트의 전압이 걸리도록 하는 것을 특징으로 하는 리콜 모드 구동 방법. If the data is "H" stored in the nitride film of the cell transistor, and to a voltage of approximately 2 volts take on a storage node of the cell transistors, when the data stored in the nitride film of the cell transistor is "L", on the storage node recall mode, the driving method characterized in that to take a voltage of approximately 0.8 volts to the.
  28. 제24항에 있어서, 25. The method of claim 24,
    상기 셀 트랜지스터에 저장된 데이터의 상태를 검출하기 위하여 상기 셀 트랜지스터의 비트 라인 프리차지 전압은 1.25볼트를, 상기 셀 트랜지스터의 워드 라 인 전압은 4볼트를, 그리고 선택되지 않은 워드 라인 전압은 (-)3볼트를 각각 인가하는 제4 단계 Wherein the bit line pre-charge voltage is 1.25 volts for the cell transistor, the word line-voltage word line voltage of 4 volts, and the non-selection of the cell transistors in order to detect the state of the data stored in the cell transistor is (-) a fourth step of applying a three-volt, respectively
    를 더 포함하는 것을 특징으로 하는 리콜 모드 구동 방법. The recall mode, the driving method according to claim 1, further comprising.
  29. 제24항 내지 제28항 중 어느 한 항에 있어서, A method according to any one of claim 24 through claim 28, wherein
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 리콜 모드 구동 방법. The non-volatile dynamic random access memory cell transistors within the array is a silicon-oxide-nitride-oxide-recall mode, the driving method characterized in that silicon (Silicon-Oxide-Nitride-Oxide-Silicon) type of the cell transistor.
  30. 제24항 내지 제28항 중 어느 한 항에 있어서, A method according to any one of claim 24 through claim 28, wherein
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 리콜 모드 구동 방법. The non-volatile dynamic random access memory cells within the array transistors are metal-oxide-nitride-oxide-recall mode, the driving method characterized in that silicon (Metal-Oxide-Nitride-Oxide-Silicon) type of the cell transistor.
  31. 제24항 내지 제28항 중 어느 한 항에 있어서, A method according to any one of claim 24 through claim 28, wherein
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 리콜 모드 구동 방법. The non-volatile dynamic random access memory cell transistors within the array is a silicon-oxide-nitride film of claim 1 - the second nitride film-recall mode, the driving method characterized in that silicon (Silicon-Oxide-Nitride1-Nitride2-Silicon) type of the cell transistor.
  32. 기판과 게이트 사이에 전하를 트랩 가능한 부도체를 갖는 셀 트랜지스터를 구동함에 있어서, As in driving the cell transistor having a charge trap non-conductive as possible between the substrate and the gate,
    상기 셀 트랜지스터 내 셀 커패시터에 저장된 데이터를 백업시키는 제1 단계; First step of backing up the data stored in the cell capacitor said cell transistors;
    상기 셀 트랜지스터의 질화막에 전자의 FN 터널링을 통해 상기 셀 트랜지스터의 문턱전압을 전체적으로 상승시키는 제2 단계; A second step for increasing a threshold voltage of the cell transistor via FN tunneling of electrons into the nitride film of the cell transistors as a whole; And
    상기 백업 데이터를 상기 셀 커패시터에 쓰는 제3 단계 A third step of writing to the cell capacitors to the backup data
    를 포함하는 것을 특징으로 하는 소거 모드 구동 방법. Erase mode, the driving method characterized in that comprises a.
  33. 제32항에 있어서, 상기 제2 단계는, 33. The method of claim 32, wherein said second step,
    상기 셀 트랜지스터의 워드 라인 전압으로 대략 5볼트, 비트 라인 프리차지 전압과 바디 전압으로 대략 (-)3볼트를 인가하는 것을 특징으로 하는 소거 모드 구동 방법. Erase mode, the driving method characterized by applying a 3 volt - approximately to about 5 volts, the bit line precharge voltage and body voltage to a word line voltage of the cell transistor ().
  34. 제32항에 있어서, 33. The method of claim 32,
    상기 제2 단계를 수행한 후의 상기 문턱전압은 1±0.2볼트인 것을 특징으로 하는 소거 모드 구동 방법. Erase mode, the driving method of the threshold voltage after performing the second step is characterized in that 1 ± 0.2 volts.
  35. 제32항 내지 제34항 중 어느 한 항에 있어서, A method according to any one of claim 32 through claim 34, wherein
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-질화막-산화막-실리콘(Silicon-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 소거 모드 구동 방법. The non-volatile dynamic random access memory cell transistors within the array is a silicon-oxide-nitride-oxide-silicon-erase mode driving method, characterized in that (Silicon-Oxide-Nitride-Oxide-Silicon) type of the cell transistor.
  36. 제32항 내지 제34항 중 어느 한 항에 있어서, A method according to any one of claim 32 through claim 34, wherein
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 금속-산화막-질화막-산화막-실리콘(Metal-Oxide-Nitride-Oxide-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 소거 모드 구동 방법. The non-volatile dynamic random access memory cells within the array transistors are metal-oxide-nitride-oxide-silicon-erase mode driving method, characterized in that (Metal-Oxide-Nitride-Oxide-Silicon) type of the cell transistor.
  37. 제32항 내지 제34항 중 어느 한 항에 있어서, A method according to any one of claim 32 through claim 34, wherein
    상기 불휘발성 디램 내 어레이된 셀 트랜지스터는 실리콘-산화막-제1질화막-제2질화막-실리콘(Silicon-Oxide-Nitride1-Nitride2-Silicon) 형 셀 트랜지스터인 것을 특징으로 하는 소거 모드 구동 방법. The non-volatile dynamic random access memory cell transistors within the array is a silicon-oxide-nitride film of claim 1 - the second nitride film-silicon-erase mode driving method, characterized in that (Silicon-Oxide-Nitride1-Nitride2-Silicon) type of the cell transistor.
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