KR100558527B1 - 고감도 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 이미지 센서에 관한 것으로, 보다 자세하게는 다결정 실리콘의 결정립 사이즈를 조절하여 결정립 내부에 캐리어를 트랩시켜 트랜지스터의 문턱전압을 변조하여 광전류를 얻어내는 방법을 이용하여, 적은 빛이 수광되더라도 고효율의 수광능력을 갖는 고감도 이미지 센서 및 그 제조방법에 관한 것이다.
본 발명의 상기 목적은 실리콘 기판의 상부에 실리콘 산화막과 실리콘 박막을 순차적으로 형성시킨 SOI 기판, 상기 SOI 기판의 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성된 게이트, 상기 게이트의 하부 양측에 제 2도전형으로 형성된 소오스와 드레인 및 상기 게이트 및 소오스를 연결하는 연결부를 포함하는 것을 특징으로 하는 고감도 이미지 센서에 의해 달성된다.
따라서, 본 발명의 고감도 이미지 센서는 일정한 사이즈의 다결정 실리콘에 빛을 조사하면 광여기된 전자-전공 쌍이 생성되며, 이때 소오스 전극에 일부를 연결하고 바이어스를 걸면 전자는 전극으로 흘러가고 정공은 다결정 실리콘의 각 결정립에 포획된다. 상기 포획된 정공은 각각의 결정립에서 포지티브 전하로써 존재하므로 다결정 실리콘 게이트 아래의 FET 채널의 문턱전압을 포획된 전하의 수만큼 낮추게 되어 신호전하를 유기시켜 광전변환 시킨다. 또한 다결정 실리콘의 결정립 사이즈를 조절하여 결정립 내부에 캐리어를 트랩시켜 광전류를 얻어내는 방법을 이용하여, 적은 빛이 수광되더라도 큰 광전변환 효율을 얻을 수 있다. 또한 SOI 구조의 기판을 사용하여 소자의 직접도를 향상시킬 수 있다.
이미지 센서, CMOS, CCD, 고감도, 결정립, 다결정 실리콘
Description
도 1은 종래 기술에 따른 CMOS 이미지 센서를 도시한 단면도.
도 2는 본 발명에 의한 이미지 센서의 단면도.
도 3a 내지 3c는 본 발명에 의한 이미지 센서의 제조 공정단면도.
본 발명은 이미지 센서에 관한 것으로, 보다 자세하게는 다결정 실리콘의 결정립 사이즈를 조절하여 결정립 내부에 캐리어를 트랩시켜 트랜지스터의 문턱전압을 변조하여 광전류를 얻어내는 방법을 이용하여, 적은 빛이 수광되더라도 고효율의 수광능력을 갖는 고감도 이미지 센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지센서는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체장치로서, 전하결합소자(Charge Coupled Device; CCD)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐 리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal Processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 MOS트랜지스터(Tx, Rx, Sx, Dx)로 구성되며, 네 개의 MOS트랜지스터는 포토다이오드에서 집속된 광전하(Photo-generated charge)를 플로팅디퓨젼영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(CPd)를 배출하여 플로팅디퓨젼영역을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx)로 구성된다.
여기서 트랜스퍼트랜지스터 및 리셋트랜지스터는 네이티브트랜지스터(Native MOS)를 이용하고 드라이브트랜지스터 및 셀렉트트랜지스터는 일반적인 트랜지스터(Normal MOS)를 이용하며, 리셋트랜지스터는 CDS(Correlated Double Sampling)를 위한 트랜지스터이다.
상기와 같은 CMOS 이미지센서의 단위화소는 네이티브트랜지스터(Native Transistor)를 사용하여 포토다이오드영역에서 가시광선파장대역의 광을 감지한 후 감지된 광전하(Photo generated charge)를 플로우팅디퓨전영역으로, 즉 드라이브트랜지스터의 게이트로 전달한 양을 출력단(Vout)에서 전기적신호로 출력한다.
도 1은 종래기술에 따른 CMOS 이미지센서를 도시한 단면도로서, 포토다이오드, 트랜스퍼트랜지스터 및 플로팅디퓨젼영역만을 도시하고 있다.
도 1을 참조하면, 기판(11)에 P형이 도핑된 P-웰층(12)이 형성되고, 상기 P-웰층에 소자간 격리를 위한 필드산화막(13)이 형성되며, 상기 필드산화막 하부에는 N-채널필드스톱(N-channel field stop layer)을 위한 필드스톱층(14)이 형성된다.
상기 필드스톱층은 필드산화막이 형성될 P-웰층에 틸트없이 이온을 주입하기 때문에 필드산화막 아래에만 위치한다. 따라서, 포토다이오드를 이루는 N-이온주입층(16)은 필드산화막의 에지와 경계를 이룰뿐 필드스톱층은 N-이온주입층의 면적에 영향을 미치지 않는다.
그리고, 상기 P-웰층상에 스페이서(17)가 양측벽에 형성된 트랜스퍼트랜지스터의 게이트전극(Tx, 15)이 형성되며, 상기 게이트전극의 일측 에지에 정렬되면서 P-웰층 내부에 깊은 N-이온주입층이 형성되고, 깊은 N-이온주입층 상부와 P-웰층 표면 하부에 게이트전극의 일측에 형성된 스페이서에 정렬되면서 얕은 P-이온주입층(18)이 형성된다. 상기 게이트전극 하부에 게이트산화막(도시 생략)이 형성된다.
결국, 깊은 N-이온주입층과 얕은 P-이온주입층으로 이루어진 포토다이오드가 형성된다.
상술한 종래기술에서는, 포토다이오드의 N-이온주입층과 P-영역(P-이온주입층, P-웰층) 간에 역바이어스가 걸리면, N-이온주입층과 P영역의 불순물 농도가 적절히 조절되었을 때 N-이온주입층이 완전공핍(Fully Depletion)되면서 N-이온주입층 하부에 존재하는 P-웰층과 N-이온주입층 상부에 존재하는 P-이온주입층으로 공핍영역이 확장되어 도펀트 농도가 상대적으로 낮은 P-웰층으로 보다 많은 공핍층 확장이 일어난다.
이러한 포토다이오드를 갖는 이미지센서에서는 포토다이오드에 저장되었던 전자(e)를 포토다이오드로부터 꺼내어 전기적 출력신호(전압 또는 전류)를 얻게 되어 최대 출력신호는 포토다이오드로부터 꺼낼 수 있는 전자의 수와 직접적으로 비례하기 때문에, 출력신호를 증가시키기 위해서는 빛에 의해 포토다이오드 내에서 생성 및 저장되는 전자의 수를 증가시켜야 한다.
상기와 같은 도 1의 CMOS 이미지센서는 입사광이 입사될 때, 공핍층인 N-이온주입층(16)에서 전자-홀 쌍(Electron Hole Pair; EHP)이 발생하는데 이중 홀(H)은 기판(11)으로 빠져나가게 되고 전자(e)가 축적되어 있다가 트랜스퍼트랜지스터(Tx)를 통하여 플로팅디퓨전영역(FD, 19)으로 이동하여 이미지 데이터화된다.
대한민국 특허공개공보 제 2002-22931호에는 광에 대한 감도 및 효율을 향상시키기 위하여 공핍영역 형성을 조절하는 CMOS 이미지 센서에 대하여 기재되어 있고, 대한민국 등록특허 제 10-364604호에는 수광면적의 감소를 최소화하여 감도 를 향상시키는 CMOS 이미지 센서에 대하여 기재되어 있다.
그러나 종래의 CMOS 이미지 센서는 감도 및 화소사이즈의 최소화가 광검출 포토다이오드의 물성적 한계에 이어지고, 증폭소자가 각각의 단위화소에 위치하여 전체적인 사이즈의 증가를 가져올 뿐만 아니라 증폭소자에 의하여 노이즈의 증가도 발생하여 이미지 센서의 특성을 저하시키는 원인이 되고 있다.
또한, 실리콘 벌크(Bulk) 웨이퍼를 사용시 진성 반도체 부분의 공핍 영역이 기판쪽으로 많이 형성되어 생기는 누설전류 성분인 암 전류(dark current) 성분이 포토 커런트의 잡음 성분으로 작용하게 되어 감도(sensitivity)가 떨어지며, 광 전류의 반응 속도가 느려서 입사된 영상 이미지에 대한 응답 속도가 떨어지게 된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 일정한 사이즈의 다결정 실리콘에 빛을 조사하면 광여기된 전자-전공 쌍이 생성되며, 이때 소오스 전극에 일부를 연결하고 바이어스를 걸면 전자는 전극으로 흘러가고 정공은 다결정 실리콘의 각 결정립에 포획된다. 상기 포획된 정공은 각각의 결정립에서 포지티브 전하로서 존재하므로 다결정 실리콘 게이트 아래의 FET 채널의 문턱전압을 포획된 전하의 수만큼 낮추게 되어 신호전하를 유기시켜 광전변환시킨다. 또한 다결정 실리콘의 결정립 사이즈를 조절하여 결정립 내부에 캐리어를 트랩시켜 광전류를 얻어내는 방법을 이용하여, 적은 빛이 수광되더라도 고효율의 수광능력을 갖는 고감도 이미지센서를 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판의 상부에 실리콘 산화막과 실리콘 박막을 순차적으로 형성시킨 SOI 기판, 상기 SOI 기판의 상부에 형성된 게이트 절연막, 상기 게이트 절연막 상부에 형성된 게이트, 상기 게이트의 하부 양측에 제 2도전형으로 형성된 소오스와 드레인 및 상기 게이트 및 소오스를 연결하는 연결부를 포함하는 것을 특징으로 하는 고감도 이미지 센서에 의해 달성된다.
본 발명의 상기 목적은 실리콘 기판의 상부에 실리콘 산화막과 실리콘 박막을 형성시키는 단계, 상기 실리콘 박막의 상부에 게이트 절연막과 게이트를 형성하는 단계, 상기 실리콘 박막에 이온주입을 통하여 소오스 및 드레인을 형성하는 단계 및 상기 게이트와 소오스를 연결하여 연결부를 형성하는 단계를 포함하는 고감도 이미지 센서의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2는 본 발명에 따른 이미지 센서의 단면도이다.
본 발명에 의한 이미지 센서는 실리콘 기판(21)의 상부에 실리콘 산화막(22)과 실리콘 박막(23)을 순차적으로 형성시킨 SOI(Silicon On Insulator) 기판, 상기 SOI 기판의 상부에 형성된 게이트 절연막(24), 상기 게이트 절연막의 상부에 형성된 게이트(31), 상기 게이트의 하부 양측에 형성된 소오스와 드레인(27) 및 상기 게이트와 소오스를 연결하는 연결부(28)로 구성된다.
상기 SOI 기판은 여러 가지 제조 방식으로 제조하여 사용할 수 있는데, 특히 SIMOX(Separation by Implanted Oxygen) 방식으로 제조한 SOI 기판의 경우에는 매몰 산화막 상부에 형성되어 있는 활성 실리콘이 단결정으로 형성되어 있는 것이 특징이다.
상기 게이트(31)는 빛의 수광에 의하여 캐리어(전자-정공 쌍)가 발생되는 도전체(26)와 상기 도전체에서 발생된 캐리어 중 소수 캐리어가 포획되는 다결정 실리콘(25)의 이중구조로 형성된다.
상기 도전체는 금속 또는 도핑된 다결정 실리콘이 바람직하고, 상기 다결정 실리콘은 소수 캐리어를 포획시킬 수 있는 단결정을 다수개 구비하고 있는 도핑되지 않은 다결정 실리콘으로 금속 또는 고분자 화합물도 가능하다.
게이트를 도핑된 다결정 실리콘과 도핑되지 않은 다결정 실리콘으로 형성할 경우, 빛의 수광은 도핑된 다결정 실리콘 내에서 일어나고, 이때 형성된 캐리어(전자와 정공)중 다수 캐리어는 도핑되지 않은 다결정 실리콘의 결정립에 포획되고, 소수 캐리어는 소오스 쪽으로 이동된다. 상기 도핑된 다결정 실리콘의 결정립에 포획된 다수 캐리어는 트랜지스터의 문턱전압(Vth)을 변화시킨다. 특히 밸런스 밴드에 홀이 축적된 양만큼 전자전류가 증가하게 되어, 드레인으로 빛에 의한 광전류를 얻을 수 있다.
상기 다수 캐리어는 NMOS 트랜지스터의 경우 전자가 되고 PMOS 트랜지스터의 경우 정공이 된다. 또한 상기 소수 캐리어는 NMOS 트랜지스터의 경우 정공이 되고 PMOS 트랜지스터의 경우 전자가 된다.
일 예로 소오스 및 드레인을 고농도의 p형 이온을 주입하여 고농도 p형 도핑영역으로 형성하면, 빛에 의하여 도핑된 다결정 실리콘 내에서 형성된 전자와 정공 중 정공은 도핑되지 않은 다결정 실리콘의 결정립에 포획되고, 전자는 소오스 쪽으로 이동한다. 전자가 게이트를 빠져나가고 정공이 게이트에 축적되어 있으면 게이트 전위를 바꾸어 전류밀도(ID)를 증가시킨다.
빛이 게이트의 도전체에 수광되면 상기 도전체에서 광여기된 캐리어가 생성되며, 이때 도핑되지 않은 다결정 실리콘과 연결된 소오스에 바이어스를 걸면 다수 캐리어는 소오스 영역으로 흘러가고 소수 캐리어는 도핑되지 않은 다결정 실리콘의 각 결정립에 축적되게 된다. 상기 축적된 소수 캐리어는 각각의 결정립에서 포지티브 전하로서 존재하므로 도핑되지 않은 다결정 실리콘 아래의 FET 채널의 문턱전압을 포획된 전하의 수만큼 낮추게 되어 신호전하를 유기시켜 광전변환 시킨다.
상기와 같이 도핑되지 않은 다결정 실리콘의 결정립에 광여기된 전자 또는 정공이 포획되어 FET의 문턱전압을 변조시켜 큰 게인의 신호 이득을 얻으려면 결정립의 크기를 일정하게 제작하는 것 또한 중요하다.
본 발명에 따른 이미지 센서의 제조방법을 도 3a 내지 도 3c에 나타내었다.
우선, 도 3a에 도시된 바와 같이, 실리콘 기판(21)의 상부에 실리콘 산화막(22)과 실리콘 박막(23)이 순차적으로 형성시킨 후 상기 실리콘 박막의 상부 에 게이트 절연막(22)과 게이트(31)를 형성한다. 상기 실리콘 기판, 실리콘 산화막 및 실리콘 박막은 SOI 구조를 형성하는데 SOI 구조의 기판은 일반 벌크 기판보다 소자의 두께를 줄일 수 있고, 응답속도가 뛰어나며, 낮은 전력의 구조에 적합하다.
SOI 기판상에 절연막, 도핑되지 않은 다결정 실리콘 및 도전체를 차례로 증착한 후, 포토공정으로 상기 절연막, 도핑되지 않은 다결정 실리콘 및 도전체를 식각하여 게이트 절연막과 도핑되지 않은 다결정 실리콘 및 도전체의 이중구조로 형성된 게이트를 형성한다.
다음, 도 3b에 도시된 바와 같이, 기판에 이온을 주입하여 소오스 및 드레인영역을 형성한다. 상기 게이트를 마스크로 하여 기판에 기판과 다른 극성을 가지는 불순물 이온을 주입하여 소오스 및 드레인 영역을 형성한다.
다음, 도 3c에 도시된 바와 같이, 상기 게이트와 소오스영역을 연결하는 연결부를 형성한다. 게이트의 하부영역인 도핑되지 않은 다결정 실리콘과 소오스를 금속배선공정으로 연결한다.
상기의 공정으로 제조된 이미지 센서는 기존의 반도체 공정으로 제조가 가능하고, 도핑되지 않은 다결정 실리콘의 단결정 결정립이 작고 일정할수록 큰 문턱전압의 변화를 일으키므로 고효율의 광전변환특성을 얻을 수 있게 된다.
도핑되지 않은 다결정 실리콘의 각각의 단결정 결정립은 작은 용량(10-18F이하)으로 구성되어 있어 수개의 포톤에 의해 발생된 몇개의 전하에 의해서 광검출 트랜지스터의 문턱전압 변화는 수 V 이상의 값을 가진다. 이러한 효과는 미세한 광 신호에도 불구하고 큰 광전변환효율을 얻을 수 있어 고감도 이미지 센서의 단위화소 내 수광부로 응용이 가능하다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 고감도 이미지 센서는 일정한 사이즈의 다결정 실리콘에 빛을 조사하면 광여기된 전자-전공 쌍이 생성되며, 이때 소오스 전극에 일부를 연결하고 바이어스를 걸면 전자는 전극으로 흘러가고 정공은 다결정 실리콘의 각 결정립에 포획된다. 상기 포획된 정공은 각각의 결정립에서 포지티브 전하로써 존재하므로 다결정 실리콘 게이트 아래의 FET 채널의 문턱전압을 포획된 전하의 수만큼 낮추게 되어 신호전하를 유기시켜 광전변환 시킨다. 또한 다결정 실리콘의 결정립 사이즈를 조절하여 결정립 내부에 캐리어를 트랩시켜 광전류를 얻어내는 방법을 이용하여, 적은 빛이 수광되더라도 큰 광전변환 효율을 얻을 수 있다. 또한 SOI 구조의 기판을 사용하여 소자의 직접도를 향상시킬 수 있다.
Claims (9)
- 이미지 센서에 있어서,실리콘 기판의 상부에 실리콘 산화막과 실리콘 박막을 순차적으로 형성시킨 SOI 기판;상기 SOI 기판의 상부에 형성된 게이트 절연막;상기 게이트 절연막 상부에 형성되고, 도전체에서 발생된 캐리어 중 소수 캐리어를 포획시킬 수 있는 단결정을 다수개 구비하고 있는 도핑되지 않은 다결정 실리콘;상기 다결정 실리콘 상부에 형성되고, 빛의 수광에 의하여 캐리어가 발생되는 금속 또는 도핑된 다결정 실리콘인 도전체;상기 실리콘 산화막의 상부와 상기 게이트의 하부 양측에 제 2도전형으로 형성된 소오스와 드레인; 및상기 게이트와 소오스를 연결하는 연결부를 포함하는 것을 특징으로 하는 고감도 이미지 센서.
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- 제 1항에 있어서,상기 연결부는 상기 다결정 실리콘과 소오스를 연결하는 것을 특징으로 하는 고감도 이미지 센서.
- 이미지 센서의 제조방법에 있어서,실리콘 기판의 상부에 실리콘 산화막과 실리콘 박막을 형성시키는 단계;상기 실리콘 박막의 상부에 게이트 절연막을 형성하는 단계;상기 게이트 절연막의 상부에 도핑되지 않은 다결정 실리콘과 도전체를 증착시키는 단계;상기 실리콘 박막에 이온주입을 통하여 소오스 및 드레인을 형성하는 단계; 및상기 게이트와 소오스를 연결하는 연결부를 형성하는 단계를 포함하는 고감도 이미지 센서의 제조방법.
- 제 6항에 있어서,상기 다결정 실리콘과 도전체를 증착시키는 단계는 포토공정으로 게이트 절연막, 다결정 실리콘 및 도전체를 식각하여 상기 게이트 절연막과 다결정 실리콘 및 도전체의 이중구조로 형성된 게이트로 형성되는 것을 특징으로 하는 고감도 이미지 센서의 제조방법.
- 제 6항에 있어서,상기 연결부를 형성하는 단계는 상기 다결정 실리콘과 소오스를 연결하는 것을 특징으로 하는 고감도 이미지 센서의 제조방법.
- 제 6항에 있어서,상기 연결부는 금속배선공정으로 형성하는 것을 특징으로 하는 고감도 이미지 센서의 제조방법.
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