KR100555479B1 - Method for filling inter-layer dielectric layer in narrow gaps between micro-patterns of semiconductor devices - Google Patents

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Abstract

본 발명의 반도체 소자의 층간 절연막 형성 방법은, 반도체 기판 상에 형성된 미세 패턴들 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법으로서, 미세 패턴들이 완전히 덮히도록 유기계 저유전막을 반도체 기판상에 형성하는 단계와, 유기계 저유전막의 일부를 제거하여 유기계 저유전막이 미세 패턴들 사이의 갭 내에서 잔존되도록 하는 단계, 및 미세 패턴들 및 유기계 저유전막상에 화학적 기상 증착법에 의한 산화막을 형성하는 단계를 포함한다.A method of forming an interlayer insulating film of a semiconductor device of the present invention is a method of forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns formed on a semiconductor substrate, wherein an organic low dielectric film is formed on a semiconductor substrate so that the fine patterns are completely covered Removing a portion of the organic low dielectric film so that the organic low dielectric film remains in the gap between the fine patterns, and forming an oxide film by chemical vapor deposition on the fine patterns and the organic low dielectric film. Include.

Description

미세 패턴 사이의 좁은 갭를 갖는 반도체 소자의 층간 절연막 형성 방법{Method for filling inter-layer dielectric layer in narrow gaps between micro-patterns of semiconductor devices}Method for filling inter-layer dielectric layer in narrow gaps between micro-patterns of semiconductor devices

도 1 내지 도 4는 본 발명에 따른 미세 패턴 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns according to the present invention.

도 5 및 도 7은 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 이용하여 자기 정렬된 컨택 패드를 형성하는 방법을 설명하기 위해 나타내 보인 단면도들이다.5 and 7 are cross-sectional views illustrating a method of forming a self-aligned contact pad using a method of forming an interlayer insulating film of a semiconductor device according to the present invention.

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로서, 보다 상세하게는 미세 패턴 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns.

최근, 반도체 제조 기술의 급격한 발전으로 인하여 반도체 소자의 고집적화가 실현되고 있다. 이로 인하여 반도체 소자 내의 도전층 배선은 점점 미세한 선폭으로 형성되어야 하며, 그 배선 사이의 간격도 또한 매우 미세화되고 있다. 예 를 들면 반도체 메모리 소자 및 반도체 논리 소자 등에 포함되는 트랜지스터의 게이트 전극 패턴들 사이의 간격도 매우 좁아지고 있으며, 이로 인하여 게이트 전극 패턴들 사이의 갭(gap)의 종횡비가 높아지고 있다. 이와 같은 패턴들 사이의 갭의 종횡비가 높아짐에 따라 갭 내에 층간 절연막을 채우는 공정도 또한 난관에 봉착되고 있는 실정이다.Recently, high integration of semiconductor devices has been realized due to the rapid development of semiconductor manufacturing technology. For this reason, the conductive layer wiring in a semiconductor element must be formed with increasingly fine line width, and the space | interval between the wiring is also becoming very fine. For example, the spacing between the gate electrode patterns of the transistors included in the semiconductor memory device, the semiconductor logic device, and the like is also very narrow, thereby increasing the aspect ratio of the gap between the gate electrode patterns. As the aspect ratio of the gaps between the patterns increases, the process of filling the interlayer insulating film in the gaps is also a problem.

게이트 전극 패턴들 사이의 갭의 종횡비가 높지 않은 경우에는, 게이트 전극 패턴들이 형성된 반도체 기판상에 불순물이 도핑된 산화막, 예컨대 BPSG(Boron Phosphorus Silicate Glass)막을 증착하고, 고온에서의 BPSG막이 플로우(flow)되는 특성을 이용하여 800℃ 이상의 열공정을 수행하였다. 열공정을 수행하면 BPSG막의 플로우 특성으로 인하여 보이드(void) 없이 게이트 전극 패턴들 사이의 갭을 BPSG막으로 채울 수 있었다. 그러나 반도체 소자의 집적도 향상으로 인하여 상기와 같은 열처리 공정은 트랜지스터의 얕은 접합(shallow junction) 형성을 어렵게 하므로, 층간 절연막을 700℃ 이하의 상대적으로 낮은 온도에서 보이드 없이 증착할 수 있는 HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법으로 산화막을 증착하는 기술이 개발었으며, 이와 더불어 700℃ 이하의 상대적으로 낮은 온도에서 보이드 없이 O3-TEOS(O3-Tetra Ethyl Ortho Silicate)막을 AP-CVD(Atmosphere Pressure -Chemical Vapor Deposition)법을 사용하여 증착하는 기술이 개발되었다. 그러나 상기와 같은 방법들도 또한, 게이트 전극 패턴들 사이의 갭의 종횡비가 3:1 이상이 되는 미세한 갭 내에서는 보이드를 발생시키고 있다.When the aspect ratio of the gap between the gate electrode patterns is not high, an oxide film doped with impurities, such as a Boron Phosphorus Silicate Glass (BPSG) film, is deposited on a semiconductor substrate on which the gate electrode patterns are formed, and the BPSG film at a high temperature flows. The thermal process was performed at 800 ° C. or higher using the characteristic. When the thermal process was performed, the gap between the gate electrode patterns could be filled with the BPSG film without voids due to the flow characteristics of the BPSG film. However, due to the increased integration of semiconductor devices, the above heat treatment process makes it difficult to form shallow junctions of transistors. Therefore, HDP-CVD (High Vapor Deposition) can be deposited without voids at relatively low temperatures of 700 ° C or less. A technique for depositing an oxide film by the Density Plasma-Chemical Vapor Deposition method was developed. In addition, an O 3 -TEOS (O 3 -Tetra Ethyl Ortho Silicate) film was removed without voiding at a relatively low temperature below 700 ° C. A deposition technique using a pressure-chemical vapor deposition method has been developed. However, the above methods also generate voids in the minute gaps in which the aspect ratio of the gaps between the gate electrode patterns is 3: 1 or more.

현재 종래의 CVD 방법을 사용하여 높은 종횡비의 게이트 전극 패턴들 사이의 갭을 채우는 방법으로 저유전율을 갖는 물질을 스핀 코팅법에 의해 증착하는 방법이 유력하게 제안되고 있다. 저유전막은 무기계 저유전막과 유기계 저유전막으로 대별될 수 있다. 상기 무기계 저유전막은 내부에 Si/O 성분을 갖고 있으므로, 후속 공정인 세정 공정 등에서 습식 식각액으로 인하여 식각되는 문제가 있다. 이와 같이 원치 않는 식각이 이루어지면 후속 공정인 도전층 패드 형성 공정에서 인접한 패드 사이에 브리지(bridge)가 발생되어 소자의 안정성을 저하시킬 수 있다는 문제가 있다.Currently, a method of depositing a material having a low dielectric constant by spin coating has been strongly proposed as a method of filling a gap between high aspect ratio gate electrode patterns using a conventional CVD method. The low dielectric film may be roughly classified into an inorganic low dielectric film and an organic low dielectric film. Since the inorganic low dielectric film has a Si / O component therein, there is a problem that the inorganic low dielectric film is etched due to the wet etching solution in a subsequent cleaning process. As described above, when unwanted etching is performed, bridges may be formed between adjacent pads in a subsequent conductive layer pad forming process, thereby reducing the stability of the device.

본 발명이 이루고자 하는 기술적 과제는 유기계 저유전막을 층간 절연막으로 사용하여 보이드 없이 미세 패턴 사이의 좁은 갭를 갖는 반도체 소자의 층간 절연막을 형성하는 방법을 제공하는 것이다.An object of the present invention is to provide a method of forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns without voids by using an organic low dielectric film as an interlayer insulating film.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 반도체 기판 상에 형성된 미세 패턴들 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법으로서, (가) 상기 미세 패턴들이 완전히 덮히도록 유기계 저유전막을 상기 반도체 기판상에 형성하는 단계; (나) 상기 유기계 저유전막의 일부를 제거하여 상기 유기계 저유전막이 상기 미세 패턴들 사이의 갭 내에서 잔존되도록 하는 단계; 및 (다) 상기 미세 패턴들 및 상기 유기계 저유전막상에 화학적 기상 증착법에 의한 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the method of forming an interlayer insulating film of a semiconductor device according to the present invention is a method of forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns formed on a semiconductor substrate. Forming an organic low dielectric film on the semiconductor substrate such that the entirety is completely covered; (B) removing a portion of the organic low dielectric film so that the organic low dielectric film remains in the gap between the fine patterns; And (c) forming an oxide film by chemical vapor deposition on the fine patterns and the organic low dielectric film.

본 발명에 있어서, 상기 단계 (가)는 스핀 코팅법을 사용하여 수행하는 것이 바람직하며, 상기 유기계 저유전막은 HSQ 또는 MSQ를 사용하여 형성하는 것이 바람직하다.In the present invention, the step (a) is preferably carried out using a spin coating method, the organic low dielectric film is preferably formed using HSQ or MSQ.

이하 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명의 실시예는 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것으로서 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가지 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the invention may be modified in many different forms and should not be construed as limited to the embodiments set forth below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art.

도 1 내지 도 4는 본 발명에 따른 미세 패턴 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법을 설명하기 위해 나타내 보인 단면도들이다.1 to 4 are cross-sectional views illustrating a method of forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns according to the present invention.

먼저 도 1을 참조하면, 반도체 기판(100)에서 소자 분리 영역(미도시)에 의해 한정되는 액티브 영역의 안 및 위에는 인접하는 전계 효과 트랜지스터(Field Effect Transistor: FET)들이 형성된다. 상기 전계 효과 트랜지스터들은 각각 게이트 전극 더미(gate electrode stack)를 포함한다. 상기 게이트 전극 더미는, 게이트 절연막(111), 게이트 전극(112), 캡층(113) 및 스페이서(114)를 포함한다. 상기 게이트 절연막(111)은 실리콘 산화(SiO2)막을 사용하여 형성할 수 있다. 상기 게이트 전극(112)은 상기 게이트 절연막(111) 위에 형성한다. 상기 게이트 전극(112)은 도핑된 폴리실리콘막으로 이루어진 단일막이거나, 또는 도핑된 폴리실리콘막과 금속 실리사이드, 예컨대 텅스텐 실리사이드의 두 층으로 이루어진 이중막일 수도 있다. 상기 캡층(113)은 상기 게이트 전극(112) 위에 형성한다. 그리 고 상기 스페이서(114)는 게이트 절연막(111), 게이트 전극(112) 및 캡층(113)의 측면에 형성한다. 상기 캡층(113)과 스페이서(114)는 질화 실리콘(Si3N4)막을 사용하여 형성할 수 있다. 이와 같은 게이트 전극 더미들 사이의 간격은 대부분 좁은 간격으로 형성되지만, 경우에 따라서는 넓은 간격으로 형성될 수도 있다. 좁은 간격(g1)은 종횡비가 대략 3:1 이상이 되는 경우이다.First, referring to FIG. 1, adjacent field effect transistors (FETs) are formed in and on an active region defined by an isolation region (not shown) in the semiconductor substrate 100. The field effect transistors each include a gate electrode stack. The gate electrode dummy includes a gate insulating layer 111, a gate electrode 112, a cap layer 113, and a spacer 114. The gate insulating layer 111 may be formed using a silicon oxide (SiO 2 ) film. The gate electrode 112 is formed on the gate insulating layer 111. The gate electrode 112 may be a single layer made of a doped polysilicon layer or a double layer made of two layers of a doped polysilicon layer and a metal silicide such as tungsten silicide. The cap layer 113 is formed on the gate electrode 112. The spacer 114 is formed on side surfaces of the gate insulating layer 111, the gate electrode 112, and the cap layer 113. The cap layer 113 and the spacer 114 may be formed using a silicon nitride (Si 3 N 4 ) film. Such gaps between the gate electrode piles are mostly formed at narrow intervals, but may be formed at wide intervals in some cases. The narrow interval g1 is a case where the aspect ratio becomes approximately 3: 1 or more.

상기 게이트 전극 더미들을 형성시킨 후에는 유기계 저유전막(120)을 형성한다. 상기 유기계 저유전막(120)은 게이트 전극 더미들을 완전히 덮도록 반도체 기판(100) 상에 형성하는데, 스핀 코팅법을 사용하여 형성된 SOG(Silicate On Glass)계이다. 상기 유기계 저유전막(120)은 HSQ(Hydrogen-Silses-Quioxane)를 사용하여 형성하거나, 또는 HSQ에 CH3의 형태로 탄소가 포함된 MSQ(Methyl-Silses-Quioxane)를 사용하여 형성하지만, 이에 한정되지는 않는다. 상기 유기계 저유전막(120)은 무기계 저유전막과는 달리 탄소 성분을 가지고 있으므로 습식 식각 공정중의 습식 식각액에 대해서도 식각되지 않는다는 특성을 가지고 있다. 게이트 전극 더미들 사이의 갭에서의 상기 유기계 저유전막(120)의 두께는 상기 갭에 따라서 다르게 형성되도록 한다. 즉 게이트 전극 더미들 사이의 좁은 갭(g1)에서는 갭(g1)이 완전히 채워지도록 하고, 게이트 전극 더미들 사이의 넓은 갭(g2)에서는 게이트 전극 더미의 높이보다 더 낮게 형성한다.After forming the gate electrode dummy, the organic low dielectric layer 120 is formed. The organic low dielectric layer 120 is formed on the semiconductor substrate 100 to completely cover the gate electrode piles, and is an SOG (Silicate On Glass) system formed by using a spin coating method. The organic low dielectric layer 120 is formed using HSQ (Hydrogen-Silses-Quioxane), or is formed using MSQ (Methyl-Silses-Quioxane) containing carbon in the form of CH 3 in HSQ, but is not limited thereto. It doesn't work. Unlike the inorganic low dielectric layer 120, the organic low dielectric layer 120 has a carbon component, and thus the organic low dielectric layer 120 may not be etched with respect to the wet etchant during the wet etching process. The thickness of the organic low dielectric layer 120 in the gap between the gate electrode piles may be differently formed according to the gap. That is, the gap g1 is completely filled in the narrow gap g1 between the gate electrode piles, and lower than the height of the gate electrode pile in the wide gap g2 between the gate electrode piles.

상기 유기계 저유전막(120)을 형성한 후에는 열처리 공정을 수행하여 경화시키는 동시에 막내의 결함들을 제거한다. 상기 열처리 공정은 N2 분위기에서 수행한 다.After the organic low dielectric film 120 is formed, a heat treatment process is performed to remove defects in the film. The heat treatment process is carried out in an N 2 atmosphere.

다음에 도 2를 참조하면, 식각 마스크를 사용하지 않는 건식 식각을 사용한 에치 백(etch back) 공정을 수행하여 유기계 저유전막(120)의 일부를 제거한다. 이때 건식 식각 공정은 캡층(113) 및 스페이서(114)가 식각 저지막의 역할을 수행할 수 있도록 캡층(113) 및 스페이서(114)를 이루는 질화 실리콘막과 유기계 저유전막(120)과의 식각 선택비를 매우 높게 하는 공정 존건에 의해 수행되도록 한다. 에치 백 공정을 수행한 후에는, 도시된 바와 같이, 게이트 전극 더미들의 좁은 간격(g1) 내에서는 유기계 저유전막(120)이 잔존하여 반도체 기판(100)의 표면이 노출되지 않지만, 게이트 전극 더미들의 넓은 간격(g2) 내에서는 유기계 저유전막(120)이 스페이서(114)의 측벽에 일부 잔존하게 되고, 따라서 반도체 기판(100)의 표면이 노출된다.Next, referring to FIG. 2, a portion of the organic low dielectric layer 120 is removed by performing an etch back process using dry etching without using an etching mask. At this time, in the dry etching process, an etching selectivity ratio between the silicon nitride layer forming the cap layer 113 and the spacer 114 and the organic low dielectric layer 120 is formed so that the cap layer 113 and the spacer 114 serve as an etch stop layer. To be performed by a process preponderant that makes it very high. After performing the etch back process, as shown in the drawing, the organic low dielectric film 120 remains within the narrow gap g1 of the gate electrode piles, so that the surface of the semiconductor substrate 100 is not exposed. Within a wide interval g2, the organic low dielectric film 120 partially remains on the sidewall of the spacer 114, and thus the surface of the semiconductor substrate 100 is exposed.

다음에 도 3을 참조하면, 유기계 저유전막(120), 게이트 전극 더미들 및 반도체 기판(100)의 노출 표면이 완전히 덮히도록 전면에 산화막(130)을 형성한다. 형성 방법으로는 CVD법을 사용한다. 상기 산화막(130)은 AP-CVD법에 의해 증착된 O3-TEOS막, USG(Undoped Silicate Glass)막, PSG(Phosphorous Silicate Glass)막 또는 BPSG막이다. 상기 산화막(130)이 USG막 또는 PSG막인 경우에는 HDP-CVD법을 사용하여 상기 산화막(130)을 증착할 수도 있다. 또한 상기 산화막(130)은 PE-CVD(Plasma Enhanced-CVD)법에 의해 증착된 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막을 사용할 수 있다. 게이트 전극 더미들 사이의 좁은 갭(g1)에서도 이미 유기계 저유전막(120)이 채워져 있는 상태이므로 산화막(130)이 형성될 공간의 종횡비가 충분히 낮아진다. 따라서 통상의 CVD법을 사용하더라도 보이드 없이 게이트 전극 더미들 사이의 좁은 갭(g1)내에 산화막(130)을 채울 수 있다. 상기 산화막(130)의 두께는 게이트 전극 더미들 사이의 좁은 갭(g1)과 넓은 갭(g2)에서 모두 게이트 전극 더미들의 높이보다 충분히 높게 되도록 한다.Next, referring to FIG. 3, an oxide layer 130 is formed on the entire surface of the organic low dielectric layer 120, the gate electrode piles, and the exposed surface of the semiconductor substrate 100. As the formation method, the CVD method is used. The oxide film 130 is an O 3 -TEOS film, an Undoped Silicate Glass (USG) film, a Phosphorous Silicate Glass (PSG) film, or a BPSG film deposited by AP-CVD. When the oxide film 130 is a USG film or a PSG film, the oxide film 130 may be deposited by using the HDP-CVD method. In addition, the oxide film 130 may use a Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS) film deposited by Plasma Enhanced-CVD (PE-CVD). Since the organic low dielectric film 120 is already filled even in the narrow gap g1 between the gate electrode piles, the aspect ratio of the space where the oxide film 130 is to be formed is sufficiently low. Therefore, even if the conventional CVD method is used, the oxide film 130 can be filled in the narrow gap g1 between the gate electrode piles without voids. The thickness of the oxide layer 130 is sufficiently higher than the height of the gate electrode piles in both the narrow gap g1 and the wide gap g2 between the gate electrode piles.

다음에 도 4를 참조하면, 산화막(130)의 상부 표면을 평탄화시킨다. 산화막(130)의 두께를 게이트 전극 더미들의 높이보다 충분히 높게 되도록 하였으므로, 편탄화 공정을 수행한 이후에도, 도시된 바와 같이, 산화막(130)은 게이트 전극 더미들을 덮는다. 평탄화 방법으로는 화학적 기계적 평탄화(CMP: Chemical Mechanical Polishing) 방법을 사용한다. 그러면 높은 종횡비를 갖는 게이트 전극 더미들 사이의 갭 내에도 유기계 저유전막(120) 및 산화막(130)으로 완전히 채워지는 층간 절연막(140)을 형성할 수 있다.Referring next to FIG. 4, the upper surface of the oxide film 130 is planarized. Since the thickness of the oxide film 130 is set to be sufficiently higher than the height of the gate electrode piles, the oxide film 130 covers the gate electrode piles as shown, even after the carbonization process is performed. As a planarization method, a chemical mechanical polishing (CMP) method is used. Then, the interlayer insulating layer 140 may be formed to be completely filled with the organic low dielectric layer 120 and the oxide layer 130 even in the gap between the gate electrode piles having the high aspect ratio.

도 5 내지 도 7은 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 이용하여 자기 정렬된 컨택(self aligned contact) 패드를 형성하는 방법을 설명하기 위해 나타내 보인 단면도들이다.5 to 7 are cross-sectional views illustrating a method of forming a self aligned contact pad using the method of forming an interlayer insulating film of a semiconductor device according to the present invention.

먼저 도 5에 도시된 바와 같이, 유기계 저유전막(120)과 산화막(130)으로 이루어진 층간 절연막(140) 상에 포토레지스트막 패턴(150)을 형성한다. 이를 위하여 층간 절연막(140) 상에 포토레지스트막을 도포한다. 그리고 통상의 리소그라피 공정 및 현상 공정을 수행하여 개구부를 갖는 포토레지스트막 패턴(150)을 형성한다.First, as shown in FIG. 5, the photoresist film pattern 150 is formed on the interlayer insulating film 140 including the organic low dielectric film 120 and the oxide film 130. To this end, a photoresist film is coated on the interlayer insulating film 140. The photolithography pattern 150 having the opening is formed by performing a normal lithography process and a developing process.

다음에 도 6에 도시된 바와 같이, 상기 포토레지스트막 패턴(도 5의 150)을 식각 마스크로 층간 절연막(140)의 노출 부분을 제거한다. 그러면 반도체 기판(100)의 일정 영역, 예컨대 활성 영역이 노출된다. 상기 층간 절연막(140)을 제거하기 위한 식각 공정으로는 건식 식각 공정을 사용하며, 이때의 식각 조건은 질화 실리콘막으로 이루어진 캡층(113) 및 스페이서(114)에 대한 층간 절연막(140), 즉 산화막(130)과 유기계 저유전막(120)의 식각 선택비가 매우 높도록 설정한다. 그렇지 않으면, 캡층(113) 또는 스페이서(114)가 식각되는 문제가 발생될 수 있다. 그러면 게이트 전극 더미의 좁은 갭(g1)에는 제1 컨택 홀(160)이 형성되고, 게이트 전극 더미의 넓은 갭(g2)에는 제2 컨택 홀(170)이 형성된다. 건식 식각 공정이 완료되면, 전면에 NH3 플라즈마 처리를 하여 제1 컨택 홀(160) 또는 제2 컨택 홀(170)의 측면에 드러나는 유기계 저유전막 내의 탄소 성분이 후속 공정인 애싱 공정에서 제거되지 않도록 한다. 그리고 산소 애싱(O2 ashing) 공정을 수행하여 포토레지스트막 패턴(도 5의 150)을 제거한다. 다음에, 제1 컨택 홀(160) 및 제2 컨택 홀(170) 내에 각각 도전층이 채워지도록 도전층을 형성한다. 그리고 다시 CMP 방법을 사용한 평탄화 공정을 수행하여 게이트 전극 더미의 캡층(114) 표면이 노출되도록 하면, 도 7에 도시된 바와 같이, 각각 분리된 제1 컨택 패드(180) 및 제2 컨택 패드(190)가 각각 완성된다.Next, as shown in FIG. 6, the exposed portion of the interlayer insulating layer 140 is removed using the photoresist pattern (150 of FIG. 5) as an etching mask. Then, a predetermined region of the semiconductor substrate 100, for example, an active region, is exposed. A dry etching process may be used as an etching process for removing the interlayer insulating layer 140, and the etching condition may include an interlayer insulating layer 140, ie, an oxide layer, formed on the cap layer 113 and the spacer 114 made of silicon nitride. An etching selectivity of the 130 and the organic low dielectric layer 120 is set to be very high. Otherwise, a problem may occur that the cap layer 113 or the spacer 114 is etched. Then, the first contact hole 160 is formed in the narrow gap g1 of the gate electrode pile, and the second contact hole 170 is formed in the wide gap g2 of the gate electrode pile. When the dry etching process is completed, NH 3 plasma treatment may be performed on the entire surface to prevent the carbon component in the organic low-k dielectric layer exposed on the side of the first contact hole 160 or the second contact hole 170 from being removed in a subsequent ashing process. do. And by performing the ashing oxygen (O 2 ashing) process to remove the photoresist film pattern (150 in Fig. 5). Next, a conductive layer is formed to fill the first contact hole 160 and the second contact hole 170, respectively. When the surface of the cap layer 114 of the gate electrode pile is exposed by performing the planarization process using the CMP method again, as shown in FIG. 7, the first contact pad 180 and the second contact pad 190 are separated. Are completed respectively.

이상의 설명에서와 같이, 본 발명에 따른 미세 패턴들 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법에 의하면, 유기계 저유전막을 스핀 코팅 법에 의해 도포한 후에 산화막을 화학 기상 증착법에 의해 증착시켜서 유기계 저유전막 및 산화막으로 이루어진 층간 절연막을 형성시킴으로써 종횡비가 3:1 이상이 되는 좁은 갭내에도 층간 절연막을 완전히 채울 수 있다는 이점이 있다.As described above, according to the method for forming an interlayer insulating film of a semiconductor device having a narrow gap between fine patterns according to the present invention, after the organic low dielectric film is coated by spin coating, the oxide film is deposited by chemical vapor deposition. By forming an interlayer insulating film composed of an organic low dielectric film and an oxide film, there is an advantage that the interlayer insulating film can be completely filled even in a narrow gap having an aspect ratio of 3: 1 or more.

Claims (3)

반도체 기판 상에 형성된 미세 패턴들 사이의 좁은 갭을 갖는 반도체 소자의 층간 절연막 형성 방법에 있어서,In the method of forming an interlayer insulating film of a semiconductor device having a narrow gap between the fine patterns formed on the semiconductor substrate, (가) 상기 미세 패턴들이 완전히 덮히도록 유기계 저유전막을 상기 반도체 기판상에 형성하되, 상기 유기계 저유전막은 HSQ 또는 MSQ를 사용하여 형성하는 단계;(A) forming an organic low dielectric film on the semiconductor substrate so that the fine patterns are completely covered, wherein the organic low dielectric film is formed using HSQ or MSQ; (나) 상기 유기계 저유전막의 일부를 제거하여 상기 유기계 저유전막이 상기 미세 패턴들 사이의 갭 내에서 잔존되도록 하는 단계; 및(B) removing a portion of the organic low dielectric film so that the organic low dielectric film remains in the gap between the fine patterns; And (다) 상기 미세 패턴들 및 상기 유기계 저유전막상에 화학적 기상 증착법에 의한 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.(C) forming an oxide film by chemical vapor deposition on the fine patterns and the organic low dielectric film. 제1항에 있어서,The method of claim 1, 상기 단계 (가)는 스핀 코팅법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.Said step (a) is performed using a spin coating method. 삭제delete
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