KR100550992B1 - 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시장치 - Google Patents

Abstract

플라즈마 디스플레이 패널의 구동 방법에 있어서, 리셋 기간에 완만하게 상승하는 램프 전압을 인가한 후 하강 램프 전압의 최종 전압을 모든 방전 셀에서 방전을 개시할 수 있는 전압까지 내린다. 다음, 어드레스 기간에서 선택하고자 하는 방전 셀의 어드레스 전극과 주사 전극에 인가되는 전압의 차이를 최대 방전 개시 전압보다 크게 한다. 이와 같이 하면, 어드레스 방전에서 내부 벽 전압에 의한 영향이 없으므로 벽 전압 소멸에 의한 마진 악화를 방지할 수 있다.

벽 전하, 벽 전압, 리셋 기간, PDP, 방전 개시 전압

Description

플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시 장치{DRIVING METHOD OF PLASMA DISPLAY PANEL AND PLASMA DISPLAY DEVICE}

도 1은 일반적인 플라즈마 디스플레이 패널의 일부 사시도이다.

도 2는 일반적인 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.

도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.

도 5는 방전 셀에 하강 램프 전압이 인가되는 경우의 하강 램프 전압과 벽 전압 사이의 관계를 나타내는 도면이다.

도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.

도 7은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.

본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)의 구동 방 법에 관한 것이다.

플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 일반적인 플라즈마 디스플레이 패널의 구조에 대하여 설명한다.

도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.

도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스 전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.

그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m 의 매트릭스 구조를 가지고 있다. 열 방향으로는 어드레스 전극(A₁-A_m)이 배열되어 있고 행 방향으로는 n행의 주사 전극(Y₁-Y_n) 및 유지 전극(X₁-X_n )이 쌍으로 배열되어 있다.

종래의 플라즈마 디스플레이 패널을 구동하는 방법으로는 Kurata 등의 미국특허 6,294,875호에 기재된 방법이 있다. '875호의 구동 방법은 1 필드를 8개의 서브필드로 나눈 후, 제1 서브필드와 제2 내지 제8 서브필드의 리셋 기간에서 인가되는 파형을 달리하는 방법이다.

도 3에 나타낸 바와 같이, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다. 그리고 제1 서브필드의 리셋 기간에서는 먼저 주사 전극(Y₁-Y_n)에 방전 개시 전압보다 작은 V_p 전압에서 방전 개시 전압을 넘는 V_r 전압까지 완만하게 상승하는 램프 전압을 인가한다. 이 램프 전압이 상승하는 동안 주사 전극(Y₁-Y_n)으로부터 어드레스 전극(A₁-A_m) 및 유지 전극(X ₁-X_n)으로 각각 미약한 방전이 일어난다. 그리고 이 방전에 의해 주사 전극(Y₁-Y_n)에는 음의 벽 전하가 축적되고 어드레스 전극(A₁-A_m) 및 유지 전극(X₁-X_n)에는 양의 벽 전하가 축적된다. 도 1을 보면 벽 전하는 주사 전극(4)과 유지 전극(5)의 보호막(3) 표면에 형성되지만 아래에서는 설명의 편의상 주사 전극(4)과 유지 전극(5)에 형성되는 것으로 표현한다.

이어서 주사 전극(Y₁-Y_n)에 방전 개시 전압보다 낮은 V_q 전압에서 0V까지 완 만하게 하강하는 램프 전압을 인가한다. 그러면 이 램프 전압이 하강하는 동안 방전 셀에 형성되어 있는 벽 전압에 의해 유지 전극(X₁-X_n) 및 어드레스 전극(A ₁-A_m)에서 주사 전극(Y₁-Y_n)으로 미약한 방전이 일어난다. 그리고 이 방전에 의해 유지 전극(X₁-X_n), 주사 전극(Y₁-Y_n) 및 어드레스 전극(A₁ -A_m)에 형성되어 있는 벽 전하들이 일부 소거되어 어드레싱에 적절한 상태로 설정된다. 마찬가지로 도 1을 보면 벽 전하는 어드레스 전극(8)의 절연체층(7) 표면에 형성되지만 아래에서는 설명의 편의상 어드레스 전극(8)에 형성되는 것으로 표현한다.

다음, 어드레스 기간에서는 선택할 방전 셀의 어드레스 전극(A₁-A_m)에 양의 전압(V_w)이 인가되고 주사 전극(Y₁-Y_n)에 0V가 인가된다. 그러면 리셋 기간에서 형성된 벽 전하에 의한 벽 전압과 양의 전압(V_w)에 의해 어드레스 전극(A₁-A_m )과 주사 전극(Y₁-Y_n) 사이 및 유지 전극(X₁-X_n)과 주사 전극(Y ₁-Y_n) 사이에서 어드레스 방전이 일어난다. 이 방전에 의해 주사 전극(Y₁-Y_n)에 양의 벽 전하가 축적되고 유지 전극(X₁-X_n)과 어드레스 전극(A₁-A_m)에 음의 벽 전하가 축적된다. 그리고 어드레스 방전에 의해 벽 전하가 축적된 방전 셀에서는 유지 기간에서 인가되는 유지 펄스에 의해 유지 방전이 일어난다.

다음, 제1 서브필드의 유지 기간에서 주사 전극(Y₁-Y_n)에 인가되는 마지막 유지 펄스의 전압 레벨은 리셋 기간의 V_r 전압과 동일하고, 유지 전극(X₁-X_n )에는 V_r 전압과 유지 전압(V_s)의 차이에 해당되는 전압(V_r-V_s)이 인가된다. 그러면 어드레스 기간에서 선택된 방전 셀에서는 어드레스 방전에 의해 형성된 벽 전압에 의해 주사 전극(Y₁-Y_n)으로부터 어드레스 전극(A₁-A_m)으로 방전이 일어나고, 또한 주사 전극(Y₁-Y_n)으로부터 유지 전극(X₁-X_n)으로 유지 방전이 일어난다. 이 방전이 제1 서브필드의 리셋 기간에서 상승 램프 전압에 의해 발생한 방전에 해당한다. 그리고 선택되지 않은 방전 셀에서는 어드레스 방전이 없었으므로 방전이 일어나지 않는다.

이어지는 제2 서브필드의 리셋 기간에서는 유지 전극(X₁-X_n)에 V_h 전압이 인가되고 주사 전극(Y₁-Y_n)에 V_q 전압에서 0V까지 완만하게 하강하는 램프 전압이 인가된다. 즉, 제1 서브필드의 리셋 기간에서 인가된 하강 램프 전압과 동일한 전압이 주사 전극(Y₁-Y_n)에 인가된다. 그러면 제1 서브필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다.

그리고 이어지는 나머지 서브필드의 리셋 기간에서도 제2 서브필드의 리셋 기간과 동일한 파형이 인가된다. 한편, 제8 서브필드에서는 유지 기간 이후에 소거 기간이 형성된다. 소거 기간에서는 유지 전극(X₁-X_n)에 0V에서 V_e 전압까지 완만하게 상승하는 램프 전압이 인가된다. 이 램프 전압에 의해 방전 셀에 형성되어 있는 벽 전하들이 소거된다.

이러한 종래의 구동 파형에서, 내부 벽 전압을 이용하는 어드레스 기간에서 의 어드레싱은 모든 주사 전극에 대해서 순차적으로 이루어지므로, 뒤늦게 선택되는 주사 전극에서는 내부 벽 전압이 소실된다는 문제점이 있다. 이러한 벽 전압의 소실은 결국 마진을 악화시킨다.

본 발명이 이루고자 하는 기술적 과제는 내부 벽 전압 의존도를 줄이고 어드레싱 할 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다.

상기한 목적을 달성하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 제1 기판 위에 각각 나란히 형성되는 복수의 제1 전극 및 제2 전극, 그리고 상기 제1 및 제2 전극에 교차하며 제2 기판 위에 형성되는 복수의 어드레스 전극을 포함하며, 인접한 상기 제1 전극, 제2 전극 및 어드레스 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법으로서,

리셋 기간 동안, 상기 제1 전극의 전압에서 상기 어드레스 전극의 전압을 뺀 전압을 제1 전압에서 제2 전압까지 점진적으로 감소시키는 단계; 어드레스 기간 동안, 상기 방전 셀 중 선택하고자 하는 방전 셀을 방전시키는 단계; 및 유지 기간에서, 상기 어드레스 단계에서 선택된 방전 셀을 유지 방전시키는 단계를 포함하며,

상기 리셋 기간 중 적어도 일부 기간에서, 상기 제1 전극과 상기 제2 전극의 전위차를 상기 어드레스 전극과 상기 제1 전극의 전위차와 동일하게 한다.

이때, 상기 제2 전압은 실질적으로 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이의 절반에 해당하는 전 압의 음의 값 이하이거나,

상기 제2 전압은 실질적으로 상기 유지 기간에서 상기 유지방전을 위해 상기 제1 전극과 상기 제2 전극에 인가되는 전압의 차이에 해당하는 전압의 음의 값 이하인 것이 바람직하다.

또한, 상기 리셋 기간 동안,

상기 제1 전극과 상기 제2 전극의 전위차를 상기 어드레스 전극과 상기 제1 전극의 전위차와 동일하게 할 수 있다.

또한, 상기 제1 전압은 접지 전압인 것이 바람직하다.

또한, 상기 어드레스 기간 동안 상기 제2 전극의 전압을 상기 제1 전압으로 바이어스 시키거나

상기 어드레스 기간 동안 상기 제2 전극의 전압을 상기 제1 전압보다 높은 전압으로 바이어스 시키는 것이 바람직하다.

본 발명의 다른 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은,

리셋 기간 동안, 상기 제2 전극과 상기 어드레스 전극의 전압을 제1 전압으로 바이어스 시킨 상태에서 상기 제1 전극의 전압을 제2 전압에서 제3 전압까지 점진적으로 감소시키는 단계; 어드레스 기간 동안, 상기 방전 셀 중 선택하고자 하는 방전 셀을 방전시키는 단계; 및 유지 기간에서, 상기 어드레스 단계에서 선택된 방전 셀을 유지 방전시키는 단계를 포함한다.

상기 어드레스 기간 동안,

상기 제2 전극을 상기 제1 전압으로 바이어스 시키며, 상기 제1 전압은 접지 전압인 것이 바람직하다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

이제 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

먼저 도 4를 참조하여 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대하여 상세하게 설명한다. 그리고 아래 설명에서 어드레스 전극(A₁-A_m), 주사 전극(Y₁-Y_n) 및 유지 전극(X₁-X _n)으로 도면 부호를 표시하는 것은 모든 어드레스 전극, 주사 전극 및 유지 전극에 동일한 전압이 인가되는 것을 나타내며, 어드레스 전극(A_i) 및 주사 전극(Y_j)으로 표시하는 것은 어드레스 전극 및 주사 전극 중에서 일부에만 해당 전압이 인가되는 것을 나타낸다.

도 4는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.

도 4에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 구동 파형은 리셋 기간, 어드레스 기간 및 유지 기간을 포함한다. 그리고 플라즈마 디스플레이 패널 에는 각 기간에서 주사 전극(Y₁-Y_n) 및 유지 전극(X₁-X_n)에 구동 전압을 인가하는 주사/유지 구동 회로(도시하지 않음)와 어드레스 전극(A₁-A_m)에 구동 전압을 인가하는 어드레스 구동 회로(도시하지 않음)가 연결된다. 이러한 구동 회로와 플라즈마 디스플레이 패널이 연결되어 하나의 플라즈마 표시 장치를 이룬다.

리셋 기간은 유지 기간에 형성된 벽 전하를 제거하는 기간으로, 제1 서브필드의 리셋 기간에는 모든 방전셀에 벽전하를 쌓은 후 제거하는 메인 리셋 파형을 인가하고 제2 서브필드 이후의 서브필드의 리셋 기간에는 방전셀에 벽전하를 쌓는 과정 없이 벽 전하를 제거하여 이전 서브필드에서 방전이 일어난 방전셀의 벽전하만을 제거하는 보조 리셋 파형을 인가한다. 어드레스 기간은 방전 셀 중에서 표시하고자 하는 방전 셀을 선택하는 기간이며, 유지 기간은 어드레스 기간에서 선택된 방전 셀을 방전시키는 기간이다.

먼저, 제1 서브필드의 리셋 기간에서는 메인 리셋이 인가되는 구간으로 주사 전극(Y)에 Vs 전압에서 방전 개시 전압을 넘는 Vset 전압까지 점진적으로 상승하는 램프 전압을 인가한다. 이 램프 전압이 인가되는 동안에 주사 전극(Y)에서 어드레스 전극(A) 및 유지 전극(X)으로 각각 미약한 방전이 일어난다. 이러한 방전에 의해 주사 전극(Y)에 음(-)의 벽 전하가 축적되고 어드레스 전극(A) 및 유지 전극(X)에는 양(+)의 벽 전하가 축적된다.

다음으로, 주사 전극(Y)에 Vs 전압에서 Vnf 전압까지 점진적으로 하강하는 램프 전압이 인가된다. 이때 어드레스 전극(A)에는 기준 전압(도 4에서는 0V라 가 정함)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스 된다. 그리고 방전 셀에서 어드레스 전극과 주사 전극 사이의 방전 개시 전압을 Vfay 전압이라고 했을 때, 하강 램프 전압의 마지막 전압(Vnf)은 -Vfay에 해당하는 전압이다.

일반적으로 방전 셀에서 주사 전극과 어드레스 전극 사이 또는 주사 전극과 유지 전극 사이의 전압이 방전 개시 전압 이상이 되면 주사 전극과 어드레스 전극 사이 또는 주사 전극과 유지 전극 사이에서 방전이 일어난다. 특히, 본 발명의 제1 실시예에서와 같이 완만하게 하강하는 램프 전압이 인가되어 방전이 일어나는 경우에는 방전 셀 내부의 벽 전압도 하강 램프 전압과 같은 속도로 감소하게 된다. 이러한 원리에 대해서는 미국특허공보 제5,745,086호에 상세하게 기재되어 있으므로, 이에 대한 자세한 설명은 생략한다.

아래에서는 도 5를 참조하여 -V_fay 전압까지 하강하는 램프 전압이 인가되는 경우의 방전 특성에 대해서 설명한다.

도 5는 방전 셀에 하강 램프 전압이 인가되는 경우의 하강 램프 전압과 벽 전압 사이의 관계를 나타내는 도면이다. 도 5에서는 주사 전극과 어드레스 전극을 중심으로 설명하고, 하강 램프 전압이 인가되기 전에 주사 전극과 어드레스 전극에 각각 음의 전하와 양의 전하가 쌓여 있어서 일정량의 벽 전압(V₀)이 형성되어 있는 것으로 가정한다.

도 5에 나타낸 바와 같이, 주사 전극에 인가되는 전압이 완만하게 감소하는 중에 벽 전압(V_wall)과 주사 전극에 인가된 전압(V_y)의 차이가 방전 개시 전압(V _fay) 을 넘는 경우에는 방전이 일어난다. 그리고 앞에서 설명한 것처럼 방전이 일어나면 방전 셀 내부의 벽 전압(V_wall)은 하강 램프 전압(V_y)과 동일한 속도로 감소하게 된다. 이때, 하강 램프 전압(V_y)과 벽 전압(V_wall)의 차이는 방전 개시 전압(V _fay)을 유지하게 된다. 따라서 도 5에 나타낸 바와 같이, 주사 전극에 인가되는 전압(V_y)이 -V_fay 전압까지 감소하면 방전 셀 내부에서 어드레스 전극과 주사 전극 사이의 벽 전압(V_wall)은 0V가 된다.

그런데, 방전 셀마다 특성에 따라 방전 개시 전압에 차이가 있으므로 본 발명의 제1 실시예에서는 주사 전극에 인가되는 전압(V_y)이 모든 방전 셀에서 어드레스 전극(A₁-A_m)으로부터 주사 전극(Y₁-Y_n)으로 방전이 일어날 수 있을 정도의 크기로 할 수 있다. 이때, 모든 방전 셀은 플라즈마 디스플레이 패널에서 화면을 표시할 때 영향을 줄 수 있는 영역(유효 표시 영역)에 있는 방전 셀을 포함한다.

즉, 수학식 1에 나타낸 것처럼 어드레스 전극(A₁-A_m)에 인가되는 전압(0V)과 주사 전극(Y₁-Y_n)에 인가되는 전압(V_nf)의 차이(V_A-Y,reset )가 방전 셀 중에서 방전 개시 전압(V_fay)이 가장 높은 것의 방전 개시 전압(V_f,MAX, 이하 '최대 방전 개시 전압'이라 함)보다 크게 한다. 이때, V_nf 전압의 크기(|V_nf|)가 최대 방전 개시 전압(V_f,MAX)보다 너무 크면 음의 벽 전압이 형성되므로, V_nf 전압의 크기(|V _nf|)는 최 대 방전 개시 전압(V_f,MAX)과 동일한 것이 바람직하다.

이와 같이, 주사 전극(Y₁-Y_n)에 Vnf 전압까지 하강하는 램프 전압이 인가되면, 모든 방전 셀에서 벽 전압이 제거된다. 그리고 Vnf 전압의 크기(|Vnf|)를 최대 방전 개시 전압(V_f,MAX)으로 하면, 방전 개시 전압(V_f)이 최대 방전 개시 전압(V_f,MAX)보다 작은 방전 셀에서는 반대로 음의 벽 전압이 생성될 수 있다. 즉, 어드레스 전극(A₁-A_m)에 음의 벽 전하가 형성되고 주사 전극(Y₁-Y _n)에 음의 벽 전하가 형성될 수 있다. 이때, 생성된 벽 전압은 어드레스 기간에서 방전 셀 간의 불균일을 해소할 수 있는 전압이 된다.

이어서, 어드레스 기간에서는 먼저 주사 전극(Y₁-Y_n)과 유지 전극(X₁-X _n)을 각각 기준 전압(0V) 및 V_e 전압으로 유지한 다음 표시하고자 하는 방전 셀을 선택하기 위해 주사 전극(Y₁-Y_n)과 어드레스 전극(A₁-A_m)에 전압을 인가한다. 즉, 먼저 첫 번째 행의 주사 전극(Y₁)에 음의 전압인 VscL 전압을 인가하는 동시에 첫 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(A_i)에 양의 전압인 VscH 전압을 인가한다. 도 4에서는 VscL 전압을 리셋 기간에서의 Vnf 전압과 동일한 레벨로 하였다.

그러면 수학식 2에 나타낸 것처럼 어드레스 기간에서 선택된 방전 셀에서의 어드레스 전극(A_i)과 주사 전극(Y₁)의 전압의 차이(V_A-Y,address)가 항상 최대 방전 개시 전압(V_f,_MAX)보다 커지게 된다.

따라서, VscH 전압이 인가된 어드레스 전극(A_i)과 VscL 전압이 인가된 주사 전극(Y₁)에 의해 형성되는 방전 셀에서는 어드레스 전극(A_i)과 주사 전극(Y₁ ) 사이 및 유지 전극(X₁)과 주사 전극(Y₁) 사이에서 어드레스 방전이 일어난다. 그 결과 주사 전극(Y₁)에는 양의 벽 전하가 형성되고 유지 전극(X₁)에는 음의 벽 전하가 형성된다. 또한 어드레스 전극(A_i)에도 음의 벽 전하가 형성된다.

다음, 두 번째 행의 주사 전극(Y₂)에 VscL 전압을 인가하면서 두 번째 행 중 표시하고자 하는 방전 셀에 위치하는 어드레스 전극(A_i)에 VscH 전압을 인가한다. 그러면 앞에서 설명한 것처럼 VscH 전압이 인가된 어드레스 전극(A_i)과 VscL 전압이 인가된 주사 전극(Y₂)에 의해 형성되는 방전 셀에서 어드레스 방전이 일어나서 방전 셀에 벽 전하가 형성된다. 마찬가지로 나머지 행의 주사 전극(Y₃-Y_n)에 대해서는 순차적으로 VscL 전압을 인가하면서 표시하고자 하는 방전 셀에 위치하는 어드레스 전극에 VscH 전압을 인가하여, 벽 전하를 형성한다.

유지 기간에서는 먼저 주사 전극(Y₁-Y_n)에 V_s 전압을 인가하면서 유지 전극(X₁-X_n)에 기준 전압(0V)을 인가한다. 그러면 어드레스 기간에서 선택된 방전 셀에서는, 주사 전극(Y_j)과 유지 전극(X_j) 사이의 전압이 V_s 전압에 어드레스 기간에서 형성된 주사 전극(Y_j)의 양의 벽 전하와 유지 전극(X_j)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(V_fxy)을 넘게 된다. 따라서 주사 전극(Y_j)과 유지 전극(X_j) 사이에서 유지 방전이 일어난다. 그리고 이 유지 방전이 일어난 방전 셀의 주사 전극(Y_j)과 유지 전극(X_j)에는 각각 음의 벽 전하와 양의 벽 전하가 형성된다.

다음, 주사 전극(Y₁-Y_n)에 0V가 인가되고 유지 전극(X₁-X_n)에 V_s 전압이 인가된다. 앞에서 유지 방전이 일어난 방전 셀에서는, 유지 전극(X_j)과 주사 전극(Y_j) 사이의 전압이 V_s 전압에 앞의 유지 방전에서 형성된 유지 전극(X_j)의 양의 벽 전하와 주사 전극(Y_j)의 음의 벽 전하에 의한 벽 전압이 더해진 것으로 되므로 주사 전극과 유지 전극 사이의 방전 개시 전압(V_fxy)을 넘게 된다. 따라서 주사 전극(Y_j)과 유지 전극(X_j) 사이에서 유지 방전이 일어나고, 유지 방전이 일어난 방전 셀의 주사 전극(Y_j)과 유지 전극(X_j)에는 각각 양의 벽 전하와 음의 벽 전하가 형성된다.

이후, 동일한 방법으로 V_s 전압과 0V가 주사 전극(Y₁-Y_n)과 유지 전극(X ₁-X_n)에 교대로 인가되어 유지 방전이 계속 행해진다. 그리고 마지막 유지 방전은 주사 전극(Y₁-Y_n)에 V_s 전압이 인가되고 유지 전극(X₁-X_n )에 0V가 인가된 상태에서 일어난다. 마지막 유지 방전 이후에는 앞에서 설명한 리셋 기간부터 시작하는 서브필드가 이어진다.

다음으로, 제2 서브필드의 리셋 기간에서는 보조 리셋이 인가되는 구간으로 제1 서브필드의 유지 기간에서 인가된 마지막 유지 펄스 이후에 주사 전극(Y)에 Vs 전압에서 Vnf 전압까지 완만하게 하강하는 램프 전압이 인가된다. 이때 제1 서브필드의 리셋 기간에서와 같이 어드레스 전극(A)에는 기준 전압(0V)이 인가되고, 유지 전극(X)은 Ve 전압으로 바이어스된다. 즉, 제 1 서브필드의 리셋 기간에서 인가된 하강 램프 전압과 동일한 전압이 주사 전극(Y)에 인가된다. 그러면, 제1 서브필드에서 선택된 방전 셀에서는 미약한 방전이 일어나고 선택되지 않은 방전 셀에서는 방전이 일어나지 않는다. 이때, 제1 서브필드의 리셋 기간에서와 같이 제2 서브필드의 리셋 기간에서는 주사 전극(Y)과 어드레스 전극(A)사이에 존재하던 벽 전하가 완전히 소거된다. 다시 말하면, 제1 서브필드에서 선택된 셀에 대해서만 제2 서브필드의 리셋 기간에 의해 약한 방전이 발생하여 주사 전극과 어드레스 전극 사이에 존재하던 벽전하가 완전히 소거된다.

제2 서브필드의 어드레스 기간과 유지 기간에 인가되는 파형은 제1 서브필드와 동일하므로 이하에서는 설명을 생략한다. 여기서, 제3 서브필드 내지 제8 서브 필드는 제2 서브필드와 동일한 파형이 인가될 수 있을 뿐만 아니라 제3 서브필드 내지 제8 서브필드 중 임의의 서브필드에서 제1 서브필드와 같은 파형이 인가될 수 있다.

이와 같이 본 발명의 제1 실시예에 의하면, 어드레스 기간에서 표시하고자 하는 방전 셀의 어드레스 전극과 주사 전극의 전압 차이를 최대 방전 개시 전압보다 크게 함으로써, 리셋 기간에서 벽 전하가 형성되지 않아도 어드레스 방전이 일어난다. 따라서 어드레스 방전이 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진 악화의 문제점이 없어진다.

그리고 본 발명의 제1 실시예에서는 VscL 전압을 Vnf 전압과 동일하게 함으로써, VscL 전압과 Vnf 전압을 동일한 전원에서 공급할 수 있으므로 주사 전극을 구동하기 위한 회로가 간단해진다.

이상, 본 발명의 제1 실시예에서는 기준 전압을 0V로 가정하여 설명하였지만, 이와는 달리 기준 전압을 다른 전압으로 할 수도 있다. 그리고 Va 전압과 VscL 전압의 차이가 최대 방전 개시 전압보다 크게 할 수 있다면 VscL 전압을 Vnf 전압과 다르게 할 수도 있다.

다음, 본 발명의 제1 실시예에서 설명한 어드레스 전극과 주사 전극 사이의 방전 개시 전압(V_fay), 유지 전극과 주사 전극 사이의 방전 개시 전압(V_fxy) 및 V _s 전압 사이의 관계에 대해서 설명한다.

플라즈마 디스플레이 패널에 방전은 양이온이 음극에 충돌될 때 방출되는 2 차 전자의 양에 의해 결정되며, 이를 γ 프로세스라 한다. 따라서 2차 전자 방출 계수(γ)가 낮은 물질로 덮여 있는 전극이 음극으로 작용하는 경우보다 2차 전자 방출 계수(γ)가 낮은 물질로 덮여 있는 전극이 음극으로 작용하는 경우의 방전 개시 전압이 더 낮다. 그런데, 3전극 플라즈마 디스플레이 패널에서, 배면 기판에 형성되는 어드레스 전극은 색상 표현을 위해 형광체로 덮여 있고, 전면 기판에 형성되는 주사 전극과 유지 전극은 MgO 성분의 보호막으로 덮여 있다. 여기서 MgO 보호막은 2차 전자 방출 계수가 높은 반면 형광체층은 2차 전자 방출 계수가 낮다. 그리고 주사 전극과 유지 전극은 대칭으로 형성되어 있는 반면, 어드레스 전극과 주사 전극은 비대칭으로 형성되어 있으므로, 어드레스 전극과 주사 전극 사이의 방전 개시 전압은 어드레스 전극이 양극으로 작용하는 경우와 음극으로 작용하는 경우에 달라질 수 있다.

즉, 형광체로 덮여 있는 어드레스 전극이 양극으로 작용하고 유전체층으로 덮여 있는 주사 전극이 음극으로 작용하는 경우의 방전 개시 전압(V_fay)이 어드레스 전극이 음극으로 작용하고 주사 전극이 양극으로 작용하는 경우의 방전 개시 전압(V_fya)보다 낮다. 그리고 통상적으로 어드레스 전극이 양극일 때의 방전 개시 전압(V_fay), 어드레스 전극이 음극일 때의 방전 개시 전압(V_fya) 및 주사 전극과 유지 전극 사이의 방전 개시 전압(V_fxy) 사이에는 수학식 3의 관계가 성립한다. 물론 이러한 관계는 방전 셀의 상태에 따라서 달라질 수도 있다.

리셋 기간 및 어드레스 기간에서는 주사 전극이 음극으로 작용하므로, 어드레스 전극과 주사 전극 사이의 방전 개시 전압(V_fay)은 수학식 3의 관계로부터 수학식 4의 관계가 성립한다. 그리고 어드레스 기간에서 어드레스가 안된 방전 셀에서는 유지 방전이 일어나지 않아야 하므로, V_s 전압도 수학식 5와 같이 주사 전극과 유지 전극 사이의 방전 개시 전압(V_fxy)보다 낮은 전압이다.

그리고 본 발명의 제1 실시예에서는 리셋 기간에서 어드레스 전극과 주사 전극 사이의 벽 전압을 0V에 가깝도록 하였으므로, 어드레스 기간에서 어드레스가 안된 방전 셀에서는 유지 기간에서 주사 전극과 어드레스 전극 사이 및 유지 전극과 어드레스 전극 사이에서도 연속적으로 방전이 일어나지 않아야 한다. 바꾸어 말하면, 연속적으로 방전이 일어나는 경우는 주사 전극에 V_s 전압이 인가되어 주사 전극과 어드레스 전극 사이에서 방전이 일어나고, 이 방전에 의해 어드레스 전극에 양의 벽 전하가 형성된 경우에 유지 전극에 V_s 전압이 인가될 때도 유지 전극과 어드 레스 전극 사이에서 방전이 일어나는 경우이다. 그런데, 유지 전극과 주사 전극은 대칭 전극이므로 유지 전극과 어드레스 전극 사이의 방전개시전압은 V_fay 전압과 동일하고, 주사 전극과 어드레스 전극의 방전에 의해 유지 전극에 양의 벽 전하가 쌓이는 경우에 유지 전극과 어드레스 전극에 형성되는 벽 전압은 V_fay 전압을 넘을 수 없다. 따라서 주사 전극과 어드레스 전극 사이의 방전에 의해 유지 전극에 양의 벽 전하가 형성된 후 유지 전극에 V_s 전압이 인가될 때 방전이 일어나지 않기 위해서는 수학식 6의 관계, 즉 V_fay 전압이 V_s/2 전압보다 클 필요가 있다.

수학식 4 내지 6의 관계를 종합하여 보면, V_fay 전압은 V_s/2보다 높은 전압으로 설정할 필요가 있고, 또한 V_fay 전압과 V_s 전압 모두 V_fxy 전압보다 일정 전압 이상 낮아야 하므로 V_fay 전압은 V_s 전압 근방에서 결정될 수 있다. 즉, 수학식 7과 같은 관계가 성립한다. 실험으로 측정하였을 때 ΔV는 0에서 30V 사이의 전압을 가진다.

도 4에서는 리셋 기간 및 어드레스 기간에서 유지 전극(X₁-X_n)에 인가되는 V _e 전압을 양의 전압으로 표현하였다. 어드레스 기간에서 주사 전극(Y_j)과 어드레스 전극(A_i) 사이의 방전에 의해 주사 전극(Y_j)과 유지 전극(X_j) 사이에서 방전이 일어날 수 있다면 V_e 전압은 다른 전압일 수도 있다. 예를 들어 V_e 전압은 0V 또는 음의 전압일 수도 있다.

이상, 본 발명의 제1 실시예에서는 리셋 기간에서 어드레스 전극에 인가되는 전압을 0V로 하여 설명하였지만, 어드레스 전극과 주사 전극 사이의 벽 전압은 어드레스 전극과 주사 전극에 인가되는 전압의 차에 의해 결정이 되므로 어드레스 전극과 주사 전극에 인가되는 전압의 차가 본 발명의 실시예와 동일한 관계를 만족한다면 어드레스 전극과 주사 전극에 인가되는 전압을 다르게 설정할 수 있다.

그리고 본 발명의 제1 실시예에서는 리셋 기간에서 램프 형태의 전압이 주사 전극에 인가되는 것으로 하여 설명하였지만, 램프 형태 이외에 약방전을 일으키면서 벽 전하를 제어할 수 있는 다른 형태의 전압을 주사 전극에 인가할 수도 있다. 이러한 형태의 전압은 시간 변화에 따라 점진적으로 전압 레벨이 변화하는 전압이다.

이와 같이 본 발명에 의하면, 어드레스 방전이 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진 악화의 문제점이 없어진다. 그리고 발광하지 않는 방전 셀에서 리셋 기간에서의 방전의 양이 줄어들므로 명암비가 좋아진다.

한편, 본 발명의 제1 실시예에 따른 구동 파형에 의하면, 하강 리셋 기간에 어드레스 전극은 0V로 바이어스 시키는 반면에 유지 전극은 0V보다 높은 Ve 전압으로 바이어스 시킨다. 따라서 하강 리셋 기간에 유지 전극과 주사 전극간의 방전이 어드레스 전극과 주사 전극간의 방전보다 먼저 일어나기 때문에 유지 전극과 주사 전극의 벽전하가 주도적으로 제어된다. 그런데, 이후의 어드레스 기간에서 방전셀이 어드레싱 되기 위해서는 유지 전극과 주사 전극간의 방전보다 어드레스 전극과 주사 전극간의 방전이 주도적으로 일어나야 한다.

그러므로 본 발명의 제2 실시예에서는 하강 리셋 기간에 유지 전극과 주사 전극간 방전보다 어드레스 전극과 주사 전극간의 방전이 먼저 일어나도록 한다.

도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형을 나타낸 것이다.

도 6에 도시한 바와 같이, 본 발명의 제2 실시예에 따르면 하강 리셋 기간 및 어드레스 기간에 유지 전극을 0V로 바이어스 시킨다. 또한, 하강 리셋 기간에 유지 전극의 바이어스 전압을 낮추었으므로 리셋 최종 전압인 -Vnf 전압도 이에 대응되도록 낮춘다.

그러면 하강 리셋 기간에 주사 전극에 점진적으로 하강하는 램프 파형이 인가될 때 어드레스 전극과 주사 전극간의 전압차와 유지 전극과 주사 전극간의 전압차가 동일하게 하강한다. 그런데, 어드레스 전극과 주사 전극간의 방전 개시전압(Vfay)이 유지 전극과 주사 전극간의 방전 개시전압(Vfxy)보다 낮기 때문에, 하강 리셋 기간에서 유지 전극과 주사 전극간의 방전보다 어드레스 전극과 주사 전극간의 방전이 먼저 일어나기 시작하며, 따라서 리셋 기간에 어드레스 전극과 주사 전극간의 전하량이 주도적으로 제어된다.

이런 상태에서 어드레스 기간에 어드레스 전극에 어드레스 전압(Va)이 인가되고 주사 전극에 주사 펄스(VscL)이 인가되면 어드레스 전극과 주사 전극간의 어드레스 방전이 효과적으로 일어난다. 또한, 어드레스 기간에도 유지 전극은 계속 0V로 바이어드 되기 때문에 하강 리셋 기간과 동일하게 유지 전극과 주사 전극간의 방전보다 어드레스 전극과 주사 전극간의 방전이 먼저 일어나게 된다.

유지 기간에서의 구동 파형은 본 발명의 제2 실시예와 동일하므로 중복되는 부분의 설명은 생략한다.

또한, 본 발명의 제2 실시예에서는 하강 리셋 기간 전체에서 유지 전극을 0V로 바이어스 시켰지만, 하강 리셋 기간 중 어드레스 전극과 주사 전극간의 방전이 일어날 때까지만 유지 전극을 0V로 바이어스 시키고 이후에는 다시 Ve 전압으로 바이어스 시키더라도 동일한 효과를 얻을 수 있다. 그러나 이 경우에 Ve 전압을 공급하기 위한 별도의 전원이 필요하며, 도 6에 도시한 바와 같이 전 구간에 걸쳐서 유지 전극을 0V로 바이어스 시키면 Ve 전압을 공급하기 위한 추가 전원을 사용하지 않아도 되므로 제작 비용을 절감할 수 있다.

한편, 본 발명의 제3 실시예로서 도 7에 도시한 바와 같이 하강 리셋 기간에는 본 발명의 제2 실시예와 동일하게 유지 전극을 0V로 바이어스 시키고 Vnf 전압을 낮추며 어드레스 기간에는 본 발명의 제1 실시예와 같이 Ve 전압으로 바이어스 시킬 수 있다.

이와 같이 하면, 어드레스 기간에 유지 전극을 0V 바이어스 시키는 것보다 유지 전극의 전압이 높아지기 때문에 본 발명의 제2 실시예에 따른 구동파형에 비해 어드레스 기간에서 유지 전극에 (-) 전하가 더 많이 쌓이게 된다. 따라서, 유지 기간에서 유지방전이 더욱 잘 일어난다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

이상에서 살펴본 바와 같이, 본 발명에 따르면 리셋 기간에서 형성된 벽 전하의 영향을 받지 않으므로 벽 전하 소실로 인한 마진의 악화의 문제점이 없어진다.

또한, 하강 리셋 기간에 어드레스 전극과 주사 전극간 전위차를 유지 전극과 주사 전극간의 전위차와 같게 설정하여 어드레스 전극과 주사 전극간의 방전이 먼저 일어나도록 함으로써 어드레스 기간에 어드레스 방전이 더욱 잘 일어나도록 할 수 있다.

Claims (12)

1. 복수의 제1 전극 및 복수의 제2 전극, 그리고 상기 복수의 제1 및 제2 전극에 교차하는 방향으로 형성되어 있는 복수의 어드레스 전극을 포함하며, 인접한 상기 제1 전극, 제2 전극 및 어드레스 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,

   리셋 기간 동안, 상기 제1 전극의 전압에서 상기 어드레스 전극의 전압을 뺀 전압을 제1 전압에서 제2 전압까지 점진적으로 감소시키는 단계;

   어드레스 기간 동안, 상기 방전 셀 중 선택하고자 하는 방전 셀을 방전시키는 단계; 및

   유지 기간에서, 상기 제1 전극에 제1 하이 레벨 전압과 제1 로우 레벨 전압을 교대로 가지는 제1 유지 펄스를 인가하면서 상기 제2 전극에 제2 로우 레벨 전압과 제2 하이 레벨 전압을 교대로 가지는 제2 유지 펄스를 인가하는 단계를 포함하며,

   상기 리셋 기간 중 적어도 일부 기간에서, 상기 제1 전극과 상기 제2 전극의 전위차를 상기 어드레스 전극과 상기 제1 전극의 전위차와 동일하게 하며,

   상기 제2 전압은 상기 제1 로우 레벨 전압에서 상기 제1 하이 레벨 전압을 뺀 전압인 제3 전압의 절반에 해당하는 전압보다 같거나 낮은 플라즈마 디스플레이 패널의 구동 방법.
2. 삭제
3. 제1항에 있어서,

   상기 제2 전압은 상기 제3 전압보다 같거나 낮은 플라즈마 디스플레이 패널의 구동 방법.
4. 제1항 또는 제3항에 있어서,

   상기 리셋 기간 동안,

   상기 제1 전극과 상기 제2 전극의 전위차를 상기 어드레스 전극과 상기 제1 전극의 전위차와 동일하게 하는

   플라즈마 디스플레이 패널의 구동 방법.
5. 제4항에 있어서,

   상기 제1 전압, 상기 제1 로우 레벨 전압 및 상기 제2 로우 레벨 전압은 접지 전압인 플라즈마 디스플레이 패널의 구동 방법.
6. 제4항에 있어서,

   상기 어드레스 기간 동안 상기 제2 전극의 전압을 상기 제1 전압으로 바이어스 시키는 플라즈마 디스플레이 패널의 구동 방법.
7. 제4항에 있어서,

   상기 어드레스 기간 동안 상기 제2 전극의 전압을 상기 제1 전압보다 높은 전압으로 바이어스 시키는 플라즈마 디스플레이 패널의 구동 방법.
8. 복수의 제1 전극 및 복수의 제2 전극, 그리고 상기 복수의 제1 및 제2 전극에 교차하는 방향으로 형성되어 있는 복수의 어드레스 전극을 포함하며, 인접한 상기 제1 전극, 제2 전극 및 어드레스 전극에 의해 방전 셀이 형성되는 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,

   리셋 기간 동안, 상기 제2 전극과 상기 어드레스 전극의 전압을 제1 전압으로 바이어스 시킨 상태에서 상기 제1 전극의 전압을 제2 전압에서 제3 전압까지 점진적으로 감소시키는 단계;

   어드레스 기간 동안, 상기 방전 셀 중 선택하고자 하는 방전 셀을 방전시키는 단계; 및

   유지 기간에서, 상기 제1 전극에 제1 하이 레벨 전압과 상기 제1 전압을 교대로 가지는 제1 유지 펄스를 인가하면서 상기 제2 전극에 상기 제1 전압과 제2 하이 레벨 전압을 교대로 가지는 제2 유지 펄스를 인가하는 단계를 포함하며,

   상기 제3 전압은 상기 제1 전압에서 상기 제1 하이 레벨 전압을 뺀 전압인 제4 전압의 절반에 해당하는 전압보다 같거나 낮은 플라즈마 디스플레이 패널의 구동 방법.
9. 삭제
10. 제8항에 있어서,

    상기 제3 전압은 상기 제4 전압보다 같거나 낮은 플라즈마 디스플레이 패널의 구동 방법.
11. 제8항에 있어서,

    상기 어드레스 기간 동안,

    상기 제2 전극을 상기 제1 전압으로 바이어스 시키는 플라즈마 디스플레이 패널의 구동 방법.
12. 제8항, 제10항 또는 제11항 중 어느 한 항에 있어서,

    상기 제1 전압은 접지 전압인 플라즈마 디스플레이 패널의 구동 방법.

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