KR100549258B1 - Method for manufacturing silicon on insulator wafer - Google Patents

Method for manufacturing silicon on insulator wafer Download PDF

Info

Publication number
KR100549258B1
KR100549258B1 KR1020000030425A KR20000030425A KR100549258B1 KR 100549258 B1 KR100549258 B1 KR 100549258B1 KR 1020000030425 A KR1020000030425 A KR 1020000030425A KR 20000030425 A KR20000030425 A KR 20000030425A KR 100549258 B1 KR100549258 B1 KR 100549258B1
Authority
KR
South Korea
Prior art keywords
wafer
soi wafer
chemical mechanical
mechanical polishing
soi
Prior art date
Application number
KR1020000030425A
Other languages
Korean (ko)
Other versions
KR20010109790A (en
Inventor
이재춘
홍진균
Original Assignee
주식회사 실트론
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실트론 filed Critical 주식회사 실트론
Priority to KR1020000030425A priority Critical patent/KR100549258B1/en
Publication of KR20010109790A publication Critical patent/KR20010109790A/en
Application granted granted Critical
Publication of KR100549258B1 publication Critical patent/KR100549258B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625With simultaneous mechanical treatment, e.g. mechanico-chemical polishing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

도너 웨이퍼로의 수소 이온 주입 조건을 변경하지 않고도 다양한 두께의 SOI 웨이퍼를 제조할 수 있도록 하기 위하여, 일정 두께의 SOI 웨이퍼를 형성한 이후 화학 기계적 연마 공정에 의해 SOI 웨이퍼의 상부 도너 웨이퍼를 원하는 적정 두께로 제거하는 것으로, 수소 이온 주입 공정에서의 공정 마진을 크게 할 수 있을 뿐만 아니라 형성하고자 하는 두께에 따라 매번 수소 이온 주입 조건을 조정할 필요가 없어 공정이 편리하며 공정 시간을 단축할 수 있고, 그에 따라 SOI 웨이퍼 제조 공정의 생산성을 향상시킬 수 있다.In order to be able to manufacture SOI wafers of various thicknesses without changing the conditions of hydrogen ion implantation into the donor wafer, after forming a certain thickness of SOI wafer, a chemical mechanical polishing process is used to prepare the upper donor wafer of the SOI wafer to a desired thickness. By removing the process, the process margin in the hydrogen ion implantation process can be increased and the process is convenient and the process time can be shortened because there is no need to adjust the hydrogen ion implantation conditions every time according to the thickness to be formed. The productivity of the SOI wafer fabrication process can be improved.

SOI 웨이퍼, 화학 기계적 연마, 수소 이온 주입SOI wafers, chemical mechanical polishing, hydrogen ion implantation

Description

에스오아이 웨이퍼 제조 방법{METHOD FOR MANUFACTURING SILICON ON INSULATOR WAFER}SOH wafer manufacturing method {METHOD FOR MANUFACTURING SILICON ON INSULATOR WAFER}

도 1a 내지 도 1e는 에스오아이 웨이퍼를 제조하는 일반적인 방법을 개략적으로 도시한 공정도이고,1A-1E are process diagrams schematically illustrating a general method of manufacturing SOH wafers;

도 2는 일반적인 화학 기계적 연마 장치를 개략적으로 도시한 것이다.2 schematically illustrates a general chemical mechanical polishing apparatus.

본 발명은 에스오아이(silicon on insulator, 이하 SOI라 함) 웨이퍼 제조 방법에 관한 것으로, 더욱 상세하게는 다양한 두께의 경면 SOI 웨이퍼를 제작하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a silicon on insulator (hereinafter referred to as SOI) wafer, and more particularly, to a method of manufacturing a mirror SOI wafer of various thicknesses.

SOI 웨이퍼는 반도체 기판 위에 절연 역할을 하는 실리콘 산화막을 형성하고, 그 위에 실제 사용되는 반도체 기판, 예를 들어 단결정 실리콘층을 형성하고, 단결정 실리콘층의 상부에 반도체 소자를 제조하는 것으로, 반도체 소자의 소자 분리 기술이 용이하고, 소자의 전기적 특성이 우수하여 널리 연구되고 있다.The SOI wafer forms a silicon oxide film that functions as an insulating layer on the semiconductor substrate, forms a semiconductor substrate, for example, a single crystal silicon layer, which is actually used thereon, and manufactures a semiconductor device on top of the single crystal silicon layer. Device separation technology is easy, and excellent electrical characteristics of the device has been widely studied.

일반적으로 벌크(bulk) 모스 전계효과 트랜지스터(metal oxide semiconductor field effect transistor, 이하 MOSFET라 함)는 게이트, 소스, 드레 인, 반도체 기판의 4-터미널(terminal) 구조인데 비하여, SOI 구조의 MOSFET는 반도체 기판에 대한 콘택 및 관련 배선에 대한 연결이 필요 없기 때문에 게이트, 소스, 드레인의 3-터미널 구조를 가지므로 반도체 칩의 크기를 소형화할 수 있다.In general, a bulk MOS metal field semiconductor transistor (hereinafter referred to as a MOSFET) is a four-terminal structure of a gate, a source, a drain, and a semiconductor substrate, whereas an SOI structure is a semiconductor. Since there is no need to connect the contacts to the substrate and the related wiring, the three-terminal structure of the gate, the source, and the drain can be used, thereby miniaturizing the size of the semiconductor chip.

또한, SOI 웨이퍼에서는 CMOS(complementary metal oxide semiconductor)를 구현하는 데 있어 웰을 형성하지 않으며, 각각의 MOSFET 활성 영역이 서로 절연되어 있기 때문에 래치업(latch-up)을 방지할 수 있다.In addition, the SOI wafer does not form a well for implementing a complementary metal oxide semiconductor (CMOS), and latch-up can be prevented because each MOSFET active region is insulated from each other.

그리고, 박막(thin film) SOI 웨이퍼는 소스/드레인 접합이 필름 두께 전체에 형성되므로, 소스/드레인의 면 접합 용량(area junction capacitance)이 거의 없고, 페리미터(perimeter)에 의한 접합 용량만이 존재한다. 따라서, SOI 소자는 벌크 MOSFET에 비해 고속, 저전력 특성을 갖는다.In the thin film SOI wafer, since the source / drain junction is formed over the entire film thickness, there is little area junction capacitance of the source / drain, and only the junction capacitance by the perimeter is present. do. Thus, SOI devices have high speed and low power characteristics compared to bulk MOSFETs.

그밖에도, SOI 웨이퍼는 전체적인 IC(integrated circuit) 칩의 회로적 요소와 CMOS 회로의 래치업 사이에서 발생되는 캐패시터 커플링(capacitive coupling)을 감소시키며, 칩 크기 감소 및 패킹 밀도 증가로 전체적인 회로의 동작 속도를 증가시키고 기생 캐패시턴스와 칩 크기를 감소시키는 특성을 가진다.In addition, the SOI wafer reduces the capacitive coupling that occurs between the circuit elements of the entire integrated circuit (IC) chip and the latchup of the CMOS circuit, and reduces the chip size and increases the packing density to ensure overall circuit operation. It increases the speed and decreases the parasitic capacitance and chip size.

또한, SOI 웨이퍼는 핫 일렉트론(hot electron) 효과 감소, 단채널 효과(short channel effect) 감소 등과 같은 장점을 가지고 있다.In addition, SOI wafers have advantages such as reduced hot electron effects, short channel effects, and the like.

그러면, 이와 같은 SOI 웨이퍼를 제조하는 종래의 일반적인 방법을 첨부된 도 1a 내지 도 1e를 참조하여 설명한다.Then, a conventional general method of manufacturing such an SOI wafer will be described with reference to FIGS. 1A-1E.

먼저 도 1a에 도시한 바와 같이, 도너 웨이퍼(donor wafer)(10)와 핸들 웨이퍼(handle wafer)(20)를 준비한 후, 도너 웨이퍼(10) 상부에 산화막(11)을 형성한 다. 이때, 도너 웨이퍼(10)와 핸들 웨이퍼(20)는 실리콘웨이퍼로 형성하는 것이 바람직하며, 산화막(11)은 도너 웨이퍼(10)를 열산화하여 형성하는 것이 바람직하다.First, as shown in FIG. 1A, a donor wafer 10 and a handle wafer 20 are prepared, and then an oxide film 11 is formed on the donor wafer 10. At this time, the donor wafer 10 and the handle wafer 20 are preferably formed of a silicon wafer, and the oxide film 11 is preferably formed by thermally oxidizing the donor wafer 10.

그 다음 도 1b에 도시한 바와 같이, 상부에 산화막(11)이 형성된 도너 웨이퍼(10)에 수소 이온을 주입하여 실리콘 웨이퍼 내부에 수소 이온 주입층(12)을 형성한다.Next, as shown in FIG. 1B, hydrogen ions are implanted into the donor wafer 10 having the oxide film 11 formed thereon to form a hydrogen ion implantation layer 12 inside the silicon wafer.

그 다음 도 1c에 도시한 바와 같이, 도너 웨이퍼(10)를 핸들 웨이퍼(20)에 접합시킨다. 이때, 도너 웨이퍼(10)와 핸들 웨이퍼(20)의 접합은 도너 웨이퍼(10) 상부에 형성된 산화막(11)이 핸들 웨이퍼(20) 상부에 접합되도록 한다.Then, as shown in FIG. 1C, the donor wafer 10 is bonded to the handle wafer 20. At this time, the donor wafer 10 and the handle wafer 20 are bonded so that the oxide film 11 formed on the donor wafer 10 is bonded to the handle wafer 20.

그 다음 도 1d에 도시한 바와 같이, 도너 웨이퍼(10)의 수소 이온 주입층(12)이 형성된 부분을 분리(cleave)하여 핸들 웨이퍼(20) 상부에 산화막(11)과 분리된 일정 두께의 도너 웨이퍼(10a)가 형성된 SOI 웨이퍼를 형성한다.Next, as shown in FIG. 1D, a donor having a predetermined thickness separated from the oxide film 11 on the handle wafer 20 by cleaving a portion where the hydrogen ion implantation layer 12 of the donor wafer 10 is formed. An SOI wafer on which the wafer 10a is formed is formed.

그 다음 도 1e에 도시한 바와 같이, 산화막(11)과 도너 웨이퍼(10a)가 적층된 핸들 웨이퍼(20)로 형성된 SOI 웨이퍼를 고온에서 열처리하여 결합력을 강화시켜 주고, 화학 기계적 연마 장치(chemical mechanical polishing)를 이용하여 경면 연마하여 표면 거칠기를 완화시켜 줌으로써 후속 공정으로 소자 제조가 용이한 SOI 웨이퍼를 완성한다.Then, as shown in FIG. 1E, the SOI wafer formed of the handle wafer 20 on which the oxide film 11 and the donor wafer 10a are stacked is heat treated at high temperature to strengthen the bonding force, and a chemical mechanical polishing apparatus Mirror polishing is used to mitigate surface roughness to complete the SOI wafer, which is easy to fabricate in a subsequent process.

그러나, 이와 같은 SOI 웨이퍼 제조 방법에서는 제조되는 SOI 웨이퍼의 두께는 수소 이온을 주입하는 조건에 따라 달라지므로, 원하는 두께의 SOI 웨이퍼를 제조하기 위해서는 수소 이온 주입 조건을 정확히 조정하여야만 한다.However, in such an SOI wafer manufacturing method, since the thickness of the SOI wafer to be manufactured depends on the conditions for implanting hydrogen ions, the hydrogen ion implantation conditions must be precisely adjusted to produce the SOI wafer having a desired thickness.

따라서, 다양한 두께의 SOI 웨이퍼를 제조하기 위해서는 매번 수소 이온 주 입 조건을 달리하여 도너 웨이퍼의 적정 깊이에 수소 이온 주입층이 형성되도록 하여야 하므로 공정이 불편할 뿐만 아니라 빈번한 수소 이온 주입 조건 조정에 따라 공정 시간이 증가되며, 그에 따라 SOI 웨이퍼 제조 공정의 생산성이 저하되는 단점이 있다.Therefore, in order to manufacture SOI wafers having various thicknesses, the hydrogen ion implantation layer must be formed at the proper depth of the donor wafer every time by varying the hydrogen ion implantation conditions. There is a disadvantage that this is increased, thereby lowering the productivity of the SOI wafer manufacturing process.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 도너 웨이퍼로의 수소 이온 주입 조건을 변경하지 않고도 다양한 두께의 SOI 웨이퍼를 제조할 수 있도록 하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to enable fabrication of SOI wafers of various thicknesses without changing hydrogen ion implantation conditions into donor wafers.

상기와 같은 목적을 달성하기 위한 본 발명의 SOI 웨이퍼 제조 방법은,도너 웨이퍼와 핸들 웨이퍼를 이용하여 SOI 웨이퍼를 제조하는 방법에 있어서, 상기 도너 웨이퍼 상부에 산화막을 형성하는 단계와; 상기 산화막이 형성된 도너 웨이퍼에 수소 이온을 주입하여 수소 이온 주입층을 형성하는 단계와; 상기 산화막과 핸들 웨이퍼가 접합되도록 상기 도너 웨이퍼와 핸들 웨이퍼를 접합시키는 단계와; 상기 도너 웨이퍼를 상기 수소 이온 주입층에 따라 분리하여 SOI 웨이퍼를 형성하는 단계와; 상기 SOI 웨이퍼를 열처리하여 상기 SOI 웨이퍼의 결합력을 강화시키는 단계와; 상기 SOI 웨이퍼 상부의 상기 도너 웨이퍼를 화학 기계적 연마 공정으로 상기 도너 웨이퍼의 연마율이 분당 400Å 내지 600Å 정도가 되도록 하여 적정 두께만큼 연마하여 제거하는 단계와; 상기 화학 기계적 연마 공정에 의해 적정 두께만큼 제거된 상기 SOI 웨이퍼의 상기 도너 웨이퍼를 재차 화학 기계적 연마 공정으로 상기 도너 웨이퍼의 연마율이 분당 100Å 내지 200Å 정도가 되도록 하여 경면 연마하는 단계;를 포함하는 것을 그 특징으로 한다.SOI wafer manufacturing method of the present invention for achieving the above object, In the method for manufacturing a SOI wafer using a donor wafer and a handle wafer, forming an oxide film on the donor wafer; Implanting hydrogen ions into the donor wafer on which the oxide film is formed to form a hydrogen ion implantation layer; Bonding the donor wafer and the handle wafer such that the oxide film and the handle wafer are bonded to each other; Separating the donor wafer according to the hydrogen ion implantation layer to form an SOI wafer; Heat treating the SOI wafer to enhance bonding strength of the SOI wafer; Polishing the donor wafer on the SOI wafer by a chemical mechanical polishing process such that the donor wafer has a polishing rate of about 400 kPa to 600 kPa / min and polishing by a suitable thickness; Mirror-polishing the donor wafer of the SOI wafer removed by the chemical mechanical polishing process to a thickness of about 100 kPa to about 200 kPa per minute by a chemical mechanical polishing process again; It is characterized by.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

먼저 본 발명에서 이용되는 화학 기계적 연마 장비의 동작을 도 2를 참조하여 개략적으로 설명한다.First, the operation of the chemical mechanical polishing equipment used in the present invention will be schematically described with reference to FIG.

연마 패드(2)가 상부에 설치된 테이블(3)을 회전하고, 연마하고자 하는 웨이퍼(W)가 홀딩된 스핀들 헤드(1)를 회전한다. 그리고, 웨이퍼(W)가 홀딩된 스핀들 헤드(1)를 연마 패드(2)가 상부에 설치된 테이블(3)로 압착시켜 웨이퍼(W)가 연마 패드(2)에 밀착되도록 함과 동시에 슬러리 공급관(4)을 통해 밀착되어 회전하는 웨이퍼(W)와 연마 패드(2) 사이에 액상의 슬러리를 공급하여 준다. 그러면, 웨이퍼(W)는 연마 패드(2)와의 기계적인 작용과 슬러리에 의한 화학적인 작용에 의해 연마된다.The polishing pad 2 rotates the table 3 provided thereon and rotates the spindle head 1 on which the wafer W to be polished is held. Then, the spindle head 1 on which the wafer W is held is pressed onto the table 3 having the polishing pad 2 installed thereon, so that the wafer W is brought into close contact with the polishing pad 2 and at the same time, the slurry supply pipe ( The liquid slurry is supplied between the wafer W and the polishing pad 2 which are closely attached and rotated through 4). Then, the wafer W is polished by the mechanical action with the polishing pad 2 and the chemical action by the slurry.

그러면, 이러한 화학 기계적 연마 장치를 이용하여 본 발명에 따라 SOI 웨이퍼를 제조하는 방법을 도 1a 내지 도 1e를 참조하여 설명한다.Next, a method of manufacturing an SOI wafer according to the present invention using such a chemical mechanical polishing apparatus will be described with reference to FIGS. 1A-1E.

먼저 도 1a에 도시한 바와 같이, SOI 웨이퍼 제조를 위하여 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 준비한다. 이때, 도너 웨이퍼(10)와 핸들 웨이퍼(20)는 각각 실리콘웨이퍼로 형성하는 것이 바람직하다. 그리고, 도너 웨이퍼(10) 상부에 산화막(11)을 형성한다. 이때, 산화막(11)의 형성은 도너 웨이퍼(10)를 열산화하여 열산화막으로 형성하는 것이 바람직하며, 열산화 공정은 900℃ 내지 1,100℃ 정도의 온도에서 30분 내지 120분 정도의 시간 동안 열공정을 실시하여 도너 웨이퍼(10) 상부에 500Å 내지 10,000Å 정도의 두께로 산화막을 성장시키는 것이 바람직하다.First, as shown in FIG. 1A, a donor wafer 10 and a handle wafer 20 are prepared for manufacturing an SOI wafer. At this time, the donor wafer 10 and the handle wafer 20 are preferably each formed of a silicon wafer. Then, an oxide film 11 is formed on the donor wafer 10. In this case, the oxide film 11 may be thermally oxidized to form a thermal oxide film by thermally oxidizing the donor wafer 10. The thermal oxidation process may be performed at a temperature of about 900 ° C. to about 1,100 ° C. for about 30 minutes to about 120 minutes. It is preferable to grow an oxide film to a thickness of about 500 kPa to 10,000 kPa on the donor wafer 10 by performing a process.

그 다음 도 1b에 도시한 바와 같이, 상부에 산화막(11)이 형성된 도너 웨이퍼(10)에 수소 이온을 주입하여 산화막(11) 보다 깊게 즉, 도너 웨이퍼(10) 내부에 적정 깊이의 수소 이온 주입층(12)을 형성한다. 이때, 수소 이온 주입 공정은 이온 주입 에너지를 10KeV 내지 2MeV로 하고 이온 주입량은 1×1016 내지 1×1017/cm2 정도로 하는 것이 바람직하며, 도너 웨이퍼(10) 내부에서의 수소 이온 주입층(12)의 깊이는 종래와는 달리 정확히 조정하지 않아도 되므로 공정 마진(margin)을 크게 하여도 된다.Next, as shown in FIG. 1B, hydrogen ions are implanted into the donor wafer 10 having the oxide film 11 formed thereon to be deeper than the oxide film 11, that is, implanted hydrogen ions of an appropriate depth into the donor wafer 10. Form layer 12. At this time, the hydrogen ion implantation step is ion implantation energy of 10KeV to 2MeV and the ion implantation amount is preferably about 1 × 10 16 to 1 × 10 17 / cm 2 , the hydrogen ion implantation layer (in the donor wafer 10 ( Since the depth of 12) does not need to be adjusted exactly as in the prior art, the process margin may be increased.

그 다음 도 1c에 도시한 바와 같이, 내부 적정 깊이에 수소 이온 주입층(12)이 형성되어 있으며 상부에 산화막(11)이 형성된 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 접합시킨다. 이때, 도너 웨이퍼(10)와 핸들 웨이퍼(20)의 접합은 도너 웨이퍼(10) 상부의 산화막(11)이 핸들 웨이퍼(20)의 상부에 접합되도록 하는 것이 바람직하다.Next, as shown in FIG. 1C, the donor wafer 10 and the handle wafer 20 having the hydrogen ion implantation layer 12 formed thereon at a proper depth and the oxide film 11 formed thereon are bonded to each other. In this case, the donor wafer 10 and the handle wafer 20 may be bonded to the oxide film 11 on the donor wafer 10 so as to be bonded on the handle wafer 20.

그 다음 도 1d에 도시한 바와 같이, 도너 웨이퍼(10)의 수소 이온 주입층(12)이 형성된 부분을 분리하여 핸들 웨이퍼(20) 상부에 산화막(11)과 일정 두께의 도너 웨이퍼(10a)가 형성된 SOI 웨이퍼를 형성한다. 이때, 도너 웨이퍼(10)의 수소 이온 주입층(12)에서의 분리는 접합된 도너 웨이퍼(10)와 핸들 웨이퍼(20)를 열처리, 일 예로 400℃ 내지 600℃ 정도의 온도로 열처리하여 도너 웨이퍼(10)의 수소 이온 주입층(12)을 분리하는 스마트 컷(smart cut) 방법이나 물리적 충격을 가하여 도너 웨이퍼(10)의 수소 이온 주입층(12)을 분리하는 제네시스 프로세스(genesis process) 등을 이용하는 것이 바람직하다.Then, as shown in FIG. 1D, the portion in which the hydrogen ion implantation layer 12 of the donor wafer 10 is formed is separated, and the oxide film 11 and the donor wafer 10a having a predetermined thickness are disposed on the handle wafer 20. The formed SOI wafer is formed. In this case, separation of the donor wafer 10 from the hydrogen ion implantation layer 12 may be performed by heat-treating the bonded donor wafer 10 and the handle wafer 20 at a temperature of about 400 ° C. to 600 ° C., for example. A smart cut method for separating the hydrogen ion implantation layer 12 of (10) or a genesis process for separating the hydrogen ion implantation layer 12 of the donor wafer 10 by applying a physical impact It is preferable to use.

그 다음 도 1e에 도시한 바와 같이, 산화막(11)과 도너 웨이퍼(10a)가 적층된 핸들 웨이퍼(20)로 형성된 SOI 웨이퍼를 고온, 바람직하게는 900℃ 내지 1,200℃ 정도의 온도에서 열처리하여 결합력을 강화시켜 준다.Then, as shown in FIG. 1E, the SOI wafer formed of the handle wafer 20 on which the oxide film 11 and the donor wafer 10a are stacked is heat-treated at a high temperature, preferably at a temperature of about 900 ° C. to 1,200 ° C. Strengthens.

이후, 원하는 적정 두께의 SOI 웨이퍼를 제조하기 위하여 도 2에서와 같은 화학 기계적 연마 장비를 이용하여 핸들 웨이퍼(10)의 상부에 형성된 도너 웨이퍼(10a)를 일정 두께만큼 연마하여 제거한다. 이때, 화학 기계적 연마 장비에 의한 도너 웨이퍼(10a)의 연마율은 분당 400Å 내지 600Å 정도가 되도록 하는 것이 바람직하다. 그리고, 이를 위하여 화학 기계적 연마 장비에서 스핀들 헤드(1)의 압력은 0psi 내지 6psi, 스핀들 헤드(1) 후면 압력은 -14.7psig 내지 0psig 정도가 되도록 하고, 스핀들 헤드(1) 회전 속도는 30RPM 내지 125RPM, 테이블(3) 회전 속도는 30RPM 내지 125RPM 정도가 되도록 하여 실시하는 것이 바람직하다. 또한, 슬러리 공급관(4)을 통해 공급되는 슬러리는 KOH계 또는 NH4OH계의 실리카 입자를 포함하는 현탁액으로 형성하며, 그 공급량은 300㎖/min 내지 600㎖/min 정도가 되도록 하는 것이 바람직하며, 테이블(3) 상부에 형성된 연마 패드(2)는 폴리우레탄으로 이루어진 재질을 사용하는 것이 바람직하다.Thereafter, the donor wafer 10a formed on the top of the handle wafer 10 is polished and removed by using a chemical mechanical polishing apparatus as shown in FIG. 2 to manufacture an SOI wafer having a desired thickness. At this time, the polishing rate of the donor wafer 10a by the chemical mechanical polishing equipment is preferably about 400 kPa to 600 kPa per minute. And, for this purpose, the pressure of the spindle head 1 in the chemical mechanical polishing equipment is 0psi to 6psi, the back pressure of the spindle head 1 is about -14.7psig to 0psig, and the spindle head 1 rotation speed is 30RPM to 125RPM It is preferable to carry out so that the rotation speed of the table 3 may be about 30 RPM-125 RPM. In addition, the slurry supplied through the slurry supply pipe 4 is formed of a suspension containing silica particles of KOH-based or NH 4 OH-based, the supply amount is preferably about 300ml / min to 600ml / min , The polishing pad 2 formed on the table 3 is preferably made of a polyurethane material.

그리고, 이와 같은 화학 기계적 연마 공정에 의해 SOI 웨이퍼가 원하는 적정 두께를 가지도록 한 이후, 적정 두께로 연마된 도너 웨이퍼(10a) 상부의 표면 미소 거칠기를 개선하기 위하여 재차 화학 기계적 연마 장비를 이용하여 경면 연마하여 원하는 두께의 경면 연마된 SOI 웨이퍼를 완성한다. 이때, 화학 기계적 연마 장비에 의한 경면 연마를 위한 적정 두께를 가진 도너 웨이퍼(10a)의 연마율은 분당 100Å 내지 200Å 정도가 되도록 하는 것이 바람직하다. 그리고, 이를 위하여 화학 기계적 연마 장비에서 스핀들 헤드(1)의 압력은 0psi 내지 6psi, 스핀들 헤드(1) 후면 압력은 -14.7psig 내지 0psig 정도가 되도록 하고, 스핀들 헤드(1) 회전 속도는 30RPM 내지 75RPM, 테이블(3) 회전 속도는 30RPM 내지 75RPM 정도가 되도록 하여 실시하는 것이 바람직하다. 또한, 슬러리 공급관(4)을 통해 공급되는 슬러리는 KOH계 또는 NH4OH계의 실리카 입자를 포함하는 현탁액으로 형성하며, 그 공급량은 300㎖/min 내지 600㎖/min 정도가 되도록 하는 것이 바람직하며, 테이블(3) 상부에 형성된 연마 패드(2)는 부직포와 폴리우레탄으로 이루어진 재질을 사용하는 것이 바람직하다.After the SOI wafer has a desired thickness by the chemical mechanical polishing process, the mirror surface is again used by chemical mechanical polishing equipment to improve the surface micro-roughness of the upper portion of the donor wafer 10a polished to an appropriate thickness. Polishing completes the mirror polished SOI wafer of desired thickness. At this time, it is preferable that the polishing rate of the donor wafer 10a having an appropriate thickness for mirror polishing by chemical mechanical polishing equipment is about 100 kPa to about 200 kPa per minute. And, for this purpose, the pressure of the spindle head 1 in the chemical mechanical polishing equipment is 0psi to 6psi, the back pressure of the spindle head 1 is about -14.7psig to 0psig, and the rotation speed of the spindle head 1 is 30RPM to 75RPM It is preferable to carry out so that the rotation speed of the table 3 may be about 30 RPM-75 RPM. In addition, the slurry supplied through the slurry supply pipe 4 is formed of a suspension containing silica particles of KOH-based or NH 4 OH-based, the supply amount is preferably about 300ml / min to 600ml / min The polishing pad 2 formed on the table 3 is preferably made of a nonwoven fabric and a polyurethane.

이와 같이 본 발명은 다양한 두께를 가진 SOI 웨이퍼를 제조할 경우 SOI 웨이퍼의 적정 두께를 조절하기 위하여 수소 이온 주입 깊이를 조정하는 종래와는 달리 일정 두께의 SOI 웨이퍼를 형성한 이후 화학 기계적 연마 공정에 의해 상부를 제거하여 원하는 적정 두께의 SOI 웨이퍼를 형성함으로써, 수소 이온 주입 공정에서의 공정 마진을 크게 할 수 있을 뿐만 아니라 형성하고자 하는 두께에 따라 매번 수소 이온 주입 조건을 조정할 필요가 없어 공정이 편리하며 공정 시간을 단축할 수 있고, 그에 따라 SOI 웨이퍼 제조 공정의 생산성을 향상시킬 수 있다.As described above, the present invention is different from the conventional method of adjusting the depth of hydrogen ion implantation in order to control the proper thickness of the SOI wafer when manufacturing the SOI wafer having various thicknesses. By removing the top to form an SOI wafer of the desired thickness, the process margin in the hydrogen ion implantation process can be increased, and the process is convenient because there is no need to adjust the hydrogen ion implantation conditions according to the thickness to be formed. The time can be shortened, thereby improving the productivity of the SOI wafer manufacturing process.

Claims (10)

도너 웨이퍼와 핸들 웨이퍼를 이용하여 SOI 웨이퍼를 제조하는 방법에 있어서,In the method of manufacturing an SOI wafer using a donor wafer and a handle wafer, 상기 도너 웨이퍼 상부에 산화막을 형성하는 단계와;Forming an oxide film on the donor wafer; 상기 산화막이 형성된 도너 웨이퍼에 수소 이온을 주입하여 수소 이온 주입층을 형성하는 단계와;Implanting hydrogen ions into the donor wafer on which the oxide film is formed to form a hydrogen ion implantation layer; 상기 산화막과 핸들 웨이퍼가 접합되도록 상기 도너 웨이퍼와 핸들 웨이퍼를 접합시키는 단계와;Bonding the donor wafer and the handle wafer such that the oxide film and the handle wafer are bonded to each other; 상기 도너 웨이퍼를 상기 수소 이온 주입층에 따라 분리하여 SOI 웨이퍼를 형성하는 단계와;Separating the donor wafer according to the hydrogen ion implantation layer to form an SOI wafer; 상기 SOI 웨이퍼를 열처리하여 상기 SOI 웨이퍼의 결합력을 강화시키는 단계와;Heat treating the SOI wafer to enhance bonding strength of the SOI wafer; 상기 SOI 웨이퍼 상부의 상기 도너 웨이퍼를 화학 기계적 연마 공정으로 상기 도너 웨이퍼의 연마율이 분당 400Å 내지 600Å 정도가 되도록 하여 적정 두께만큼 연마하여 제거하는 단계와;Polishing the donor wafer on the SOI wafer by a chemical mechanical polishing process such that the donor wafer has a polishing rate of about 400 kPa to 600 kPa / min and polishing by a suitable thickness; 상기 화학 기계적 연마 공정에 의해 적정 두께만큼 제거된 상기 SOI 웨이퍼의 상기 도너 웨이퍼를 재차 화학 기계적 연마 공정으로 상기 도너 웨이퍼의 연마율이 분당 100Å 내지 200Å 정도가 되도록 하여 경면 연마하는 단계;를 포함하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.Mirror-polishing the donor wafer of the SOI wafer removed by the chemical mechanical polishing process to a thickness of about 100 kPa to about 200 kPa per minute by a chemical mechanical polishing process again; SOI wafer manufacturing method characterized by. 삭제delete 제 1 항에 있어서, 상기 화학 기계적 연마 공정은,The method of claim 1, wherein the chemical mechanical polishing process, 테이블 회전 속도를 30RPM 내지 125RPM, 스핀들 헤드의 회전 속도를 30RPM 내지 125RPM, 스핀들 헤드의 압력은 0psi 내지 6psi, 스핀들 헤드 후면 압력을 -14.7psig 내지 0psig로 하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.Table rotational speed of 30RPM to 125RPM, spindle head rotational speed of 30RPM to 125RPM, spindle head pressure of 0psi to 6psi, spindle head back pressure of -14.7psig to 0psig characterized in that the SOI wafer manufacturing method. 제 3 항에 있어서, 상기 화학 기계적 연마 공정은,The method of claim 3, wherein the chemical mechanical polishing process, 슬러리로 KOH계 또는 NH4OH계의 실리카 입자를 포함하는 현탁액을 이용하며, 공급량을 300㎖/min 내지 600㎖/min으로 하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.A method for producing an SOI wafer, comprising using a suspension containing silica particles of KOH or NH 4 OH as a slurry, and supplying a quantity of 300 ml / min to 600 ml / min. 제 4 항에 있어서, 상기 화학 기계적 연마 공정은,The method of claim 4, wherein the chemical mechanical polishing process, 상기 테이블 상부에 형성되는 연마 패드를 폴리우레탄 재질로 형성한 것을 특징으로 하는 SOI 웨이퍼 제조 방법.SOI wafer manufacturing method characterized in that the polishing pad formed on the table formed of a polyurethane material. 삭제delete 제 1 항에 있어서, 상기 화학 기계적 연마 공정은,The method of claim 1, wherein the chemical mechanical polishing process, 테이블 회전 속도를 30RPM 내지 75RPM, 스핀들 헤드의 회전 속도를 30RPM 내지 75RPM, 스핀들 헤드의 압력은 0psi 내지 6psi, 스핀들 헤드 후면 압력을 -14.7psig 내지 0psig로 하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.Table rotation speed of 30RPM to 75RPM, spindle head rotational speed of 30RPM to 75RPM, spindle head pressure of 0psi to 6psi, spindle head back pressure of -14.7psig to 0psig, characterized in that the SOI wafer manufacturing method. 제 7 항에 있어서, 상기 화학 기계적 연마 공정은,The method of claim 7, wherein the chemical mechanical polishing process, 슬러리로 KOH계 또는 NH4OH계의 실리카 입자를 포함하는 현탁액을 이용하며, 공급량을 300㎖/min 내지 600㎖/min으로 하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.A method for producing an SOI wafer, comprising using a suspension containing silica particles of KOH or NH 4 OH as a slurry, and supplying a quantity of 300 ml / min to 600 ml / min. 제 8 항에 있어서, 상기 화학 기계적 연마 공정은,The method of claim 8, wherein the chemical mechanical polishing process, 상기 테이블 상부에 형성되는 연마 패드를 부직포와 폴리우레탄으로 이루어진 재질로 형성한 것을 특징으로 하는 SOI 웨이퍼 제조 방법.SOI wafer manufacturing method characterized in that the polishing pad formed on the table is formed of a material consisting of a nonwoven fabric and polyurethane. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 도너 웨이퍼를 상기 수소 이온 주입층에 따라 분리하여 SOI 웨이퍼를 형성하는 단계에서,The method according to any one of claims 1 to 9, wherein the donor wafer is separated according to the hydrogen ion implantation layer to form an SOI wafer. 상기 도너 웨이퍼의 분리는 스마트 컷 방법 또는 제네시스 프로세스를 이용하는 것을 특징으로 하는 SOI 웨이퍼 제조 방법.And separating the donor wafer using a smart cut method or a genesis process.
KR1020000030425A 2000-06-02 2000-06-02 Method for manufacturing silicon on insulator wafer KR100549258B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000030425A KR100549258B1 (en) 2000-06-02 2000-06-02 Method for manufacturing silicon on insulator wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000030425A KR100549258B1 (en) 2000-06-02 2000-06-02 Method for manufacturing silicon on insulator wafer

Publications (2)

Publication Number Publication Date
KR20010109790A KR20010109790A (en) 2001-12-12
KR100549258B1 true KR100549258B1 (en) 2006-02-03

Family

ID=44480314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000030425A KR100549258B1 (en) 2000-06-02 2000-06-02 Method for manufacturing silicon on insulator wafer

Country Status (1)

Country Link
KR (1) KR100549258B1 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100465630B1 (en) * 2002-05-03 2005-01-13 주식회사 하이닉스반도체 Method for fabricating wafer
EP1835533B1 (en) * 2006-03-14 2020-06-03 Soitec Method for manufacturing compound material wafers and method for recycling a used donor substrate
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08216016A (en) * 1995-02-14 1996-08-27 Mitsubishi Materials Shilicon Corp Method of polishing semiconductor wafer and polishing device
JPH11145436A (en) * 1997-11-10 1999-05-28 Nec Corp Laminated soi substrate and manufacture thereof
JPH11186187A (en) * 1997-12-22 1999-07-09 Mitsubishi Materials Silicon Corp Production of soi substrate
JPH11191557A (en) * 1997-12-26 1999-07-13 Mitsubishi Materials Silicon Corp Manufacture of soi substrate
JPH11329996A (en) * 1998-05-12 1999-11-30 Mitsubishi Materials Silicon Corp Manufacture of soi substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08216016A (en) * 1995-02-14 1996-08-27 Mitsubishi Materials Shilicon Corp Method of polishing semiconductor wafer and polishing device
JPH11145436A (en) * 1997-11-10 1999-05-28 Nec Corp Laminated soi substrate and manufacture thereof
JPH11186187A (en) * 1997-12-22 1999-07-09 Mitsubishi Materials Silicon Corp Production of soi substrate
JPH11191557A (en) * 1997-12-26 1999-07-13 Mitsubishi Materials Silicon Corp Manufacture of soi substrate
JPH11329996A (en) * 1998-05-12 1999-11-30 Mitsubishi Materials Silicon Corp Manufacture of soi substrate

Also Published As

Publication number Publication date
KR20010109790A (en) 2001-12-12

Similar Documents

Publication Publication Date Title
KR100232886B1 (en) Soi wafer fabricating method
US6580128B2 (en) Semiconductor substrate, semiconductor device, and processes of production of same
KR100268121B1 (en) Structure of semiconductor substrate and manufacture of the same
KR20070086303A (en) Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
KR100736479B1 (en) Method to fabricate completely isolated silicon regions
JPH11274290A (en) Manufacture of semiconductor element
KR100549258B1 (en) Method for manufacturing silicon on insulator wafer
KR100281907B1 (en) Intelligent power integrated circuits and methods of manufacturing the same
KR20080038535A (en) Method of manufacturing a stack type semiconductor device
KR100602054B1 (en) Process for the production of semiconductor substrate having silicon-on- insulating structure and process for the production of semiconductor device
US6344374B1 (en) Method of fabricating insulators for isolating electronic devices
JP3556407B2 (en) Method for manufacturing semiconductor device
US6613643B1 (en) Structure, and a method of realizing, for efficient heat removal on SOI
KR100291519B1 (en) Method for manufacturing SOI semiconductor substrate
JP2000196048A (en) Manufacture of soi wafer
KR100195232B1 (en) Method for manufacturing soi wafer
US7029991B2 (en) Method for making a SOI semiconductor substrate with thin active semiconductor layer
KR100291520B1 (en) Method for manufacturing SOI semiconductor substrate
KR100286772B1 (en) Method for manufacturing silicon on insulator wafer
JP2001007341A (en) Semiconductor device and manufacture thereof
KR100722523B1 (en) Method of etching surface of wafer
KR100467837B1 (en) Medthod for manufacturing Silicon On Insulator Wafer
JP2001189379A (en) Semiconductor device and manufacturing method therefor
KR20060069022A (en) Method for manufacturing silicon on insulator wafer
JP2001230394A (en) Silicon-on-insulator semiconductor device and manufacturing device of it

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130111

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141223

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151223

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161227

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171222

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20191219

Year of fee payment: 15