KR100548718B1 - 반도체 제조공정에서의 테스트 패턴 제작 방법 - Google Patents

Abstract

본 발명은 실제 칩의 Geometry에 맞게 테스트 패턴을 제작하여 OPC의 궁극적인 목적인 패턴 충실도를 극대화하고, 정확한 근접 효과를 알아내어 모델의 성능을 높여주는 방법에 관한 것이다.

본 발명의 반도체 제조공정에서의 테스트 패턴 제작 방법은 디자인 룰에 의해 아이템의 길이를 결정하는 단계; 상기 아이템 길이에 따라 액티브와 폴리 사이의 길이가 결정되는 단계; 선폭간 피치를 일정하게 배열하는 단계 및 액티브 영역간의 피치 사이즈를 결정하는 단계로 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 반도체 제조공정에서의 테스트 패턴 제작 방법은 콘텍 사이즈와 피치 사이즈에 의해 선폭 및 라인 길이가 결정됨으로써 패턴 보정 능력을 향상시킬 수 있으며, 그 결과 DOF(Depth of focus) 마진이나 패턴의 반복성을 높일 수 있는 효과가 있다. 또한 PCM(Process Control Module)내의 트랜지스터의 게이트 선폭과 SRAM 내의 게이트 선폭이 correlation 되어 각 패턴에 대한 패턴 충실도가 높아지며, yield를 향상할 수 있는 효과가 있다.

OPC, 테스트 패턴, 근접 효과, 선폭

Description

반도체 제조공정에서의 테스트 패턴 제작 방법{Method of test pattern production in manufacturing process of semiconductor}

도 1은 종래기술에 의한 트랜지스터를 측정하기 위한 모듈.

도 2는 종래기술에 의한 SRAM.

도 3은 종래기술에 의한 포토리소그라피 공정 후 선폭 변화 그래프.

도 4는 종래기술에 의한 소한 라인의 선형성 평가 아이템.

도 5는 종래기술에 의한 밀한 라인의 선형성 평가 아이템.

도 6은 종래기술에 의한 Duty ratio 패턴의 선형성 평가 아이템.

도 7는 본 발명에 의한 테스트 패턴.

도 8은 본 발명에 의한 패턴의 선형성 평가.

도 9는 본 발명에 의한 디바이스 내의 SRAM과 랜덤조직.

본 발명은 반도체 제조공정에서의 테스트 패턴 제작 방법에 관한 것으로, 보 다 자세하게는 실제 칩의 Geometry에 맞게 테스트 패턴을 제작하여 OPC의 궁극적인 목적인 패턴 충실도를 극대화하고, 정확한 근접 효과를 알아내어 모델의 성능을 높여주는 방법에 관한 것이다.

반도체 제조공정 중에서 포토리소그라피공정은 패턴이 형성되어 반도체가 만들어지기 때문에 상기 포토리소그라피관련 공정은 매우 중요하다. 상기 포토리소그라피공정은 소자의 집적도가 높아질수록 그 중요성이 더욱 커지게 되는데, 이는 상기 소자의 집적도가 높아질수록 패턴의 사이즈는 작아지게 되며, 이 작은 패턴을 해상(Resolution)하기 위해서는 그 공정이 성숙되어 있어야 한다. 갈수록 작아지는 패턴을 포토리소그라피장비가 따라가지 못하기 때문에 해상력 향상과 충실도를 위해서 개발된 기술이 RET(Resolution Enhancement Technology)이다. 상기 RET 기술 중 본 발명에서 설명하고자 하는 것은 광근접보상(OPC, Optical Proximity Correction)이며, 이중 시뮬레이션 모델에 근거한 OPC(Model based OPC)이다.

상기 OPC 측면에서, 수탁생산사업(Foundry business)에서 많이 사용하는 것이 Model based OPC이다. Rule based OPC와 달리 다양한 커스터머(Customer)의 DB 또는 레이아웃(Layout)에 OPC를 적용하기 용이하기 때문이다. 상기 Model based OPC에서 가장 중요한 아이템은 광학모델(Optical Model)이다. 모델을 만들어 패턴을 보정하기 위해서는 근접 효과(Proximity Effect)를 알아야 하고, 상기 근접 효과를 알기 위해서는 테스트 패턴(Test Pattern)을 통하여 선폭(CD, Critical dimension)을 정확하게 측정하여야 한다.

상기 선폭 측정에 앞서 상기 근접 효과를 제대로 알아내기 위해서는 상기 테 스트 패턴의 제작이 중요한데, 종래에는 상기 근접 효과를 알아내기 위하여 도 4, 5 및 6에서 보여지는 패턴을 주로 사용해 왔다. 그러나, 상기 테스트 패턴을 통하여 만들어진 모델은 다양한 레이아웃을 가지는 패턴까지 정확하게 패턴 보정이 이루어지지 못한다. 특히 SRAM같은 Geometry 특성이 강한 패턴의 경우에 더욱 그러하다.

도 1은 종래기술에 의한 트랜지스터를 측정하기 위한 모듈로 트랜지스터를 측정하기 위한 하나의 모듈을 나타내고 있으며, 도 2는 종래기술에 의한 SRAM으로 SRAM의 한 부분을 나타내고 있다. 레이아웃 상에서 도 1과 도 2의 각각의 선폭은 동일하다.

그러나 실제 포토리소그라피 공정을 거치면 그 선폭이 달리 나타난다. 이를 보여주는 것이 도 3의 그래프이다. 도 3을 살펴보면, 도 4, 5 및 6을 통해서 만들어진 OPC 모델을 이용하여 패턴 보정을 똑같이 실시했음에도 불구하고, SRAM 부분의 선폭이 더 작음을 알 수 있다.

도 4는 종래기술에 의한 소한 라인(Isolated Line)의 선형성(Linearity)을 평가할 수 있는 아이템이다. 도 4의 410 선폭에 표시되는 사이즈는 아래로 갈수록 선폭이 점점 증가하게 된다. 즉 420 선폭은 410 선폭보다 한 단계 큰 사이즈를 갖는다.

430 라인 길이와 450 라인 길이는 7㎛ 정도의 긴 라인으로 형성이 되며, 라인간의 거리인 440 은 10㎛정도로 상기 라인의 길이보다 더욱 큰 사이즈를 갖는다. 이렇게 충분히 긴 사이즈를 사용하는 이유는 주위에 있는 패턴의 영향을 최소화하 여 평가하고자 하는 아이템에 대한 충실도를 높이기 위함이다.

도 5는 종래기술에 의한 밀한 라인(Dense Line)의 선형성을 확인할 수 있는 아이템이다. 도 5는 상기 도 4와 유사하나 밀한 라인으로 구성되어 있다. 상기 도 4에서와 마찬가지로 520 선폭은 510 선폭의 사이즈보다 한 단계 큰 사이즈를 가지고, 패턴의 선형성을 평가하기 위하여 아래로 내려갈수록 패턴의 사이즈는 커지게 된다.

도 6은 종래기술에 의한 Duty ratio 패턴의 선형성 평가 아이템이다. 도 6을 살펴보면 패턴의 선폭은 일정하게 유지되면서, 패턴간의 거리가 변하는 것이다. 즉, 610, 620, 630 및 640 선폭은 같은 선폭이면서 패턴간의 거리가 달라지고 있다. 선폭간의 거리에 따라서 선폭이 어떻게 달라지는지를 평가하기 위한 패턴이다.

이렇게 만들어진 테스트 패턴으로 광학 모델을 만들면 아무리 Fitting을 잘해도 SRAM 같은 패턴에서는 그 패턴 보정 결과가 만족스럽지 못하다. 즉, 패턴 충실도(Pattern Fidelity)가 떨어지게 된다.

상기 Fitting이란 광학 모델을 만들 때 실제 측정된 데이터와 시뮬레이션상의 데이터를 일치시키는 작업이며, 이런 Fitting이 잘 이루어져야 정교한 모델이 된다. 즉, 아무리 선폭을 정확하게 측정한다고 하더라도 이런 Fitting 작업이 제대로 이루어지지 못하면 모델의 성능이 크게 저하되며, 그에 따라 패턴 보정 능력도 떨어지게 된다.

또한 패턴의 집적도가 높아질수록 하부층에 의한 단차를 무시할 수 없다. 단차가 생기더라도 포토공정에서는 BARC(Bottom Anti Reflective Coating)을 사용하 여 하부의 단차에 의한 효과나 이에 따라 서로 다른 반사도(Reflectivity)를 최소화할 수는 있으나 아주 없앨 수는 없으며, 에치공정에서는 더욱 그렇지 못한 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 실제 칩의 Geometry에 맞게 테스트 패턴을 제작하여 OPC의 궁극적인 목적인 패턴 충실도를 극대화하고, 정확한 근접 효과를 알아내어 모델의 성능을 높여주는 방법을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 반도체 제조공정에서의 테스트 패턴 제작 방법에 있어서, 디자인 룰에 의해 아이템의 길이를 결정하는 단계; 상기 아이템 길이에 따라 액티브와 폴리 사이의 길이가 결정되는 단계; 선폭간 피치를 일정하게 배열하는 단계 및 액티브 영역간의 피치 사이즈를 결정하는 단계로 이루어진 반도체 제조공정에서의 테스트 패턴 제작 방법에 의해 달성된다.

이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.

먼저, 도 7은 본 발명에 의한 테스트 패턴에 관한 것이다. 도 7의 720번 선폭을 기존의 테스트 패턴처럼 패턴의 선형성을 평가할 수 있도록 split한다. 이 때 SRAM 설계시 필요한 사항인 디자인 룰(Design rule)을 절대적으로 지켜서 제작한 다. 즉, 760은 폴리(Poly 또는 게이트)가 액티브(Active) 영역 위를 지나 트랜지스터와 트랜지스터를 구분하는 영역인 필드(Field)위에 걸쳐 있을 때의 최소한의 사이즈를 나타낸다. 760의 사이즈가 지켜지지 않으면, 패턴 공정시에 근접 효과로 인해 선폭의 끝이 줄어드는 현상인 Line End Shortening 현상이 생겨 패턴의 충실도가 떨어지게 된다.

또 다른 디자일 룰의 한 아이템인 750의 라인 길이 역시 준수하여 설계 해야 한다. 이는 패턴 공정시의 하부 패턴과의 상호성을 평가하는 아이템인 오버레이(Overlay) 작업의 정확도와 관계가 된다.

770 라인 길이로 표시되는 것은 액티브 영역에 대한 사이즈를 말하고 있으며, 이는 디자인 룰에서 명시하는 최소한의 사이즈를 갖는다. 0.15㎛ 공정의 경우 0.18㎛의 사이즈를 갖는다. 710의 액티브와 폴리 사이의 사이즈는 상기 설명된 750, 760 및 770 아이템의 사이즈를 통해서 결정되며, 730 라인 길이와 740 선폭은 콘택(Contact) 사이즈에 따라서 변경이 가능하다.

도 8은 본 발명에 의한 패턴의 선형성 평가에 관한 것이다. 도 8은 상기 도 7을 이용하여 패턴의 선형성을 평가할 수 있도록 설계가 되어야 함을 나타내고 있다. 패턴의 선형성에 대한 평가가 제대로 이루어지지 않으면, 소한 패턴과 밀한 패턴 사이의 차이인 패턴의 ID Bias가 제대로 제대로 보상 될 수 없다.

상기 720 선폭 부분이 도 8에서 아래로 패턴이 배열 될수록 그 사이즈가 Split 되고 있음을 보여주고 있으며, 840, 850 및 860 피치(Pitch)는 Split된 사이즈 내에서도 그 선폭 간의 피치를 일정하게 배열함으로써 패턴에 대하여 정확한 근 접 효과를 추출할 수 있도록 하였다. 실제 패턴 보정시 패턴의 상기 피치 자체를 바꾸는 것이 아니라, 상기 피치는 고정된 상태에서 패턴 보정이 이루어지기 때문에 840, 850 및 860 피치의 사이즈는 반드시 동일한 사이즈를 갖고 있어야 한다.

810, 820 및 830은 액티브 영역간의 피치를 나타내고 있으며, 피치의 사이즈는 상기 710 라인 길이로 표시된 사이즈의 결정에 따라 바뀌게 된다. 액티브 영역에 대한 고려는 패턴의 집적도가 높아지면 높아질수록 하부층에 대한 영향도 무시할 수 없기 때문에 근접 효과를 추출할 때 반드시 고려되어야 하는 상황이다.

지금까지 언급한 패턴을 토대로 실제 패턴 공정 후 선폭을 츨정하여 근접 효과를 추출하여 OPC 모델을 만들면 되는데, 이 테스트 패턴을 토대로 추출한 OPC 모델은 SRAM 같은 Geometry에 맞는 모델이 되는 것이다. SRAM과 다른 Geometry를 갖는 랜덤 로직(Random Logic) 같은 것에는 기존의 모델이 더 잘 맞으므로 이를 서로 분리하여 OPC를 적용하는 것이 바람직하다.

도 9는 본 발명에 의한 디바이스 내의 SRAM과 랜덤 조직이다. 도 9에서 처럼 한 디바이스 내에 SRAM(910)과 랜덤 로직(900)이 같이 있다면, 상기 랜덤 로직(900) 부분은 기존의 OPC 모델을 이용하고, 상기 SRAM(910) 부분에 대해서는 상기 언급한 테스트 패턴을 이용하여 만들어진 모델을 이용하게 된다.

따라서, 본 발명의 반도체 제조공정에서의 테스트 패턴 제작 방법은 콘택 사이즈와 피치 사이즈에 의해 선폭 및 라인 길이가 결정됨으로써 패턴 보정 능력을 향상시킬 수 있으며, 그 결과 DOF(Depth of focus) 마진이나 패턴의 반복성을 높일 수 있는 효과가 있다. 또한 PCM(Process Control Module)내의 트랜지스터의 게이트 선폭과 SRAM 내의 게이트 선폭이 correlation 되어 각 패턴에 대한 패턴 충실도가 높아지며, yield를 향상할 수 있는 효과가 있다.

Claims (5)

1. 반도체 제조공정에서의 테스트 패턴 제작 방법에 있어서,

   디자인 룰에 의해 아이템의 길이를 결정하는 단계;

   상기 아이템 길이에 따라 액티브와 폴리 사이의 길이가 결정되는 단계;

   선폭간 피치를 일정하게 배열하는 단계; 및

   액티브 영역간의 피치 사이즈를 결정하는 단계

   를 포함하여 이루어짐을 특징으로 하는 반도체 제조공정에서의 테스트 패턴 제작 방법.
2. 제 1항에 있어서,

   상기 선폭간 피치는 동일한 사이즈를 갖고 있음을 특징으로 하는 반도체 제조공정에서의 테스트 패턴 제작 방법.
3. 제 1항에 있어서,

   상기 선폭간 피치를 통해 패턴 보정이 이루어짐을 특징으로 하는 반도체 제조공정에서의 테스트 패턴 제작 방법.
4. 제 1항에 있어서,

   상기 액티브 영역간의 피치 사이즈는 상기 아이템 길이에 따라 액티브와 폴리 사이의 길이에 따라 결정됨을 특징으로 하는 반도체 제조공정에서의 테스트 패턴 제작 방법.
5. 제 1항에 있어서,

   상기 액티브 영역간의 피치 사이즈를 통해 근접 효과를 추출할 수 있음을 특징으로 하는 반도체 제조공정에서의 테스트 패턴 제작 방법.

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