KR100546790B1 - Method For Manufacturing Semiconductor Devices - Google Patents

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Abstract

본 발명의 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성한다. 그 다음에, 상기 반도체 기판의 PMOS 트랜지스터를 위한 N형 웰 형성 영역에 딥웰 형성을 위한 N형 불순물, 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물, 문턱전압을 조절하기 위한 N형 불순물을 이온주입한 후 상기 이온주입된 N형 불순물을 열처리 공정에 의해 확산시킴으로써 N형 웰을 형성한다. 이어서, 상기 트렌치에 소자 분리막을 형성한다.The method of manufacturing a semiconductor device of the present invention forms a trench in a field region of the semiconductor substrate to define an active region of the semiconductor substrate. Next, the N-type impurity for forming a deep well, the N-type impurity for forming a channel stop, the N-type impurity for preventing punchthrough, and the threshold voltage are adjusted in the N-type well formation region for the PMOS transistor of the semiconductor substrate. After implanting the N-type impurity for the purpose, the ion-implanted N-type impurity is diffused by a heat treatment process to form an N-type well. Subsequently, an isolation layer is formed in the trench.

따라서, 본 발명은 상기 소자분리막 아래의 N형 웰의 도핑 농도를 높임으로써 상기 소자분리막과 상기 반도체 기판 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.Therefore, the present invention can reduce the leakage current flowing through the interface between the device isolation film and the semiconductor substrate by increasing the doping concentration of the N-type well under the device isolation film. In addition, since the parasitic bipolar transistor can be prevented from occurring between the wells of the semiconductor substrate, the latch-up phenomenon caused by the parasitic bipolar transistor can be suppressed.

트렌치, 소자분리막, 이온주입, 웰 형성, 누설전류Trench, device isolation film, ion implantation, well formation, leakage current

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices} Method for manufacturing semiconductor device {Method For Manufacturing Semiconductor Devices}             

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.1A to 1C are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.2A to 2E are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.

도 3a 내지 도 3f는 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.3A to 3F are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소자분리막 아래의 웰 영역의 도핑 농도를 높여줌으로써 반도체 소자의 전기적인 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device to improve the electrical characteristics of the semiconductor device by increasing the doping concentration of the well region under the device isolation film.

일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자가 미세화되므로 상기 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소되고, 소자분리막의 폭이 축소됨과 아울러 깊이가 얕아진다. 따라서, 고집적 반도체 소자를 위한 씨모스(CMOS: complementary Metal Oxide Semiconductor) 트랜지스터의 경우, 상기 씨모스 트랜지스터의 엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터가 근접 위치하므로 상기 엔모스(NMOS) 트랜지스터를 위한 P형 웰(well)과 상기 피모스(PMOS) 트랜지스터를 위한 N형 웰(well) 사이의 간격이 좁아짐으로써 이들 웰 사이의 누설전류 특성이 취약해진다.In general, as the high integration of semiconductor devices proceeds, the semiconductor devices are miniaturized, so that the MOS transistors for the semiconductor devices are also miniaturized. That is, the size of the source / drain, gate electrode, wiring, etc. of the MOS transistor is reduced, the width of the device isolation film is reduced, and the depth is shallow. Therefore, in the case of a complementary metal oxide semiconductor (CMOS) transistor for a highly integrated semiconductor device, since the NMOS transistor and the PMOS transistor of the CMOS transistor are located close to each other, the NMOS transistor is located. The gap between the P-type wells for the P-type wells and the N-wells for the PMOS transistors is narrowed, so that leakage current characteristics between these wells become weak.

한편, 반도체 기판의 액티브 영역에는 모스 트랜지스터의 게이트 절연막, 게이트 전극, 소스/드레인을 형성하기 전에 딥웰(deep well)을 형성하기 위한 이온주입, 채널 스톱(channel stop)을 형성하기 위한 이온주입, 펀치스루(punch through)를 방지하기 위한 이온주입, 문턱전압을 조절하기 위한 이온주입을 순차적으로 진행하고 있다.Meanwhile, in the active region of the semiconductor substrate, ion implantation for forming deep wells and ion implantation and punch for forming channel stops before forming the gate insulating film, the gate electrode, and the source / drain of the MOS transistor. Ion implantation to prevent punch through and ion implantation to adjust threshold voltage are sequentially performed.

종래에는 도 1a에 도시된 바와 같이, P형 반도체 기판(10) 상에 패드 산화막(11)과 질화막(미도시)을 순차적으로 적층하고, 사진식각 공정을 이용하여 상기 반도체 기판(10)의 필드 영역의 패드 산화막(11)과 질화막을 제거시킴으로써 상기 반도체 기판(10)의 필드 영역을 노출시킴과 아울러 상기 반도체 기판(10)의 액티브 영역 상에 패드 산화막(11)과 질화막을 남기고, 상기 질화막을 식각 마스킹층으로 이용하여 상기 반도체 기판(10)의 필드 영역을 식각시킴으로써 트렌치(13)를 형성하고, 상기 트렌치(13)의 식각 표면에 상기 트렌치(13)의 식각 표면의 식각 손상을 완화하기 위한 산화막(15)을 형성하고, 상기 트렌치(13)를 매립하도록 상기 트렌치(13)의 내부와 상기 질화막 상에 산화막을 적층한 후 상기 산화막을 평탄화하여 상기 트렌치(13)에 소자분리막(17)을 형성하고, 상기 질화막을 제거시킴으로써 상기 패드 산화막(11)을 노출시킨다.In the related art, as illustrated in FIG. 1A, a pad oxide film 11 and a nitride film (not shown) are sequentially stacked on a P-type semiconductor substrate 10, and a field of the semiconductor substrate 10 is formed using a photolithography process. By removing the pad oxide film 11 and the nitride film of the region, the field region of the semiconductor substrate 10 is exposed, and the pad oxide film 11 and the nitride film are left on the active region of the semiconductor substrate 10. The trench 13 is formed by etching the field region of the semiconductor substrate 10 using the etching masking layer, and the etching damage of the etching surface of the trench 13 is mitigated on the etching surface of the trench 13. An oxide film 15 is formed, an oxide film is stacked on the inside of the trench 13 and the nitride film to fill the trench 13, and then the oxide film is flattened to form the device isolation film 17 in the trench 13.By sex, and removing the nitride to expose the pad oxide film 11.

도 1b에 도시된 바와 같이, 그런 다음, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층(미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 패드 산화막(11)과 소자분리막(17)을 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.As shown in FIG. 1B, a pad oxide film 11 of an ion implantation masking layer (not shown), for example, an N-type well formation region for a PMOS transistor, is formed on the semiconductor substrate 10 using a photolithography process. ) And a device isolation film 17 to form a pattern of the photoresist film as an ion implantation masking layer for masking the remaining region of the semiconductor substrate 10.

이어서, 상기 N형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 N형 불순물을 제 1 깊이(21)로 이온주입하고, 채널 스톱을 형성하기 위한 N형 불순물을 제 2 깊이(23)로 이온주입하고, 펀치스루를 방지하기 위한 N형 불순물을 제 3 깊이(25)로 이온주입하고, 문턱전압을 조절하기 위한 N형 불순물을 제 4 깊이(27)로 이온주입한다. 여기서, 상기 제 1 깊이(21)와 제 2 깊이(23)는 상기 트렌치(13)의 깊이보다 깊고, 상기 제 3 깊이(35)와 제 4 깊이(27)는 상기 트렌치(13)의 깊이보다 얕다.Subsequently, the semiconductor substrate 10 of the N-type well formation region is ion-implanted with N-type impurities for deep well formation to a first depth 21 and N-type impurities for forming a channel stop are second depth 23. Ion implantation, ion implantation of N-type impurities to the third depth 25 to prevent punch-through, and ion implantation of N-type impurities to the fourth depth 27 to adjust the threshold voltage. Here, the first depth 21 and the second depth 23 are deeper than the depth of the trench 13, and the third depth 35 and the fourth depth 27 are greater than the depth of the trench 13. Shallow.

그 다음에, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 불순물을 이온주입시킨다.Next, although not shown in the figure, P-type impurities are implanted into the semiconductor substrate 10 in the P-type well formation region for the NMOS transistor in this manner.

도 1c에 도시된 바와 같이, 이후, 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 상기 이온주입된 N형 불순물과 P형 불순물을 확산시킴으로써 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 N형 웰(29)을 형성 함과 아울러 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰(미도시)을 형성한다.As shown in FIG. 1C, the semiconductor substrate of the N-type well formation region for the PMOS transistor is then diffused by diffusing the ion-implanted N-type impurities and P-type impurities using a heat treatment process, for example, a rapid heat treatment process. An N-type well 29 is formed in 10, and a P-type well (not shown) is formed in the semiconductor substrate 10 in the P-type well formation region for the NMOS transistor.

도 1d를 참조하면, 이어서, 도 1c에 도시된, 상기 트렌치(13) 외측의 패드 산화막(11)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.Referring to FIG. 1D, the surface of the active region of the semiconductor substrate 10 is subsequently exposed by removing the pad oxide film 11 outside the trench 13 by, for example, a wet etching process, shown in FIG. 1C. Let's do it.

그런데, 종래에는 상기 트렌치(13)에 상기 소자분리막(17)을 형성한 후에 상기 딥웰 형성을 위한 N형 불순물을 이온주입하고, 상기 채널 스톱을 형성하기 위한 N형 불순물을 이온주입하고, 상기 펀치스루를 방지하기 위한 N형 불순물을 이온주입하고, 상기 문턱전압을 조절하기 위한 N형 불순물을 이온주입한다. 또한, 상기 펀치스루를 방지하기 위한 N형 불순물의 이온주입 깊이와, 상기 문턱전압을 조절하기 위한 N형 불순물의 이온주입 깊이가 상기 트렌치(13)의 깊이보다 얕다.However, conventionally, after forming the device isolation layer 17 in the trench 13, ion implantation of N-type impurities for forming the deep well, ion implantation of N-type impurities for forming the channel stop, and the punch N-type impurities are implanted to prevent the through, and N-type impurities are implanted to adjust the threshold voltage. In addition, the ion implantation depth of the N-type impurity for preventing the punch-through and the ion implantation depth of the N-type impurity for adjusting the threshold voltage are shallower than the depth of the trench 13.

그러므로, 상기 소자분리막(17) 아래의 반도체 기판(10)에는 상기 딥웰 형성을 위한 N형 불순물과, 상기 채널 스톱을 형성하기 위한 N형 불순물이 이온주입되나, 상기 펀치스루를 방지하기 위한 N형 불순물과 상기 문턱전압을 조절하기 위한 N형 불순물이 이온주입되지 않는다. 이로써, 상기 소자분리막(17) 아래의 N형 웰(29)의 도핑 농도가 상기 반도체 기판(10)의 액티브 영역의 N형 웰(29)의 도핑 농도보다 낮다.Therefore, an N-type impurity for forming the deep well and an N-type impurity for forming the channel stop are ion-implanted into the semiconductor substrate 10 under the device isolation layer 17, but the N-type for preventing the punch-through. Impurities and N-type impurities for adjusting the threshold voltage are not ion implanted. As a result, the doping concentration of the N-type well 29 under the device isolation layer 17 is lower than that of the N-type well 29 of the active region of the semiconductor substrate 10.

따라서, 상기 소자분리막(17)과 상기 반도체 기판(10) 사이의 계면을 통하여 흐르는 누설전류가 많다. 또한, 상기 N형 웰(29)과 P형 웰 사이에 기생 바이폴라 트랜지스터(미도시)가 형성되므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상이 발생한다. 결국, 종래의 제조 방법에 의해 제조된 반도체 소자의 신뢰성은 저하될 수밖에 없다.Therefore, the leakage current flowing through the interface between the device isolation layer 17 and the semiconductor substrate 10 is large. In addition, since a parasitic bipolar transistor (not shown) is formed between the N-type well 29 and the P-type well, a latch-up phenomenon by the parasitic bipolar transistor occurs. As a result, the reliability of the semiconductor device manufactured by the conventional manufacturing method is inevitably deteriorated.

따라서, 본 발명의 목적은 소자분리막 아래의 웰 영역의 도핑 농도를 상기 소자분리막 외측의 액티브 영역의 도핑 농도와 동일하게 높여줌으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.Accordingly, it is an object of the present invention to improve the electrical properties of semiconductor devices by increasing the doping concentration of the well region under the isolation layer equal to the doping concentration of the active region outside the isolation layer.

본 발명의 다른 목적은 반도체 소자의 신뢰성을 향상시키는데 있다.
Another object of the present invention is to improve the reliability of a semiconductor device.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is

제 1 도전형 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역의 트렌치 및 액티브 영역에 제 2 도전형 불순물을 이온주입하는 단계; 상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 제 2 도전형 웰을 형성하는 단계; 및 상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a trench in a field region of the semiconductor substrate to define an active region of a first conductivity type semiconductor substrate; Implanting a second conductivity type impurity into the trench and the active area of the second conductivity type well formation region of the semiconductor substrate; Forming a second conductivity type well by diffusing the ion implanted impurities by a heat treatment process; And forming an isolation layer in the trench.

바람직하게는, 상기 제 2 도전형 웰을 형성하기 전에 상기 반도체 기판의 제 1 도전형 웰 형성 영역의 트렌치 및 액티브 영역에 제 1 도전형 불순물을 이온주입하는 단계; 및 상기 열처리 공정을 이용하여 상기 제 2 도전형 웰을 형성함과 아울 러 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 제 1 도전형 웰을 형성하는 단계를 포함할 수 있다.Preferably, implanting the first conductivity type impurities into the trench and the active region of the first conductivity type well formation region of the semiconductor substrate before forming the second conductivity type well; And forming the second conductivity type well in the first conductivity type well region of the semiconductor substrate as well as forming the second conductivity type well using the heat treatment process.

바람직하게는 상기 제 2 도전형 웰을 형성하는 단계는 Preferably, forming the second conductivity type well

상기 반도체 기판의 제 2 도전형 웰 형성 영역에 딥웰 형성을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 및 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 2 도전형 불순물을 이온주입하는 단계를 포함할 수 있다.Implanting a second conductivity type impurity for forming a deep well into a second conductivity type well formation region of the semiconductor substrate; Implanting a second conductivity type impurity to form a channel stop in the second conductivity type well formation region of the semiconductor substrate; Implanting second conductivity type impurities into the second conductivity type well formation region of the semiconductor substrate to prevent punch through; And ion implanting a second conductivity type impurity to control a threshold voltage in the second conductivity type well formation region of the semiconductor substrate.

또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은In addition, the method for manufacturing a semiconductor device according to the present invention for achieving the above object is

제 1 도전형 반도체 기판의 제 2 도전형 웰 형성 영역에 딥웰 형성을 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 2 도전형 불순물을 이온주입하는 단계; 상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 제 2 도전형 웰을 형성하는 단계; 및 상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.Ion implanting a second conductivity type impurity for forming a deep well into a second conductivity type well formation region of a first conductivity type semiconductor substrate; Implanting a second conductivity type impurity to form a channel stop in the second conductivity type well formation region of the semiconductor substrate; Forming a trench in a field region of the semiconductor substrate to define an active region of the semiconductor substrate; Implanting second conductivity type impurities into the second conductivity type well formation region of the semiconductor substrate to prevent punch through; Ion implanting a second conductivity type impurity to control a threshold voltage in a second conductivity type well formation region of the semiconductor substrate; Forming a second conductivity type well by diffusing the ion implanted impurities by a heat treatment process; And forming an isolation layer in the trench.

바람직하게는, 상기 트렌치를 형성하기 전에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 딥웰 형성을 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 1 도전형 불순물을 이온주입하는 단계; 상기 트렌치를 형성한 후에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 1 도전형 불순물을 이온주입하는 단계; 및 상기 열처리 공정을 이용하여 상기 제 2 도전형 웰을 형성함과 아울러 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 제 1 도전형 웰을 형성하는 단계를 포함할 수 있다.Preferably, before forming the trench, ion implantation of a first conductivity type impurity for deep well formation is performed in the first conductivity type well formation region of the semiconductor substrate, and a channel stop is formed in the first conductivity type well formation region of the semiconductor substrate. Ion implanting a first conductivity type impurity to form a metal; After the trench is formed, a first conductivity type impurity is implanted into the first conductivity type well formation region of the semiconductor substrate to prevent punchthrough, and a threshold voltage is adjusted to the first conductivity type well formation region of the semiconductor substrate. Implanting a first conductivity type impurity to And forming the second conductivity type well using the heat treatment process, and forming the first conductivity type well in the first conductivity type well formation region of the semiconductor substrate.

따라서, 본 발명은 소자분리막 아래의 웰의 도핑 농도를 높여줌으로써 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.Therefore, the present invention can improve the electrical characteristics of the semiconductor device by increasing the doping concentration of the well under the device isolation film.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.

도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2E are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 P형 또는 N형 중 어느 하나이어도 좋지만, 설명의 편의상 상기 제 1 도전형이 P형인 경우를 기준으로 설명하기로 한다.Referring to FIG. 2A, first, a semiconductor substrate 10, for example, a first conductivity type single crystal silicon substrate, is prepared. Here, the first conductive type may be either P type or N type, but for convenience of description, a description will be given based on the case where the first conductive type is P type.

그런 다음, 상기 반도체 기판(10)의 전역 상에 패드 산화막(11)을 50~300Å의 두께로 형성하고, 상기 패드 산화막(11) 상에 질화막(미도시)을 순차적으로 형성한다. 이후, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 사진식각 공정을 이용하여 상기 반도체 기판(10)의 필드 영역의 질화막과 산화막(11)을 제거시키고, 계속하여 상기 반도체 기판(10)을 원하는 깊이로 식각함으로써 트렌치(13)를 형성한다.Then, the pad oxide film 11 is formed to a thickness of 50 ~ 300 Å over the entire area of the semiconductor substrate 10, and a nitride film (not shown) is sequentially formed on the pad oxide film (11). Thereafter, the nitride film and the oxide film 11 of the field region of the semiconductor substrate 10 are removed using a photolithography process to define the active region of the semiconductor substrate 10, and the semiconductor substrate 10 is subsequently removed. The trench 13 is formed by etching to a desired depth.

그 다음에, 상기 트렌치(13)의 식각 표면의 식각 손상을 완화시키기 위해 상기 트렌치(13)의 식각 표면에 산화막(15)을 예를 들어 열 산화 공정에 의해 50~300Å의 두께로 형성시킨다.Next, in order to alleviate the etching damage of the etching surface of the trench 13, an oxide film 15 is formed on the etching surface of the trench 13 to a thickness of 50 to 300 kPa by, for example, a thermal oxidation process.

도 2b를 참조하면, 이어서, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층(미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 질화막과 트렌치(13)를 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.Referring to FIG. 2B, the nitride film and the trench 13 of an ion implantation masking layer (not shown), for example, an N-type well forming region for a PMOS transistor, are formed on the semiconductor substrate 10 using a photolithography process. A pattern of the photosensitive film is formed as an ion implantation masking layer that exposes and masks the remaining region of the semiconductor substrate 10.

그 다음에, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 N형 불순물, 예를 들어 인(p)을 500~1500KeV의 에너 지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 N형 불순물, 예를 들어 예를 아세나이드(As)를 200~500KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 펀치스루를 방지하기 위한 N형 불순물, 예를 들어 인(p)을 100~300KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입하고, 문턱전압을 조절하기 위한 N형 불순물, 예를 들어 인(p)을 50~100KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입한다.Next, an N-type impurity for forming a deep well in the semiconductor substrate 10 of the N-type well formation region for the PMOS transistor, for example, phosphorus (p) and energy of 500-1500 KeV and 1E13-5E13 ions / cm N-type impurities, e.g., arsenide (As), with an energy of 200 to 500 KeV and a dose of 3E12 to 5E13 ions / cm 2 for ion implantation with a dose of 2 and a channel stop. ion implantation, and N-type impurities, such as phosphorus (p), are implanted at an energy of 100 to 300 KeV and a dose of 1E12 to 1E13 ions / cm 2 to prevent punch-through, N-type impurities such as phosphorus (p) are ion-implanted with a dose of 50-100KeV and a dose of 3E12-5E13 ions / cm 2 to control the voltage.

이때, 상기 딥웰 형성을 위한 N형 불순물은 제 1 깊이(31)로 이온주입되고, 상기 채널 스톱을 형성하기 위한 N형 불순물은 제 2 깊이(33)로 이온주입되고, 상기 펀치스루를 방지하기 위한 N형 불순물은 제 3 깊이(35)로 이온주입되고, 상기 문턱전압을 조절하기 위한 N형 불순물을 제 4 깊이(37)로 이온주입한다.In this case, the N-type impurity for forming the deep well is ion implanted to the first depth 31, and the N-type impurity for forming the channel stop is ion implanted to the second depth 33 to prevent the punchthrough. N-type impurities are implanted into the third depth 35, and N-type impurities are implanted into the fourth depth 37 to control the threshold voltage.

따라서, 상기 트렌치(13) 외측의 반도체 기판(10)에서와 동일하게 상기 트렌치(13) 아래의 반도체 기판(10)에는 상기 딥웰 형성을 위한 N형 불순물, 상기 채널 스톱을 형성하기 위한 N형 불순물, 상기 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입된다.Therefore, the N-type impurity for forming the deep well and the N-type impurity for forming the channel stop are formed in the semiconductor substrate 10 under the trench 13 in the same manner as in the semiconductor substrate 10 outside the trench 13. In addition, all of the N-type impurities for preventing the punch-through and the N-type impurities for adjusting the threshold voltage are ion implanted.

이후, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰 형성을 위한 P형 불순물을 이온주입시킨다.Subsequently, although not shown in the figure, P-type impurities for forming P-type wells are ion-implanted into the semiconductor substrate 10 in the P-type well formation region for the NMOS transistor in this manner.

여기서, 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10) 에 딥웰 형성을 위한 P형 불순물, 예를 들어 보론(B)을 300~700KeV의 에너지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 P형 불순물, 예를 들어 보론(B)을 100~500KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 펀치스루를 방지하기 위한 P형 불순물, 예를 들어 보론(B)을 20~100KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입하고, 문턱전압을 조절하기 위한 P형 불순물, 예를 들어 보론(B)을 20~100KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입한다.Here, a P-type impurity for forming a deep well, for example, boron (B), in the semiconductor substrate 10 of the P-type well formation region for the NMOS transistor is energy of 300 to 700 KeV and a dough of 1E13 to 5E13 ions / cm 2 . Ion implantation into the dose, P-type impurities, such as boron (B), to implant channel stops with an energy of 100-500 KeV and a dose of 5E12-5E13 ions / cm 2 P-type impurities to prevent punch-through, for example, boron (B) ion implanted with energy of 20 to 100 KeV and dose of 5E12 to 5E13 ions / cm 2 , and P to adjust the threshold voltage. Type impurities such as boron (B) are ion implanted with an energy of 20-100 KeV and a dose of 1E12-1E13 ions / cm 2 .

한편, 상기 P형 웰 형성을 위한 이온주입에 대한 설명은 설명의 편의상 설명의 중복을 피하기 위해 생략하기로 한다. 물론, 상기 P형 웰 형성을 위한 이온주입을 먼저 진행한 후 상기 N형 웰 형성을 위한 이온주입을 진행하여도 좋다. On the other hand, the description of the ion implantation for forming the P-type well will be omitted in order to avoid duplication of explanation for convenience of description. Of course, the ion implantation for forming the P-type well may be performed first, and then the ion implantation for forming the N-type well may be performed.

도 2c를 참조하면, 이후, 열처리 공정, 예를 들어 급속 열처리 공정을 800~1050℃의 온도와 질소(N2) 가스 분위기에서 5~30초의 시간동안 진행함으로써 상기 이온주입된 N형 불순물과 함께 P형 불순물을 확산시킨다. 따라서, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 N형 웰(39)이 형성됨과 아울러 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰(미도시)을 형성한다.Referring to FIG. 2C, a heat treatment process, for example, a rapid heat treatment process is performed together with the ion-implanted N-type impurity by proceeding at a temperature of 800 to 1050 ° C. for 5 to 30 seconds in a nitrogen (N 2 ) gas atmosphere. D-type impurities are diffused. Accordingly, an N-type well 39 is formed in the semiconductor substrate 10 of the N-type well formation region for the PMOS transistor, and a P-type well () is formed in the semiconductor substrate 10 of the P-type well formation region for the NMOS transistor. Not shown).

이때, 상기 트렌치(13) 외측 영역의 N형 웰(39)과 동일하게 상기 트렌치(13) 아래의 N형 웰(39)에는 상기 딥웰 형성을 위한 N형 불순물, 상기 채널 스톱을 형성 하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입되어 있으므로 상기 트렌치(13) 아래의 N형 웰(39)은 상기 트렌치(13) 외측의 N형 웰(39)과 동일한 도핑 농도를 갖는다.At this time, the N-type well 39 under the trench 13 is formed in the N-type well 39 under the trench 13, similar to the N-type well 39 in the outer region of the trench 13, and the N-type impurity for forming the channel stop. Since all of the type impurities, the N-type impurities for preventing punchthrough, and the N-type impurities for adjusting the threshold voltage are ion implanted, the N-type well 39 under the trench 13 is formed outside the trench 13. It has the same doping concentration as the N-type well 39.

따라서, 본 발명은 상기 트렌치(13) 아래의 N형 웰(39)을 도 1b에 도시된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있다.Therefore, according to the present invention, the N type well 39 under the trench 13 may be doped to a higher concentration than the N type well 29 under the device isolation layer 17 shown in FIG. 1B.

도 2d를 참조하면, 그런 다음, 상기 트렌치(13)를 매립하기 위해 상기 트렌치(13)의 내부와 상기 질화막 상에 산화막을 적층하고 나서 평탄화공정, 예를 들어 화학적 기계적 연마 공정을 이용하여 상기 산화막을 평탄화시킴으로써 상기 트렌치(13)에만 소자분리막(19)을 남기고 상기 트렌치(13) 외측의 산화막을 모두 제거시킨다. 이때, 상기 질화막(미도시)은 상기 화학적 기계적 연마 공정에서 식각 정지막으로서의 역할을 담당한다.Referring to FIG. 2D, an oxide film is then deposited on the inside of the trench 13 and the nitride film to fill the trench 13, and then the oxide film using a planarization process, for example, a chemical mechanical polishing process. The planarization process removes the oxide film outside the trench 13 while leaving the device isolation film 19 only in the trench 13. In this case, the nitride film (not shown) plays a role as an etch stop film in the chemical mechanical polishing process.

도 2e를 참조하면, 이어서, 상기 트렌치(13) 외측의 질화막(미도시)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 도 2d의 패드 산화막(11)을 노출시킨다. 이어서, 상기 패드 산화막(11)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.Referring to FIG. 2E, the pad oxide film 11 of FIG. 2D is exposed by removing the nitride film (not shown) outside the trench 13 by, for example, a wet etching process. Subsequently, the pad oxide film 11 is removed by, for example, a wet etching process to expose the surface of the active region of the semiconductor substrate 10.

이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 반도체 기판의 액티브 영역의 P형 웰과 N형 웰에 각각 NMOS 트랜지스터와 PMOS 트랜지스터를 위한 게이트 절연막, 게이트 전극, 소스/드레인 등을 형성함으로써 본 발명의 CMOS 트랜지스터 제조 공정을 완료한다.Thereafter, although not shown in the drawings, a gate insulating film, a gate electrode, a source / drain, etc. for the NMOS transistor and the PMOS transistor are formed in the P type well and the N type well of the active region of the semiconductor substrate using a conventional process, respectively. Complete the CMOS transistor fabrication process of the present invention.

따라서, 본 발명은 상기 소자분리막(19) 아래의 N형 웰(39)을 도 1b에 도시 된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있으므로 상기 소자분리막(19)과 상기 반도체 기판(10) 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판(10)의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.Accordingly, the present invention can dop the N type well 39 under the device isolation film 19 to a higher concentration than the N type well 29 under the device isolation film 17 shown in FIG. 1B. The leakage current flowing through the interface between the semiconductor substrate 10 and the semiconductor substrate 10 can be reduced. In addition, since parasitic bipolar transistors can be prevented from occurring between the wells of the semiconductor substrate 10, the latch-up phenomenon caused by the parasitic bipolar transistors can be suppressed.

따라서, 본 발명은 고집적 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.Therefore, the present invention can improve the electrical characteristics of the highly integrated semiconductor device.

한편, 본 발명은 CMOS 트랜지스터를 위한 N형 웰과 P형 웰을 함께 형성하는 것을 기준으로 설명하였지만, NMOS 트랜지스터를 위한 P형 웰이나 PMOS 트랜지스터를 위한 N형 웰을 형성하는 것도 가능하다.On the other hand, the present invention has been described based on the formation of the N-type well and P-type well for the CMOS transistor, it is also possible to form a P-type well for the NMOS transistor or an N-type well for the PMOS transistor.

도 3a 내지 도 3f는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.3A to 3F are cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 3a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 P형 또는 N형 중 어느 하나이어도 좋지만, 설명의 편의상 상기 제 1 도전형이 P형인 경우를 기준으로 설명하기로 한다.Referring to FIG. 3A, first, a semiconductor substrate 10, for example, a first conductivity type single crystal silicon substrate, is prepared. Here, the first conductive type may be either P type or N type, but for convenience of description, a description will be given based on the case where the first conductive type is P type.

그런 다음, 상기 반도체 기판(10)의 전역 상에 패드 산화막(11)을 50~300Å의 두께로 형성하고, 상기 패드 산화막(11) 상에 질화막(미도시)을 순차적으로 형성한다.Then, the pad oxide film 11 is formed to a thickness of 50 ~ 300 Å over the entire area of the semiconductor substrate 10, and a nitride film (not shown) is sequentially formed on the pad oxide film (11).

이후, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층( 미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 질화막을 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.Subsequently, an ion implantation masking layer (not shown), for example, a nitride film of an N-type well forming region for a PMOS transistor is exposed on the semiconductor substrate 10 using a photolithography process, and the remaining region of the semiconductor substrate 10 is exposed. The pattern of the photosensitive film | membrane is formed as an ion implantation masking layer which masks this.

그 다음에, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 N형 불순물, 예를 들어 인(p)을 500~1500KeV의 에너지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 N형 불순물, 예를 들어 아세나이드(As)를 200~500KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시킨다.Next, an N-type impurity for forming a deep well in the semiconductor substrate 10 of the N-type well formation region for the PMOS transistor, for example, phosphorus (p), has an energy of 500 to 1500 KeV and 1E13 to 5E13 ions / cm 2. N-type impurities, for example, arsenide (As), to energy of 200-500 KeV and dose of 3E12-5E13 ions / cm 2 to ion implantation with a dose of Ion implantation.

이때, 상기 딥웰 형성을 위한 N형 불순물은 제 1 깊이(41)로 이온주입되고, 상기 채널 스톱을 형성하기 위한 N형 불순물은 제 2 깊이(43)로 이온주입된다. 상기 제 1 깊이(41)와 제 2 깊이(43)는 도 3b의 트렌치(13)의 깊이보다 깊어야 한다.In this case, the N-type impurity for forming the deep well is ion implanted to the first depth 41, and the N-type impurity for forming the channel stop is ion implanted to the second depth 43. The first depth 41 and the second depth 43 should be deeper than the depth of the trench 13 in FIG. 3b.

이후, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 P형 웰 형성을 위한 P형 불순물을 이온주입시킨다. 여기서, 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 딥웰 형성을 위한 P형 불순물, 예를 들어 보론(B)을 300~700KeV의 에너지와 1E13~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 채널 스톱을 형성하기 위한 P형 불순물, 예를 보론(B)을 100~500KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시킨다.Subsequently, although not shown in the figure, P-type impurities for forming P-type wells are ion-implanted into the semiconductor substrate 10 in the P-type well formation region for the NMOS transistor in this manner. Here, a P-type impurity for forming a deep well, for example, boron (B), in the semiconductor substrate 10 of the P-type well formation region for the NMOS transistor is energy of 300 to 700 KeV and a dough of 1E13 to 5E13 ions / cm 2 . P-type impurities, such as boron (B), are implanted with a dose of 100 to 500 KeV and a dose of 5E12 to 5E13 ions / cm 2 to form a channel stop.

도 3b를 참조하면, 이후, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 사진식각 공정을 이용하여 상기 반도체 기판(10)의 필드 영역의 질화막과 패드 산화막(11)을 제거시키고 상기 반도체 기판(10)을 원하는 깊이로 식각함으로써 트렌치(13)를 형성한다. 이때, 상기 트렌치(13)는 상기 제 1 깊이(41)와 제 2 깊이(43)보다 얕은 깊이로 형성되어야 한다.Referring to FIG. 3B, the nitride layer and the pad oxide layer 11 of the field region of the semiconductor substrate 10 are removed using a photolithography process to define an active region of the semiconductor substrate 10. The trench 13 is formed by etching (10) to a desired depth. At this time, the trench 13 should be formed to be shallower than the first depth 41 and the second depth 43.

그 다음에, 상기 트렌치(13)의 식각 표면의 식각 손상을 완화시키기 위해 상기 트렌치(13)의 식각 표면에 산화막(15)을 예를 들어 열 산화 공정에 의해 50~300Å의 두께로 형성시킨다.Next, in order to alleviate the etching damage of the etching surface of the trench 13, an oxide film 15 is formed on the etching surface of the trench 13 to a thickness of 50 to 300 kPa by, for example, a thermal oxidation process.

도 3c를 참조하면, 이어서, 사진공정을 이용하여 상기 반도체 기판(10) 상에 이온주입 마스킹층(미도시), 예를 들어 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 질화막과 트렌치(13)를 노출시키고 상기 반도체 기판(10)의 나머지 영역을 마스킹하는 이온주입 마스킹층으로서 감광막의 패턴을 형성한다.Referring to FIG. 3C, a nitride film and a trench 13 of an ion implantation masking layer (not shown), for example, an N-type well forming region for a PMOS transistor, are formed on the semiconductor substrate 10 using a photolithography process. A pattern of the photosensitive film is formed as an ion implantation masking layer that exposes and masks the remaining region of the semiconductor substrate 10.

그 다음에, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 펀치스루를 방지하기 위한 N형 불순물, 예를 들어 인(p)을 100~300KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입하고, 문턱전압을 조절하기 위한 N형 불순물, 예를 들어 인(p)을 50~100KeV의 에너지와 3E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입한다.Next, an N-type impurity, for example, phosphorus (p), is charged with energy of 100 to 300 KeV and 1E12 to 1E13 ions / to prevent punch-through in the semiconductor substrate 10 of the N-type well formation region for the PMOS transistor. dough in cm 2's (dose) to the ion implantation, and to help in the N-type impurity, such as phosphorus (p) g and of 50 ~ 100KeV energy 3E12 ~ 5E13 ions / cm 2 to control the threshold voltage's (dose) Ion implantation with.

이때, 상기 펀치스루를 방지하기 위한 N형 불순물은 제 3 깊이(45)로 이온주입되고, 상기 문턱전압을 조절하기 위한 N형 불순물은 제 4 깊이(47)로 이온주입된 다. 상기 제 3깊이(45)와 제 4 깊이(47)는 도 3b의 트렌치(13)의 깊이보다 얕아야 한다.At this time, the N-type impurity for preventing the punch-through is ion implanted to the third depth 45, and the N-type impurity for adjusting the threshold voltage is ion implanted to the fourth depth 47. The third depth 45 and the fourth depth 47 should be shallower than the depth of the trench 13 in FIG. 3b.

따라서, 상기 트렌치(13) 외측의 반도체 기판(10)에서와 동일하게 상기 트렌치(13) 아래의 반도체 기판(10)에는 상기 딥웰 형성을 위한 N형 불순물, 상기 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입된다.Therefore, the N-type impurity for forming the deep well and the N-type impurity for forming the channel stop are formed in the semiconductor substrate 10 under the trench 13 in the same manner as in the semiconductor substrate 10 outside the trench 13. N-type impurities for preventing punch-through and N-type impurities for adjusting the threshold voltage are both ion implanted.

이후, 도면에 도시하지 않았지만, 이와 같은 방식으로 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)에 펀치스루를 방지하기 위한 P형 불순물과 문턱전압을 조절하기 위한 P형 불순물을 이온주입한다. 여기서, 상기 펀치스루를 방지하기 위한 P형 불순물, 예를 들어 보론(B)을 20~100KeV의 에너지와 5E12~5E13 ions/cm2 의 도우즈(dose)로 이온주입시키고, 상기 문턱전압을 조절하기 위한 P형 불순물, 예를 보론(B)을 20~100KeV의 에너지와 1E12~1E13 ions/cm2 의 도우즈(dose)로 이온주입시킨다.Subsequently, although not shown in the drawing, ion implantation of P-type impurities for preventing punch-through and P-type impurities for adjusting the threshold voltage is performed on the semiconductor substrate 10 of the P-type well formation region for the NMOS transistor in this manner. do. Here, the P-type impurities, for example, boron (B) to prevent the punch-through, ion implantation with energy of 20 ~ 100 KeV and dose of 5E12 ~ 5E13 ions / cm 2 , and adjust the threshold voltage P-type impurities such as boron (B) are ion-implanted with a dose of 20 to 100 KeV and a dose of 1E12 to 1E13 ions / cm 2 .

도 3d를 참조하면, 이후, 열처리 공정, 예를 들어 급속 열처리 공정을 800~1050℃의 온도와 질소(N2) 가스 분위기에서 5~30초의 시간동안 진행함으로써 상기 이온주입된 N형 불순물과 함께 P형 불순물을 확산시킨다. 따라서, 상기 PMOS 트랜지스터를 위한 N형 웰 형성 영역의 반도체 기판(10)에 N형 웰(49)을 형성함과 아울러 상기 NMOS 트랜지스터를 위한 P형 웰 형성 영역의 반도체 기판(10)의 영역에 P형 웰(미도시)을 형성한다.Referring to FIG. 3D, a heat treatment process, for example, a rapid heat treatment process is performed together with the ion-implanted N-type impurity by proceeding at a temperature of 800 to 1050 ° C. for 5 to 30 seconds in a nitrogen (N 2 ) gas atmosphere. D-type impurities are diffused. Therefore, the N type well 49 is formed in the semiconductor substrate 10 of the N type well forming region for the PMOS transistor, and P is formed in the region of the semiconductor substrate 10 of the P type well forming region for the NMOS transistor. Form a well (not shown).

이때, 상기 트렌치(13) 외측의 N형 웰(49)에서와 동일하게 상기 트렌치(13) 아래의 N형 웰(49)에는 상기 딥웰 형성을 위한 N형 불순물, 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물 및 상기 문턱전압을 조절하기 위한 N형 불순물이 모두 이온주입되어 있으므로 상기 트렌치(13) 아래의 N형 웰(49)은 상기 트렌치(13) 외측의 N형 웰(49)과 동일한 도핑 농도를 갖는다.In this case, the N-type well 49 below the trench 13 is formed in the N-type well 49 below the trench 13, and the N-type is formed to form a channel stop. Since impurities, N-type impurities for preventing punchthrough, and N-type impurities for adjusting the threshold voltage are all implanted with ions, the N-type well 49 under the trench 13 has an N-side outside the trench 13. It has the same doping concentration as the mold well 49.

따라서, 본 발명은 상기 트렌치(13) 아래의 N형 웰(49)을 도 1b에 도시된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있다.Therefore, according to the present invention, the N type well 49 under the trench 13 may be doped at a higher concentration than the N type well 29 under the device isolation layer 17 shown in FIG. 1B.

도 3e를 참조하면, 그런 다음, 상기 트렌치(13)를 매립하기 위해 상기 트렌치(13)의 내부와 상기 질화막(미도시) 상에 산화막을 적층하고 나서 평탄화공정, 예를 들어 화학적 기계적 연마 공정을 이용하여 상기 산화막을 평탄화시킴으로써 상기 트렌치(13)에 소자분리막(51)을 남기고 상기 트렌치(13) 외측의 산화막을 모두 제거시킨다. 이때, 상기 질화막은 상기 화학적 기계적 연마 공정에서 식각 정지막으로서의 역할을 담당한다.Referring to FIG. 3E, an oxide film is then deposited on the inside of the trench 13 and on the nitride film (not shown) to fill the trench 13, followed by a planarization process, for example, a chemical mechanical polishing process. By planarizing the oxide film, the device isolation film 51 is left in the trench 13 and all the oxide film outside the trench 13 is removed. In this case, the nitride film serves as an etch stop film in the chemical mechanical polishing process.

도 3f를 참조하면, 이어서, 상기 트렌치(13) 외측의 질화막(미도시), 예를 들어 습식 식각 공정에 의해 제거시킴으로써 도 3e의 패드 산화막(11)을 노출시킨다. 이어서, 상기 패드 산화막(11)을 예를 들어 습식 식각 공정에 의해 제거시킴으로써 상기 반도체 기판(10)의 액티브 영역의 표면을 노출시킨다.Referring to FIG. 3F, the pad oxide film 11 of FIG. 3E is exposed by removing the nitride film (not shown) outside the trench 13 by, for example, a wet etching process. Subsequently, the pad oxide film 11 is removed by, for example, a wet etching process to expose the surface of the active region of the semiconductor substrate 10.

이후, 도면에 도시하지 않았지만, 상기 반도체 기판의 액티브 영역의 P형 웰과 N형 웰에 각각 NMOS 트랜지스터와 PMOS 트랜지스터를 위한 게이트 절연막, 게이트 전극, 소스/드레인 등을 형성함으로써 본 발명의 CMOS 트랜지스터 제조 공정을 완료한다.Subsequently, although not shown in the figure, the CMOS transistor of the present invention is formed by forming a gate insulating film, a gate electrode, a source / drain, etc. for an NMOS transistor and a PMOS transistor in a P type well and an N type well of an active region of the semiconductor substrate, respectively. Complete the process.

따라서, 본 발명은 상기 소자분리막(51) 아래의 N형 웰(49)을 도 1b에 도시된 소자분리막(17) 아래의 N형 웰(29)보다 높은 농도로 도핑할 수 있으므로 상기 소자분리막(51)과 상기 반도체 기판(10) 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판(10)의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.Therefore, according to the present invention, the N-type well 49 under the device isolation layer 51 may be doped at a higher concentration than the N-type well 29 under the device isolation layer 17 shown in FIG. 1B. The leakage current flowing through the interface between the semiconductor substrate 51 and the semiconductor substrate 10 can be reduced. In addition, since parasitic bipolar transistors can be prevented from occurring between the wells of the semiconductor substrate 10, the latch-up phenomenon caused by the parasitic bipolar transistors can be suppressed.

따라서, 본 발명은 고집적 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.Therefore, the present invention can improve the electrical characteristics of the highly integrated semiconductor device.

한편, 본 발명은 CMOS 트랜지스터를 위한 N형 웰과 P형 웰을 함께 형성하는 것을 기준으로 설명하였지만, NMOS 트랜지스터를 위한 P형 웰이나 PMOS 트랜지스터를 위한 N형 웰을 형성하는 것도 가능하다.On the other hand, the present invention has been described based on the formation of the N-type well and P-type well for the CMOS transistor, it is also possible to form a P-type well for the NMOS transistor or an N-type well for the PMOS transistor.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성한다. 그 다음에, 상기 반도체 기판의 PMOS 트랜지스터를 위한 N형 웰 형성 영역에 딥웰 형성을 위한 N형 불순물, 채널 스톱을 형성하기 위한 N형 불순물, 펀치스루를 방지하기 위한 N형 불순물, 문턱전압을 조절하기 위한 N형 불순물을 이온주입한 후 상기 이온주입된 N형 불순물을 열처리 공정에 의해 확산시킴으로써 N형 웰을 형성한다. 이어서, 상기 트렌치에 소자분리막을 형성한다.As described above, the method of manufacturing a semiconductor device according to the present invention forms a trench in a field region of the semiconductor substrate to define an active region of the semiconductor substrate. Next, the N-type impurity for forming a deep well, the N-type impurity for forming a channel stop, the N-type impurity for preventing punchthrough, and the threshold voltage are adjusted in the N-type well formation region for the PMOS transistor of the semiconductor substrate. After implanting the N-type impurity for the purpose, the ion-implanted N-type impurity is diffused by a heat treatment process to form an N-type well. Subsequently, an isolation layer is formed in the trench.

따라서, 본 발명은 상기 소자분리막 아래의 N형 웰의 도핑 농도를 높임으로써 상기 소자분리막과 상기 반도체 기판 사이의 계면을 통하여 흐르는 누설전류를 저감시킬 수가 있다. 또한, 상기 반도체 기판의 웰 사이에 기생 바이폴라 트랜지스터가 발생하는 것을 방지할 수 있으므로 상기 기생 바이폴라 트랜지스터에 의한 래치업 현상을 억제할 수가 있다.Therefore, the present invention can reduce the leakage current flowing through the interface between the device isolation film and the semiconductor substrate by increasing the doping concentration of the N-type well under the device isolation film. In addition, since the parasitic bipolar transistor can be prevented from occurring between the wells of the semiconductor substrate, the latch-up phenomenon caused by the parasitic bipolar transistor can be suppressed.

따라서, 본 발명은 고집적 반도체 소자의 전기적인 특성을 향상시킬 수가 있다.Therefore, the present invention can improve the electrical characteristics of the highly integrated semiconductor device.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

Claims (5)

삭제delete 삭제delete 삭제delete 제 1 도전형 반도체 기판의 제 2 도전형 웰 형성 영역에 딥웰 형성을 위한 제 2 도전형 불순물을 이온주입하는 단계;Ion implanting a second conductivity type impurity for forming a deep well into a second conductivity type well formation region of a first conductivity type semiconductor substrate; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 2 도전형 불순물을 이온주입하는 단계;Implanting a second conductivity type impurity to form a channel stop in the second conductivity type well formation region of the semiconductor substrate; 상기 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 필드 영역에 트렌치를 형성하는 단계;Forming a trench in a field region of the semiconductor substrate to define an active region of the semiconductor substrate; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 2 도전형 불순물을 이온주입하는 단계;Implanting second conductivity type impurities into the second conductivity type well formation region of the semiconductor substrate to prevent punch through; 상기 반도체 기판의 제 2 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 2 도전형 불순물을 이온주입하는 단계;Ion implanting a second conductivity type impurity to control a threshold voltage in a second conductivity type well formation region of the semiconductor substrate; 상기 이온주입된 불순물을 열처리 공정에 의해 확산시킴으로써 제 2 도전형 웰을 형성하는 단계; 및Forming a second conductivity type well by diffusing the ion implanted impurities by a heat treatment process; And 상기 트렌치에 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.Forming a device isolation film in the trench. 제 4 항에 있어서, 상기 트렌치를 형성하기 전에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 딥웰 형성을 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 채널 스톱을 형성하기 위한 제 1 도전형 불순물을 이온주입하는 단계;The method of claim 4, wherein a first conductivity type impurity for deep well formation is ion implanted into the first conductivity type well formation region of the semiconductor substrate before forming the trench, and the first conductivity type well formation region of the semiconductor substrate is implanted. Implanting a first conductivity type impurity to form a channel stop; 상기 트렌치를 형성한 후에 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 펀치스루를 방지하기 위한 제 1 도전형 불순물을 이온주입하고, 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 문턱전압을 조절하기 위한 제 1 도전형 불순물을 이온주입하는 단계; 및After the trench is formed, a first conductivity type impurity is implanted into the first conductivity type well formation region of the semiconductor substrate to prevent punchthrough, and a threshold voltage is adjusted to the first conductivity type well formation region of the semiconductor substrate. Implanting a first conductivity type impurity to And 상기 열처리 공정을 이용하여 상기 제 2 도전형 웰을 형성함과 아울러 상기 반도체 기판의 제 1 도전형 웰 형성 영역에 제 1 도전형 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming the second conductivity type well using the heat treatment process and forming a first conductivity type well in the first conductivity type well formation region of the semiconductor substrate. .
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