KR100546101B1 - Parallel test method of semiconductor memory device and its control device - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 모든 셀에 대한 테스트 시간을 줄이도록 한 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치에 관한 것으로, 카스신호를 출력하는 카스 버퍼와, 라스신호를 출력하는 라스 버퍼와, 라이트 인에이블신호를 출력하는 라이트 인에이블 버퍼와, 어드레스 버퍼로부터의 어드레스를 디코딩하는 디코더 및, 상기 카스신호와 라스신호 및 라이트 인에이블신호의 조합에 의해 병렬 테스트 모드로의 진입을 체크하여 병렬 테스트 모드로의 진입시 메모리 셀 어레이내의 모든 메모리 셀에 데이터를 라이트시키고 상기 모든 메모리 셀의 데이터를 순차적으로 리드시키면서 메모리 셀의 결함여부를 판정하는 병렬 테스트 제어수단을 구비함으로써, 32비트씩 64메가 비트의 모든 메모리 셀에 라이트하는 사이클의 수를 하나의 사이클로 줄여 테스트 시간을 대폭적으로 줄이게 된다.The present invention relates to a parallel test method of a semiconductor memory device and a control apparatus for reducing the test time for all cells of the semiconductor memory device, a cas buffer for outputting a cas signal, a las buffer for outputting a las signal, Parallel test by checking the entry into the parallel test mode by the write enable buffer for outputting the write enable signal, the decoder for decoding the address from the address buffer, and the combination of the cas signal, the ras signal and the write enable signal. By entering data into all the memory cells in the memory cell array and entering the mode, parallel test control means for determining whether the memory cells are defective while sequentially reading the data of all the memory cells is provided. The number of cycles to write to all memory cells This greatly reduces test time.
Description
본 발명은 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치에 관한 것으로, 보다 상세하게는 메모리 소자 제작후 병렬 테스트에 의해 모든 셀에 대한 결함여부를 판정하도록 된 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치에 관한 것이다.The present invention relates to a parallel test method for a semiconductor memory device and a control device thereof, and more particularly, to a parallel test method and a control method of a semiconductor memory device configured to determine whether a defect is detected in all cells by a parallel test after fabrication of the memory device. Relates to a device.
주지된 바와 같이, 디램(DRAM) 등과 같은 반도체 메모리 소자의 제품양산 또는 연구개발시에는 소정의 테스트과정을 거치게 된다. 이러한 테스트과정으로는 웨이퍼 프로세스공정이나 어셈블리공정 등의 제조과정에서의 결함을 발견해 내어 불량품을 제거해서 양품만을 골라내는 제품 테스트과정과, 제조된 반도체 메모리 소자의 기능이나 성능이 설계 스펙과 일치하는가를 확인하는 검증 테스트과정 등이 있다.As is well known, during the mass production or research and development of a semiconductor memory device such as DRAM, etc., a predetermined test process is performed. This test process detects defects in manufacturing process such as wafer process process or assembly process, removes defective products and selects only good products, and whether the function or performance of the manufactured semiconductor memory device is consistent with the design specification. Validation test procedures to verify.
종래에는 반도체 메모리 소자를 제조하게 되면 테스트과정을 거쳐 해당 반도체 메모리 소자의 모든 셀에 대한 패스(pass)/결함(fail)을 결정하고, 결함으로 결정된 셀중에서 리페어가능한 셀은 리페어하고 리페어가 불능인 셀은 폐기처리한다.Conventionally, when a semiconductor memory device is manufactured, a pass / fail is determined for all cells of the semiconductor memory device through a test process, and among the cells determined as defective, the repairable cell is repaired and the repair is impossible. The cell is discarded.
이와 같이 반도체 메모리 소자를 제조한 후에 행해지는 테스트과정으로서 병렬 테스트 모드로 진입하게 됨에 따라 보통 32비트씩 셀에 데이터를 라이트/리드하면서 모든 셀의 패스/결함을 판정하는 병렬 테스트과정이 많이 채용되는데, 종래의 병렬 테스트시에는 도 1에 예시된 바와 같이 카스신호(/CAS)가 라스신호(/RAS)보다 먼저 로우로 되고 라이트 인에이블신호(/WE)가 인에이블된 상태에서 병렬 테스트신호(PT)가 인에이블상태( "하이" 레벨상태)로 됨에 따라 병렬 테스트 모드가 시작하게 된다. 이 병렬 테스트 모드가 시작된 후 라이트 인에이블신호(/WE)가 재차 인에이블되면 후속 라이트 인에이블신호 사이에서 라이트 사이클(1-1) 및 리드 사이클(1-2; 출력인에이블신호에 의해 행해짐)을 반복적으로 수행하여 모든 비트의 셀을 테스트하게 된다.As the test process is performed after fabricating the semiconductor memory device as described above, the parallel test mode is generally adopted. As a result, many parallel test processes are used to determine the pass / fail of all cells while writing / reading data into the cells by 32 bits. In the conventional parallel test, as shown in FIG. 1, the cas test signal / CAS goes low before the ras signal / RAS, and the parallel test signal (WE) is enabled while the write enable signal / WE is enabled. The parallel test mode starts as PT) becomes enabled (“high” level). If the write enable signal / WE is enabled again after the parallel test mode is started, the write cycle 1-1 and the read cycle 1-2 are performed between the subsequent write enable signals. Iteratively tests the cell of every bit.
이러한 종래의 병렬 테스트동작에 의해 32비트의 셀을 테스트할 경우, 도 1에 도시된 바와 같은 사이클(1-1),(1-2)의 사이클이 필요하고, 64메가 디램의 경우 2,000,000(64M비트/32비트)×2번(라이트, 리드)의 사이클이 필요하게 되므로, 다량의 완제품을 테스트해야 하는 경우에는 상당한 시간이 소요되는 문제가 발생된다.When testing a 32-bit cell by such a parallel test operation, cycles 1 through 1 and 1 through 2 as shown in FIG. 1 are required, and 2,000,000 (64 M in the case of a 64 mega DRAM). Since a cycle of 32 bits (bits / 32 bits) x 2 (write, read) is required, a large amount of time is required when testing a large amount of finished products.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 반도체 메모리 소자의 모든 셀에 대한 테스트 시간을 줄이도록 한 반도체 메모리 소자의 병렬 테스트 방법 및 그 제어장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a parallel test method for a semiconductor memory device and a control apparatus for reducing the test time for all cells of the semiconductor memory device.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 병렬 테스트 방법은, 병렬 테스트 모드 시에 로우 및 컬럼 어드레스의 입력경로를 차단하고, 상기 모든 메모리 셀에 데이터를 동시에 라이트하는 과정과, 상기 라이트 후에 상기 모든 메모리 셀의 데이터를 순차적으로 리드하면서 메모리 셀의 결함여부를 판정하는 과정을 포함하는 것을 특징으로 한다.In order to achieve the above object, a parallel test method of a semiconductor memory device according to an exemplary embodiment of the present invention may block input paths of row and column addresses in a parallel test mode and simultaneously write data to all the memory cells. And determining whether the memory cell is defective while sequentially reading data of all the memory cells after the writing.
그리고, 본 발명의 실시예에 따른 반도체 메모리 소자의 병렬 테스트 제어장치는, 카스신호를 출력하는 카스 버퍼와, 라스신호를 출력하는 라스 버퍼와, 라이트 인에이블신호를 출력하는 라이트 인에이블 버퍼와, 어드레스 버퍼로부터의 어드레스를 디코딩하는 디코더와, 상기 카스신호와 라스신호 및 라이트 인에이블신호의 조합에 의해 병렬 테스트 모드로의 진입을 체크하여 병렬 테스트 모드로의 진입시 메모리 셀 어레이내의 모든 메모리 셀에 데이터를 동시에 라이트시키고, 상기 모든 메모리 셀의 데이터를 순차적으로 리드시키면서 메모리 셀의 결함여부를 판정하는 병렬 테스트 제어수단을 구비하는 것을 특징으로 한다.In addition, a parallel test control apparatus for a semiconductor memory device according to an embodiment of the present invention includes a cas buffer for outputting a cas signal, a las buffer for outputting a las signal, a write enable buffer for outputting a write enable signal, A decoder which decodes an address from an address buffer and a combination of the cas signal, the ras signal and the write enable signal are checked for entry into the parallel test mode and data is stored in all memory cells in the memory cell array upon entry into the parallel test mode. Is simultaneously written, and parallel test control means for determining whether the memory cells are defective while sequentially reading the data of all the memory cells.
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 병렬 테스트 제어장치의 블럭구성도로서, 카스 버퍼(10; /CAS buffer)는 외부의 카스신호(CAS: Column Address Strobe)를 입력받아 내부 CMOS 레벨의 카스신호(/CAS)로 변환하여 데이터 입력 버퍼(28) 및 병렬 테스트 제어부(36)로 제공하고, 라스 버퍼(12; /RAS buffer)는 외부의 라스신호(RAS: Row Address Strobe)를 입력받아 큰 구동력을 가진 내부 라스신호(/RAS)로 변환하여 로오 프리디코더(18) 및 병렬 테스트 제어부(36)로 제공하며, 라이트 인에이블 버퍼(14; /WE buffer)는 외부의 라이트 인에이블신호(WE)를 입력받아 내부의 라이트 인에이블신호(/WE)로 변환하여 데이터 입력 버퍼(28)로 제공한다.2 is a block diagram of a parallel test control apparatus for a semiconductor memory device according to an exemplary embodiment of the present invention, wherein a cas buffer 10 (/ CAS buffer) receives an external cas signal (CAS: Column Address Strobe) and uses an internal CMOS. Converts to a level CAS signal (/ CAS) and provides it to the data input buffer 28 and the parallel test control unit 36. The Lars buffer 12 (/ RAS buffer) provides an external Ras signal (RAS: Row Address Strobe). The input signal is converted into an internal ras signal (/ RAS) having a large driving force and provided to the low predecoder 18 and the parallel test control unit 36. The write enable buffer 14 (/ WE buffer) is externally enabled. The signal WE is received and converted into an internal write enable signal / WE and provided to the data input buffer 28.
어드레스 버퍼(16; Address buffer)는 외부의 어드레스(TTL레벨의 어드레스; 컬럼 어드레스 및 로오 어드레스)를 입력받아 내부에서 사용가능한 어드레스(CMOS 레벨의 어드레스; 컬럼 어드레스 및 로오 어드레스)로 변환하여 출력하고, 로오 프리디코더(18; Row predecoder)는 상기 어드레스 버퍼(16)로부터의 로오 어드레스를 입력받아 전치디코딩하여 로오 디코더(22)로 제공하며, 컬럼 프리디코더(20; Column predecoder)는 상기 어드레스 버퍼(16)로부터의 컬럼 어드레스를 입력받아 전치디코딩하여 컬럼 디코더(24)로 제공한다.The address buffer 16 receives an external address (TTL level address; column address and row address), converts it into an internally usable address (CMOS level address; column address and row address), and outputs the result. The row predecoder 18 receives a row address from the address buffer 16 and transcodes the row address to the row decoder 22, and a column predecoder 20 supplies the address buffer 16. The column address is input to the column decoder 24 by pre-decoding.
상기 로오 디코더(22)는 상기 로오 프리디코더(18)로부터의 로오 어드레스를 입력받아 디코딩하고 그 결과를 워드라인 드라이버(도시 생략)로 인가함으로써 메모리 셀 어레이(26)내의 해당하는 워드라인을 구동시키고, 상기 컬럼 디코더(24)는 상기 컬럼 프리디코더(20)로부터의 컬럼 어드레스를 입력받아 디코딩하고 그 결과에 의해 메모리 셀 어레이(26)내의 해당하는 비트라인을 구동시킨다.The row decoder 22 receives a row address from the row predecoder 18, decodes it, and applies a result to a word line driver (not shown) to drive a corresponding word line in the memory cell array 26. The column decoder 24 receives and decodes the column address from the column predecoder 20 and drives the corresponding bit line in the memory cell array 26 by the result.
데이터 입력 버퍼(28)는 상기 카스 버퍼(10)와 라이트 인에이블 버퍼(14)로부터의 신호에 의해 데이터 입력모드시 외부로부터의 데이터(D)를 입출력 게이트(30)를 통해 비트라인 센스 앰프(32)로 제공하고, 상기 비트라인 센스 앰프(32)는 후술하는 병렬 테스트 제어부(36)로부터의 구동신호(WPTD1, WPTD2)에 의해 비트라인을 증폭하고 상기 입출력 게이트(30)를 통해 입력되는 데이터 입력 버퍼(28)로부터의 데이터를 메모리 셀 어레이(26)내의 모든 셀에 라이트할 뿐만 아니라 그 모든 셀의 데이터를 상기 입출력 게이트(30)를 통해 데이터 출력 버퍼(34)로 제공하며, 데이터 출력 버퍼(34)는 메인 콘트롤러(도시 생략)로부터의 출력 인에이블신호(OEB)에 의해 상기 메모리 셀 어레이(26)내의 모든 셀의 데이터를 순차적으로 출력한다.The data input buffer 28 receives data D from the outside through the input / output gate 30 in the data input mode by signals from the cas buffer 10 and the write enable buffer 14. 32, and the bit line sense amplifier 32 amplifies the bit line by the drive signals WPTD1 and WPTD2 from the parallel test control unit 36 to be described later and inputs the data through the input / output gate 30. It not only writes data from the input buffer 28 to all the cells in the memory cell array 26, but also provides data of all the cells to the data output buffer 34 through the input / output gate 30, and the data output buffer. Reference numeral 34 sequentially outputs data of all cells in the memory cell array 26 by an output enable signal (OEB) from a main controller (not shown).
상기 병렬 테스트 제어부(36)는 상기 카스 버퍼(10)로부터의 카스신호(/CAS)와 라스 버퍼(12)로부터의 라스신호(/RAS) 및 라이트 인에이블 버퍼(14)로부터의 라이트 인에이블신호(/WE)를 입력받아 조합하여 WCBR상황을 감지하고 병렬 테스트 모드로의 진입(PT→ "H" )시 상기 비트라인 센스 앰프(32)로 구동신호(WPTD1, WPTD2)를 제공하여 상기 메모리 셀 어레이(26)내의 모든 메모리 셀에 데이터를 라이트시키고, 상기 모든 메모리 셀의 데이터를 순차적으로 리드시키면서 메모리 셀의 패스/결함을 판정한다. 그리고, 상기 병렬 테스트 제어부(36)는 병렬 테스트 모드가 시작되면 상기 어드레스 버퍼(16) 및 상기 로오 디코더(18)의 동작이 디스에이블되도록 제어신호(WPTC)를 제공한다. 상기 WCBR상황의 경우 카스신호(/CAS)와 라이트 인에이블신호(/WE)가 라스신호(/RAS)보다 먼저 인에이블되고 나서 라스신호(/RAS)가 인에이블되는 시점부터 WCBR상황으로의 진입이 되는 것이고, 이 WCBR상황으로 진입하면 씨비알(CBR) 또는 라스 온리(RAS only)로 빠져나올 때까지는 계속 WCBR상황이 유지된다.The parallel test control unit 36 includes a cas signal (/ CAS) from the cas buffer 10, a ras signal (/ RAS) from the las buffer 12, and a write enable signal from the write enable buffer 14. (/ WE) is input and combined to sense the WCBR situation and provide driving signals WPTD1 and WPTD2 to the bit line sense amplifier 32 upon entry to the parallel test mode (PT → " H "). Data is written to all the memory cells in the array 26, and the data of all the memory cells is read sequentially to determine the pass / defect of the memory cells. When the parallel test mode is started, the parallel test controller 36 provides a control signal WPTC to disable the operations of the address buffer 16 and the row decoder 18. In the case of the WCBR situation, the CAS signal (/ CAS) and the write enable signal (/ WE) are enabled before the Lars signal (/ RAS), and then the WCBR situation is entered from the time when the Lars signal (/ RAS) is enabled. Once you enter this WCBR situation, the WCBR situation will continue until you exit to CBR or RAS only.
도 3은 본 발명의 실시예에 채용된 로오 디코더(22)의 내부회로도로서, 로오 프리디코더(18)로부터의 로오 어드레스 신호(X-dec.신호)에 의해 워드라인(W/L)을 풀업시키는 풀업소자(P1; PMOS트랜지스터)와, 상기 풀업소자(P1)에 직렬로 접속되고 상기 로오 프리디코더(18)로부터의 로오 어드레스 신호(X-dec.신호)에 의해 상기 워드라인(W/L)을 풀다운시키는 풀다운소자(N1; NMOS트랜지스터)와, 상기 풀다운소자(N1)와 접지전압단 사이에 접속되고 WCBR상황에서 형성되는 라이트 사이클 감지신호(WPTB)에 의해 온/오프스위칭동작하는 NMOS소자(N2)와, 상기 워드라인(W/L)에 연결되어 WCBR상황에서 형성되는 라이트 사이클 감지신호(WPTB)에 의해 상기 워드라인(W/L)에 고전압(VPP)을 제공하는 PMOS소자(P2) 및, 로오 디코더(22)의 동작인에이블상태에서는 메인 콘트롤러(도시 생략)로부터 로우레벨로 인가되는 제어신호(WLC; 라스신호(/RAS)가 인에이블될 때 디스에이블( "L" )됨)에 의해 상기 워드라인(W/L)을 구동하는 NMOS소자(N3)로 구성된다.Fig. 3 is an internal circuit diagram of the row decoder 22 employed in the embodiment of the present invention, in which the word line W / L is pulled up by the row address signal (X-dec. Signal) from the row predecoder 18. Figs. The word line W / L is connected to the pull-up element P1 (PMOS transistor) and the pull-up element P1 in series and by a row address signal (X-dec. Signal) from the row predecoder 18. NMOS device (NMOS transistor) which pulls down < RTI ID = 0.0 >)< / RTI > and a light cycle detection signal (WPTB) connected between the pull-down device N1 and the ground voltage terminal and formed in the WCBR situation. A PMOS device P2 connected to the word line W / L and providing a high voltage VPP to the word line W / L by a write cycle detection signal WPTB formed in a WCBR situation. ) And from the main controller (not shown) in the operation enable state of the row decoder 22. NMOS device N3 driving the word line W / L by a control signal WLC applied at a low level and disabled ( "L" ) when the ras signal / RAS is enabled. do.
도 4는 본 발명의 실시예에 적용되는 비트라인 드라이버의 구조도로서, 워드라인에 교차되게 설치된 비트라인 쌍(BL, /BL)에서 비트라인(BL)의 일측종단에는 그 비트라인(BL)과 접지전압단 사이에 설치되고 병렬 테스트 제어부(36)로부터의 구동신호(WPTD1)에 의해 스위칭구동되는 NMOS트랜지스터(N4) 및 그 비트라인(BL)과 전원전압단 사이에 설치되고 병렬 테스트 제어부(36)로부터의 구동신호(WPTD2)에 의해 스위칭구동되는 PMOS트랜지스터(P3)가 갖추어지고, 상기 비트라인 바(/BL)의 일측종단에는 그 비트라인 바(/BL)와 접지전압단 사이에 설치되고 병렬 테스트 제어부(36)로부터의 구동신호(/WPTD2)에 의해 스위칭구동되는 NMOS트랜지스터(N5) 및 그 비트라인 바(/BL)와 전원전압단 사이에 설치되고 병렬 테스트 제어부(36)로부터의 구동신호(/WPTD1)에 의해 스위칭구동되는 PMOS트랜지스터(P4)가 갖추어진다.4 is a structural diagram of a bit line driver applied to an embodiment of the present invention, in which one end of a bit line BL is disposed at one end of the bit line pair BL and / BL intersecting the word line. The NMOS transistor N4, which is installed between the ground voltage terminals and switched by the drive signal WPTD1 from the parallel test control unit 36, is installed between the bit line BL and the power supply voltage terminal and is connected to the parallel test control unit 36. A PMOS transistor P3 switched by a drive signal WPTD2 from the circuit board), and at one end of the bit line bar / BL, between the bit line bar / BL and the ground voltage terminal. The NMOS transistor N5 switched by the drive signal / WPTD2 from the parallel test control unit 36 and the bit line bar (/ BL) and the power supply voltage terminal are installed and driven from the parallel test control unit 36. Switched by a signal (/ WPTD1) The PMOS transistor P4 is provided.
이러한 비트라인 드라이버구조에 따르면, 병렬 테스트 제어부(36)로부터의 구동신호(WPTD1, WPTD2)에 의해 NMOS트랜지스터(N4, N5)와 PMOS트랜지스터(P3, P4)가 온/오프스위칭구동되어 비트라인 쌍(BL, /BL)을 전원전압레벨(Vdd) 또는 접지전압레벨(Vss)로 구동시킨다.According to such a bit line driver structure, the NMOS transistors N4 and N5 and the PMOS transistors P3 and P4 are driven on / off by the driving signals WPTD1 and WPTD2 from the parallel test control unit 36 so as to perform bit line pairing. (BL, / BL) is driven to the power supply voltage level Vdd or the ground voltage level Vss.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 소자의 병렬 테스트 제어장치의 동작에 대해 도 5 및 도 6의 동작타이밍도를 기초로 설명하면 다음과 같다.Next, the operation of the parallel test control apparatus for the semiconductor memory device according to the exemplary embodiment of the present invention configured as described above will be described based on the operation timing diagrams of FIGS. 5 and 6.
먼저, 도 5를 참조하여 하이데이터를 라이트/리드할 경우에 대해 설명하면, 카스 버퍼(10)로부터의 카스신호(/CAS)와 라스 버퍼(12)로부터의 라스신호(/RAS) 및 라이트 인에이블 버퍼(14)로부터의 라이트 인에이블신호(/WE)의 조합에 의해 WCBR상황이 되고, 병렬 테스트 모드로의 진입을 알리는 신호(PT)가 하이레벨로 되면 병렬 테스트 제어부(36)는 어드레스 버퍼(16)와 로오 디코더(22)에 제어신호(WPTC)를 인가하여 동작디스에이블상태로 만든다. 즉, 로오 어드레스신호(X-dec.신호; 도 3참조)가 로우레벨이 되고 워드라인 부스팅신호(pxi)가 접지전압(Vss)레벨인 경우 병렬 테스트 모드시 PMOS소자(P2)가 턴온상태이므로 워드라인(W/L)에 실린 고전압(VPP)이 풀업소자(P1)를 통해 상기 워드라인 부스팅신호(pxi)의 입력단으로 빠지게 된다. 다시 말해서, 병렬 테스트 모드시에는 워드라인(W/L)이 턴온상태로 있어야 됨에도 불구하고 어드레스 버퍼(16)가 동작하여 어드레스가 로오 디코더(22)로 제공되면 풀다운소자(N1)의 턴온에 의해 워드라인(W/L)이 턴오프상태로 되기 때문에 병렬 테스트 모드시에는 상기 어드레스 버퍼(16)와 로오 디코더(22)의 동작을 디스에이블상태로 만든다.First, a case of writing / reading high data will be described with reference to FIG. 5. The cas signal (/ CAS) from the cas buffer 10 and the ras signal (/ RAS) and the write in from the las buffer 12 are described. When the WCBR situation is caused by the combination of the write enable signal / WE from the enable buffer 14, and the signal PT indicating the entry into the parallel test mode becomes high, the parallel test control unit 36 performs an address buffer. The control signal WPTC is applied to the 16 and the row decoder 22 to make the operation disable state. That is, when the row address signal (X-dec. Signal; see FIG. 3) is at the low level and the word line boosting signal pxi is at the ground voltage Vss level, the PMOS device P2 is turned on in the parallel test mode. The high voltage VPP on the word line W / L is pulled out to the input terminal of the word line boosting signal pxi through the pull-up element P1. In other words, although the word buffer W / L should be turned on in the parallel test mode, when the address buffer 16 operates and the address is supplied to the row decoder 22, the pull-down element N1 turns on. Since the word line W / L is turned off, the operation of the address buffer 16 and the row decoder 22 is disabled in the parallel test mode.
한편, 셀에 라이트동작을 수행하는 사이클을 인지하는 신호인 라이트 사이클 감지신호(WPTB; WCBR상황에서 라이트 인에이블신호(/WE)가 로우인 구간의 신호)가 상기 카스신호(/CAS)와 라이트 인에이블신호(/WE)의 조합에 의해 병렬 테스트 제어부(36)에서 생성됨에 따라 그 병렬 테스트 제어부(36)는 구동신호(WPTD1, WPTD2)를 비트라인 센스 앰프(32)로 보내고, 그 비트라인 센스 앰프(32)는 데이터 입력 버퍼(28)로 입력된 데이터(D)를 입출력 게이트(30)를 통해 입력받아 메모리 셀 어레이(26)내의 모든 메모리 셀에 라이트한다. 이때 상기 데이터 입력 버퍼(28)에 입력된 데이터(D)가 하이레벨이므로 하이데이터가 모든 메모리 셀에 라이트된다.On the other hand, a write cycle detection signal (WPTB) which is a signal for recognizing a cycle for performing a write operation on a cell is a signal in which a write enable signal (/ WE) is low in a WCBR situation) and the cas signal (/ CAS). As the parallel test control section 36 is generated by the combination of the enable signal / WE, the parallel test control section 36 sends the drive signals WPTD1 and WPTD2 to the bit line sense amplifier 32, and the bit line. The sense amplifier 32 receives the data D input to the data input buffer 28 through the input / output gate 30 and writes all the memory cells in the memory cell array 26. At this time, since the data D input to the data input buffer 28 is high level, high data is written to all the memory cells.
즉, 상기 병렬 테스트 제어부(36)에서의 라이트 사이클 감지신호(WPTB; 로우레벨의 신호)는 로오 디코더(22; 도 3참조)로 인가되어 PMOS소자(P2)만을 턴온시킴으로써 워드라인(W/L)에는 고전압(VPP)이 인가되어 인에이블된다. 또한, 하이데이터 라이트시에는 상기 병렬 테스트 제어부(36)에서의 구동신호(WPTD1, WPTD2)가 로우이므로 도 4에서의 PMOS트랜지스터(P3) 및 NMOS트랜지스터(N5)만 턴온되어 비트라인(BL)을 하이레벨(Vdd)로 만들고 비트라인 바(/BL)를 로우레벨(Vss)로 만든다. 그에 따라, 모든 메모리 셀에는 하이데이터가 동시에 실리게 된다.That is, the write cycle detection signal WPTB (low level signal) in the parallel test control unit 36 is applied to the row decoder 22 (see FIG. 3) to turn on only the PMOS device P2 to thereby turn on the word line W / L. ) Is enabled by applying a high voltage (VPP). In the high data write operation, since the driving signals WPTD1 and WPTD2 of the parallel test controller 36 are low, only the PMOS transistor P3 and the NMOS transistor N5 in FIG. 4 are turned on to turn on the bit line BL. Make it high level (Vdd) and make bitline bar (/ BL) low level (Vss). Accordingly, high data is simultaneously loaded in all memory cells.
이후, 그 라이트된 32개의 하이데이터를 리드하는 경우 데이터 출력 버퍼(34)가 출력 인에이블신호(OEB)에 의해 일정시간간격을 두고 동작인에이블됨에 따라 32개의 하이데이터를 하나씩 리드하여 비교하면서 같으면 패스(pass), 다르면 결함(fail)으로 판정하게 된다.Thereafter, when the 32 high data are read, the data output buffer 34 reads and compares 32 high data one by one as the operation is enabled at a predetermined time interval by the output enable signal (OEB). Pass, if different, will be determined as a failure.
이와 반대로, 도 6을 참조하여 로우데이터를 라이트/리드할 경우에 대해 설명하면, 상기 카스신호(/CAS)와 라스신호(/RAS) 및 라이트 인에이블신호(/WE)의 조합에 의해 WCBR상황이 되고, 병렬 테스트 모드로 진입하게 되면 병렬 테스트 제어부(36)는 어드레스 버퍼(16)와 로오 디코더(22)의 동작을 디스에이블시킨다. 한편, 상기 카스신호(/CAS)와 라이트 인에이블신호(/WE)의 조합에 의해 라이트 사이클 감지신호(WPTB)가 병렬 테스트 제어부(36)에서 생성됨에 따라 그 병렬 테스트 제어부(36)는 구동신호(WPTD1, WPTD2)를 비트라인 센스 앰프(32)로 보내고, 그 비트라인 센스 앰프(32)는 데이터 입력 버퍼(28)로 입력된 데이터(D)를 입출력 게이트(30)를 통해 입력받아 메모리 셀 어레이(26)내의 모든 메모리 셀에 라이트한다. 이때 상기 데이터 입력 버퍼(28)에 입력된 데이터(D)가 로우레벨이므로 로우데이터가 모든 메모리 셀에 라이트된다.On the contrary, with reference to FIG. 6, the case of writing / reading the raw data will be described. WCBR situation is based on the combination of the CAS signal / CAS, the ras signal / RAS, and the write enable signal / WE. When the parallel test mode is entered, the parallel test control unit 36 disables operations of the address buffer 16 and the row decoder 22. Meanwhile, as the write cycle detection signal WPTB is generated by the parallel test control unit 36 by the combination of the cas signal / CAS and the write enable signal / WE, the parallel test control unit 36 generates a drive signal. (WPTD1, WPTD2) are sent to the bit line sense amplifier 32, and the bit line sense amplifier 32 receives the data D input to the data input buffer 28 through the input / output gate 30 and the memory cell. Writes to all memory cells in array 26. At this time, since the data D input to the data input buffer 28 is at the low level, the low data is written to all the memory cells.
즉, 상기 병렬 테스트 제어부(36)에서의 라이트 사이클 감지신호(WPTB)에 의해 워드라인(W/L)이 인에이블되고, 로우데이터를 라이트해야 되기 때문에 상기 병렬 테스트 제어부(36)에서의 구동신호(WPTD1, WPTD2)는 하이레벨로 만들어지며, 그 하이레벨의 구동신호(WPTD1, WPTD2)에 의해 도 4에서의 NMOS트랜지스터(N4) 및 PMOS트랜지스터(P4)만 턴온되어 비트라인(BL)을 로우레벨(Vss)로 만들고 비트라인 바(/BL)를 하이레벨(Vdd)로 만든다. 그에 따라, 모든 메모리 셀에는 로우데이터가 동시에 실리게 된다.That is, since the word line W / L is enabled by the write cycle detection signal WPTB in the parallel test control unit 36 and the low data must be written, the drive signal in the parallel test control unit 36. (WPTD1, WPTD2) are made high and only the NMOS transistor N4 and PMOS transistor P4 in FIG. 4 are turned on by the high-level driving signals WPTD1 and WPTD2 to turn the bit line BL low. Make level (Vss) and make bitline bar (/ BL) high level (Vdd). As a result, row data is simultaneously loaded in all memory cells.
이후, 그 라이트된 32개의 로우데이터를 리드하는 경우 데이터 출력 버퍼(34)가 출력 인에이블신호(OEB)에 의해 일정시간간격을 두고 동작인에이블됨에 따라 32개의 로우데이터를 하나씩 리드하여 비교하면서 같으면 패스(pass), 다르면 결함(fail)으로 판정하게 된다.Thereafter, when the 32 low data are read, the data output buffer 34 reads and compares the 32 low data one by one as the operation is enabled at a predetermined time interval by the output enable signal (OEB). Pass, if different, will be determined as a failure.
이상 설명한 바와 같은 본 발명에 의하면, 32비트씩 64메가 비트의 모든 메모리 셀에 라이트하는 사이클의 수를 하나의 사이클로 줄이므로써 테스트 시간을 대폭적으로 줄이게 된다.According to the present invention as described above, the test time is drastically reduced by reducing the number of cycles written to all memory cells of 64 megabits by 32 bits in one cycle.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.
도 1은 종래의 반도체 메모리 소자의 병렬 테스트 방법을 설명하는 타이밍도,1 is a timing diagram illustrating a parallel test method of a conventional semiconductor memory device;
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 병렬 테스트 제어장치의 블럭구성도,2 is a block diagram of a parallel test control apparatus for a semiconductor memory device according to an embodiment of the present invention;
도 3은 도 2에 도시된 로오 디코더의 내부회로도,3 is an internal circuit diagram of the row decoder shown in FIG.
도 4는 본 발명의 실시예에 적용되는 비트라인 드라이버의 구조도,4 is a structural diagram of a bit line driver applied to an embodiment of the present invention;
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 병렬 테스트 방법의 설명중 하이데이터 라이트/리드시의 병렬 테스트 동작타이밍도,5 is a diagram illustrating a parallel test operation timing at high data write / read in the parallel test method of the semiconductor memory device according to the embodiment of the present invention;
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 병렬 테스트 방법의 설명중 로우데이터 라이트/리드시의 병렬 테스트 동작타이밍도이다.FIG. 6 is a timing diagram illustrating a parallel test operation during low data write / read in the parallel test method of a semiconductor memory device according to an exemplary embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명><Description of reference numerals for main parts of the drawings>
10 : 카스 버퍼 12 : 라스 버퍼10: cas buffer 12: las buffer
14 : 라이트 인에이블 버퍼 16 : 어드레스 버퍼14: Write enable buffer 16: Address buffer
18 : 로오 프리디코더 20 : 컬럼 프리디코더18: Roo predecoder 20: Column predecoder
22 : 로오 디코더 24 : 컬럼 디코더22: Roo Decoder 24: Column Decoder
26 : 메모리 셀 어레이 28 : 데이터 입력 버퍼26 memory cell array 28 data input buffer
30 : 입출력 게이트 32 : 비트라인 센스 앰프30: input / output gate 32: bit line sense amplifier
34 : 데이터 출력 버퍼 36 : 병렬 테스트 제어부34: data output buffer 36: parallel test control
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