KR100536575B1 - Array power supply circuit - Google Patents
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Abstract
여기에 개시된 반도체 메모리 장치는 어레이 전원 전압 발생 회로를 포함한다. 어레이 전원 전압 발생 회로는 복수개의 어레이 블록들이 복수개의 영역들로 분리될 때, 상기 회로에 근접한 어레이 블록에 공급되는 기준 전압과 선택된 어레이 블록에 공급되는 전압을 비교하여 비교 신호를 발생하는 비교 회로와, 상기 비교 신호에 응답하여, 상기 블록에 공급되는 전압이 상기 기준 전압보다 낮을 때 어레이 블록에 전원을 공급하기 위한 구동 회로를 포함한다. 이로써 오버 슈팅으로 인한 전력 소모를 막을 수 있다.The semiconductor memory device disclosed herein includes an array power supply voltage generation circuit. The array power supply voltage generation circuit includes a comparison circuit that generates a comparison signal by comparing a reference voltage supplied to an array block adjacent to the circuit with a voltage supplied to a selected array block when the plurality of array blocks are divided into a plurality of regions. And a driving circuit for supplying power to the array block when the voltage supplied to the block is lower than the reference voltage in response to the comparison signal. This can prevent power consumption due to overshooting.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 어레이 전원 전압 발생 회로를 구비하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having an array power supply voltage generation circuit.
반도체 메모리 장치는 메모리 셀들이 동일 동작 특성을 가질 수 있도록, 동일한 전압을 공급받는 것이 바람직하다. 도 1은 어레이 블록의 구성을 보여주는 블록도로서, 어레이 블록마다 어레이 전원 전압 발생 회로가 각각 대응되어 있어 복수개의 블록들 중 하나만을 선택하여 전원을 공급하면 파워 절감의 효과를 얻을 수 있다. 그리고 선택된 하나의 블록에만 파워가 공급되므로써 블록의 가장자리(B1)와 어레이 전원 전압 발생 회로와 인접한 지점(A1)에 센싱 실행의 차이가 작아진다는 이점이 있다. 그러나 이는 레이 아웃 증가를 초래하게 된다. 어레이 전원 전압 발생 회로는 블록 선택 신호가 인가되면 이에 해당되는 블록과 어레이 전원 전압 발생 회로가 선택되고, 어레이 전체로 내부 전원 전압을 공급한다.The semiconductor memory device is preferably supplied with the same voltage so that the memory cells can have the same operating characteristics. 1 is a block diagram illustrating a configuration of an array block. Each array block corresponds to an array power supply voltage generation circuit, and thus power may be saved when only one of a plurality of blocks is selected to supply power. In addition, since the power is supplied to only one selected block, the difference in sensing performance is reduced at the edge B1 of the block and the point A1 adjacent to the array power supply voltage generation circuit. However, this results in an increase in layout. When the block selection signal is applied, the array power supply voltage generator circuit selects the corresponding block and the array power supply voltage generator circuit, and supplies an internal power supply voltage to the entire array.
상기와 같은 구성을 갖는 반도체 메모리 장치는 고집적화 추세로 나아가는 있는 현입장에서는 어레이 전원 전압 발생 회로들로 인해 레이 아웃 면적이 증가하므로 바람직하지 않은 구조라 할 수 있다.The semiconductor memory device having the above-described configuration is an undesirable structure because the layout area is increased due to the array power supply voltage generation circuits at the current stage of high integration.
도 2는 또 다른 반도체 메모리 장치의 어레이 블록의 구성을 보여주는 회로도로서, 각 블록마다 배열되던 어레이 전원 전압 발생 회로를 어레이 전체에 하나만 존재하도록 하므로써, 도 1의 그것보다 레이 아웃 면적을 줄일 수 있다. 원하는 레벨로 어레이 전체에 전원을 공급하기 위하여 어레이 전원 전압 발생 회로와 인접한 어레이 블록의 제 1 지점 (A2)과 상기 어레이 블록과는 반대편에 위치하는 어레이 블록의 가장자리인 제 2 지점 (B2)에 전압을 비교하여 원하는 레벨로 전원을 공급한다.FIG. 2 is a circuit diagram showing the configuration of an array block of another semiconductor memory device. Since only one array power supply voltage generation circuit arranged for each block exists in the entire array, the layout area may be reduced than that of FIG. 1. A voltage at a first point A2 of the array block adjacent to the array power supply voltage generating circuit and a second point B2, which is an edge of the array block opposite the array block, for supplying power to the entire array at a desired level. Compare and supply power to the desired level.
상기 제 2 지점 (B2)의 전압은 파워 라인 (power line)을 통해 어레이 전원 전압 발생 회로 피드백되어 이를 기준 전압 (reference voltage)과 비교하는데, 만일 피드백된 전압이 기준 전압보다 낮다면 이를 구동시켜 보다 높은 전압을 인가하고, 반대로 피드백된 전압이 기준 전압보다 높다면 어레이로의 전원 공급을 차단한다.The voltage at the second point B2 is fed back to the array power supply voltage generation circuit via a power line and compared with the reference voltage. If the fed back voltage is lower than the reference voltage, it is driven to If a high voltage is applied and conversely the feedback voltage is higher than the reference voltage, the power supply to the array is cut off.
그런 후, 센싱 구간으로 접어들게 되면 제 2 지점 (B2)은 공급된 전원 전압이 소모됨에 어레이 전원 전압 발생 회로로 피드백되는 전원의 레벨은 급격하게 낮아져 상기 어레이 전원 전압 발생 회로의 출력단의 전압을 구동시킨다. 그로 인해 어레이 전원 전압 발생 회로와 근접한 제 1 지점 (A2)에서는 원하는 전압 레벨이상으로 높은 전압을 공급받는 오버 슈팅 (over shooting) 현상이 도 3에서와 같이 발생하게 된다 (A). 상기 오버 슈팅은 피드백 라인과 어레이 전원 전압 발생 회로간의 거리가 멀수록 그리고 파워 라인의 로딩 변화가 클수록 더욱 심하게 나타난다.Then, when entering the sensing period, the second point B2 consumes the supplied power voltage, and thus the level of the power fed back to the array power supply voltage generator is drastically lowered to drive the voltage at the output terminal of the array power supply voltage generator circuit. Let's do it. As a result, an over shooting phenomenon in which a high voltage is supplied above a desired voltage level occurs at the first point A2 close to the array power supply voltage generation circuit as shown in FIG. 3. The overshooting is more severe as the distance between the feedback line and the array power supply voltage generation circuit and the load change of the power line is greater.
이는 센싱의 이점을 얻기 위해서는 레이 아웃 면적이 증가하고, 레이 아웃 면적의 감소 효과를 얻기 위해서는 센싱시 노이즈가 증가하게 되는 문제점이 발생하게된다.This causes a problem that the layout area is increased to obtain the advantages of sensing, and the noise is increased at the time of sensing to obtain a reduction effect of the layout area.
따라서, 본 발명의 목적은 어레이 전원 전압 공급시 레이 아웃 면적의 증가와 센싱시 노이즈를 줄일 수 있는 반도체 메모리 장치를 제공하기 위함이다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of increasing the layout area when supplying an array power supply voltage and reducing noise during sensing.
(구성)(Configuration)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 복수 개의 어레이 블록들과; 상기 어레이 블록들은 어레이 블록을 양분하는 적어도 하나 이상의 제어 신호에 따라 적어도 하나 이상의 영역들로 분리되며, 상기 어레이 블록들에 전원이 전달되는 파워 라인과; 상기 파워 라인을 통해 공급된 전압이 피드백되는 피드백 라인과; 상기 선택된 영역내의 어레이 블록들에 근접하여 상기 어레이 블록들에 전원 전압을 공급하기 위한 복수 개의 어레이 전원 전압 공급 회로들을 포함하며, 상기 각 어레이 전원 전압 공급 회로들은 기준 전압과 상기 영역들 중 선택된 영역 내의 어레이 블록에 공급되는 전압을 비교하여 비교 신호를 발생하는 비교 회로와; 상기 비교 신호에 응답하여, 상기 블록에 공급되는 전압이 상기 기준 전압보다 낮을 때 상기 메모리 블록에 전원을 공급하기 위한 구동 회로를 포함한다.According to one aspect for achieving the above object, a plurality of array blocks; The array blocks are divided into at least one or more regions according to at least one control signal dividing the array block, and a power line to which power is transferred to the array blocks; A feedback line to which the voltage supplied through the power line is fed back; A plurality of array power supply voltage supply circuits for supplying power supply voltages to the array blocks in proximity to the array blocks in the selected region, each array power supply voltage supply circuit being within a reference voltage and within a selected one of the regions. A comparison circuit for comparing a voltage supplied to the array block to generate a comparison signal; And a driving circuit for supplying power to the memory block when the voltage supplied to the block is lower than the reference voltage in response to the comparison signal.
바람직한 실시예에 있어서, 상기 어레이 전원 전압 공급 회로들 각각은 상기 분리된 영역들 중 하나를 선택하는 제어 신호에 응답하여 어레이 전원 전압을 공급한다.In a preferred embodiment, each of the array supply voltage supply circuits supplies an array supply voltage in response to a control signal that selects one of the separated regions.
바람직한 실시예에 있어서, 상기 비교 회로는 차동 증폭기이다.In a preferred embodiment, the comparison circuit is a differential amplifier.
이와 같은 장치에 의해서, 어레이 면적과 전력 소모를 줄일 수 있다.Such a device can reduce the array area and power consumption.
(실시예)(Example)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 4 및 도 5에 의거하여 설명하면 다음과 같다.Hereinafter, a description will be given with reference to FIGS. 4 and 5 according to a preferred embodiment of the present invention.
이하 어레이 블록들이 두 개의 영역으로 나누어지는 경우에 한하여 어레이 전원 전압 발생 회로의 동작을 설명한다.Hereinafter, the operation of the array power supply voltage generation circuit will be described only when the array blocks are divided into two regions.
선택된 어레이 블록들의 위치에 따라 이에 근접한 어레이 전원 전압 발생 회로가 선택적으로 구동된다. 그러므로 하나의 어레이 전원 전압 발생 회로로 인해 발생하던 오버 슈팅을 줄일 수 있다.Depending on the position of the selected array blocks, an array power supply voltage generation circuit proximate thereto is selectively driven. Therefore, overshooting caused by one array supply voltage generation circuit can be reduced.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.4 is a block diagram illustrating a configuration of a semiconductor memory device according to an embodiment of the present invention.
도 4를 참조하면, 반도체 메모리 장치는 복수 개의 어레이 블록들 (100)과 이들에 전원을 공급하기 위한 어레이 전원 전압 발생 회로들 (130a, 130b)로 구성된다. 상기 어레이 블록들의 중앙 부분(A3)을 기준으로 좌측 어레이 블록들 BLK<0> ∼ BLK<7>과 우측 어레이 블록들 BLK<8> ∼ BLK<15>로 나누어진다. 상기 어레이 블록들 외곽에는 어레이 전원 전압이 전달되는 파워 라인이 배치되어 있다. 그리고 피드백 라인이 상기 중앙 부분(A3)을 기준으로 우측 피드백 라인과 좌측 피드백 라인으로 나뉘어진다.Referring to FIG. 4, the semiconductor memory device includes a plurality of array blocks 100 and array power supply voltage generation circuits 130a and 130b for supplying power thereto. The left array blocks BLK <0> to BLK <7> and the right array blocks BLK <8> to BLK <15> are divided based on the center portion A3 of the array blocks. The power line to which the array power supply voltage is transmitted is disposed outside the array blocks. The feedback line is divided into a right feedback line and a left feedback line based on the center portion A3.
상기 어레이 블록들 BLK<0> ∼ BLK<15>은 외부로부터 인가되는 어드레스 신호(RAi/RAiB)에 의해 크게 두 영역으로 나누어지며 이들은 각각 제 1 및 제 2 어레이 전원 전압 발생 회로들(130a, 130b)로부터 전원을 공급받는다. 다시 말해, 어드레스 신호 (RAi/RAiB)를 기준으로 우측에 배열되는 메모리 블록들 BLK<8> ∼BLK<15>은 제 1 어레이 전원 전압 발생 회로 (130a)를 통해 전압을 공급받고, 좌측에 배열되는 메모리 블록들 BLK<0> ∼ BLK<7>은 제 2 어레이 전원 전압 발생 회로 (130b)로부터 전원을 공급받는다.The array blocks BLK <0> to BLK <15> are largely divided into two regions by an address signal RAi / RAiB applied from the outside, and they are respectively divided into first and second array power supply voltage generation circuits 130a and 130b. It is powered by). In other words, the memory blocks BLK <8> to BLK <15> arranged on the right side based on the address signal RAi / RAiB are supplied with the voltage through the first array power supply voltage generation circuit 130a and arranged on the left side. The memory blocks BLK <0> to BLK <7> are supplied with power from the second array power supply voltage generation circuit 130b.
상기 각 어레이 전원 전압 발생 회로 (130a, 130b)는 어레이 블록들에 공급되던 전압 (Vfb)을 피드백 라인으로부터 전달받고 이를 기준 전압(VCCA)을 비교하기 위한 비교 회로(110a, 110b)와, 상기 비교 신호에 응답하여 어레이 전원 전압 을 구동하기 위한 구동 회로(120a, 120b)를 포함한다.Each of the array power supply voltage generation circuits 130a and 130b receives a voltage Vfb supplied to the array blocks from a feedback line and compares the comparison voltages 110a and 110b to compare the reference voltage VCCA. Drive circuits 120a and 120b for driving the array power supply voltage in response to the signal.
도 5는 어레이 전원 전압 발생 회로의 구성을 구체적으로 보여주는 회로도이다.5 is a circuit diagram specifically showing a configuration of an array power supply voltage generation circuit.
상기 제 1 및 제 2 어레이 전원 전압 발생 회로들 각각은 상기 피드백 라인을 통해 전달되는 어레이 전원 전압 (Vfb)과 상기 기준 전압 (VREF)을 비교하기 위한 비교 회로 (110a, 110b)와 상기 비교 회로 (110a, 110b)의 출력 신호에 응답하여 어레이 전원 전압 (VCCA)을 공급하는 구동 회로 (120a, 120b)를 포함한다.Each of the first and second array power supply voltage generation circuits includes a comparison circuit 110a and 110b and the comparison circuit for comparing the array power supply voltage Vfb and the reference voltage VREF transmitted through the feedback line. Drive circuits 120a and 120b for supplying the array power supply voltage VCCA in response to the output signals of 110a and 110b.
상기 비교 회로 (110a, 110b)는 PMOS 트랜지스터들 (PM1, PM2, PM3)과 NMOS 트랜지스터들 (NM1, NM2, NM3)들로 구성된 차동 증폭기이다. 상기 비교 회로 (110, 110b)는 NMOS 트랜지스터들 (NM1, NM2)의 게이트들로 얻고자 하는 전원 레벨을 갖는 기준 전압 (Vref)과 어레이 블록의 중간 지점 (A3)으로부터 피드백되는 전압을 공급받아 이들을 비교하게 된다. 그리고 구동 회로 (130a, 130b)는 상기 비교 회로(110a, 110b)의 출력단에 직렬로 접속되는 인버터 (I1, I2)들과 소오스로 외부 전원 전압을 인가받고, 게이트는 상기 인버터의 출력단에 접속되고 드레인은 접지되는 PMOS 트랜지스터 (PM4)를 포함하고 있다.The comparison circuits 110a and 110b are differential amplifiers composed of PMOS transistors PM1, PM2, PM3 and NMOS transistors NM1, NM2, NM3. The comparison circuits 110 and 110b receive a reference voltage Vref having a power supply level to be obtained as gates of the NMOS transistors NM1 and NM2 and a voltage fed back from an intermediate point A3 of the array block. Will be compared. In addition, the driving circuits 130a and 130b receive an external power supply voltage through the sources of the inverters I1 and I2 connected in series with the output terminals of the comparison circuits 110a and 110b, and the gate is connected to the output terminal of the inverter. The drain includes a PMOS transistor PM4 that is grounded.
우선, 전 어레이 블록을 양분하는 RAi, RAiB 인폼을 받는 어레이 전원 전압 발생 회로들 (130a, 130b)이 있고, 상기 각 어레이 전원 전압 발생 회로 (130a, 130b)의 비교 회로 (110a, 110b)로 피드백하는 부분을 A3으로 한다. A3을 기준으로 어레이 우측에 배열되는 블록들 BLK<8> ∼ BLK<15>중 하나가 선택되면 RAi로 인해 우측의 제 1 어레이 전원 전압 발생 회로 (130a)가 구동되고, 반대로 좌측의 어레이 블록들 BLK<0> ∼ BLK<7> 중 하나가 선택되면 RAiB로 인해 제 2 어레이 전원 전압 발생 회로 (130b)가 구동된다.First, there are array power supply voltage generation circuits 130a and 130b that receive RAi and RAiB information that bisect all the array blocks, and feed back to the comparison circuits 110a and 110b of each of the array power supply voltage generation circuits 130a and 130b. The part to say is A3. If one of the blocks BLK <8> to BLK <15> arranged on the right side of the array is selected based on A3, the first array power supply voltage generation circuit 130a on the right side is driven by RAi, and conversely, the array blocks on the left side. If one of BLK <0> to BLK <7> is selected, the second array power supply voltage generation circuit 130b is driven by RAiB.
어레이 전원 전압 발생 회로 (130a, 130b)의 출력쪽에서 상대적으로 가까운 부위를 검출 하기 때문에 VCCA레벨의 오버 슈팅폭을 줄일 수 있다. 그리고 상기 어드레스 신호에 따라 활성화되는 어레이 전원 전압 발생 회로만을 동작시키기 때문에 선택된 블록의 전압 레벨이 기준 전압과 동일하게 유지된다. 상기 제 1 및 제 2 어레이 전원 전압 발생 회로 (130a, 130b)들 중 어느 하나만을 선택적으로 구동시키므로 전력의 소모를 줄일 수 있다.The overshooting width of the VCCA level can be reduced because a relatively close portion is detected at the output side of the array power supply voltage generation circuits 130a and 130b. Since only the array power supply voltage generation circuit activated according to the address signal is operated, the voltage level of the selected block is kept equal to the reference voltage. Since only one of the first and second array power supply voltage generation circuits 130a and 130b is selectively driven, power consumption may be reduced.
이상은 어레이를 두부분으로 나누어 제어하는 경우를 기술한 것이고, 오버 슈팅 폭을 더욱 작게 하고자 할 때에는 레이아웃 면적을 고려하여 어레이를 다수개의 영역으로 나누어 제어할 수 있다.The above describes a case in which the array is controlled in two parts. In order to further reduce the overshooting width, the array can be divided and controlled in consideration of the layout area.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention is shown according to the above description and drawings, but this is merely described for example, and various changes and modifications are possible without departing from the technical spirit of the present invention. .
따라서, 본 발명에 따른 어레이 전원 전압 발생 회로는 레이 아웃 면적의 감소와 함께 외부 전원 전압의 오버 슈팅을 줄일 수 있다.Therefore, the array power supply voltage generation circuit according to the present invention can reduce the overshooting of the external power supply voltage while reducing the layout area.
도 1은 종래 기술에 따른 어레이 블록의 구성을 보여주는 블록도:1 is a block diagram showing the configuration of an array block according to the prior art:
도 2는 어레이 블록의 구성을 보여주는 블록도:2 is a block diagram showing the configuration of an array block:
도 3은 종래 기술에 따른 문제점을 보여주는 파형도:3 is a waveform diagram showing a problem according to the prior art:
도 4는 본 발명의 실시예에 따른 어레이 블록의 구성을 보여주는 블록도:4 is a block diagram showing a configuration of an array block according to an embodiment of the present invention:
도 5는 본 발명의 실시예에 따른 어레이 전원 전압 발생 회로의 구성을 보여주는 회로도이다.5 is a circuit diagram showing the configuration of an array power supply voltage generating circuit according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings
130a, 130b : 어레이 전원 전압 발생 회로 110a, 110b : 비교 회로130a, 130b: array power supply voltage generation circuit 110a, 110b: comparison circuit
120a, 120b : 구동 회로120a, 120b: drive circuit
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20091113 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |