KR100535072B1 - Synchro DRAM Enables Multiple Banks Simultaneously - Google Patents

Synchro DRAM Enables Multiple Banks Simultaneously Download PDF

Info

Publication number
KR100535072B1
KR100535072B1 KR1019980029310A KR19980029310A KR100535072B1 KR 100535072 B1 KR100535072 B1 KR 100535072B1 KR 1019980029310 A KR1019980029310 A KR 1019980029310A KR 19980029310 A KR19980029310 A KR 19980029310A KR 100535072 B1 KR100535072 B1 KR 100535072B1
Authority
KR
South Korea
Prior art keywords
rtv
signal
predecoder
control signals
command
Prior art date
Application number
KR1019980029310A
Other languages
Korean (ko)
Other versions
KR20000009116A (en
Inventor
송대식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019980029310A priority Critical patent/KR100535072B1/en
Publication of KR20000009116A publication Critical patent/KR20000009116A/en
Application granted granted Critical
Publication of KR100535072B1 publication Critical patent/KR100535072B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 복수개의 뱅크를 동시에 인에이블시켜 각 뱅크의 선택된 메모리 셀을 동시에 턴온시킬 수 있는 싱크로노스 디램에 관한 것이다. 본 발명의 싱크로노스 디램은 뱅크에 로우 어드레스를 인가하는 프리디코더를 동시에 인에이블 시킬 수 있는 논리 수단을 구비한다.The present invention relates to a synchro DRAM capable of simultaneously enabling a plurality of banks to turn on selected memory cells in each bank simultaneously. The synchro DRAM of the present invention includes logic means capable of simultaneously enabling a predecoder for applying a row address to a bank.

Description

복수개의 뱅크를 동시에 인에이블시키는 싱크로노스 디램Synchro DRAM Enables Multiple Banks Simultaneously

본 발명은 복수개의 뱅크를 갖는 싱크로노스 디램에 관한것으로, 특히 복수개의 뱅크를 동시에 인에이블시켜 각 뱅크의 선택된 메모리 셀을 동시에 턴온시킬 수 있는 싱크로노스 디램에 관한 것이다.The present invention relates to a synchronous DRAM having a plurality of banks, and more particularly to a synchronous DRAM that can simultaneously turn on selected memory cells in each bank by enabling a plurality of banks simultaneously.

도 1 은 뱅크를 순차적으로 인에이블시키는 종래의 싱크로노스 디램 구조도이다.1 is a diagram illustrating a conventional synchro DRAM structure for enabling a bank sequentially.

도시된 싱크로노스 디램은 커맨드 디코더와, 제어 신호 발생기와, 복수개의 프리디코더와, 복수개의 뱅크 (뱅크0, 뱅크1, 뱅크2, 뱅크3)를 포함한다.The illustrated synchro DRAM includes a command decoder, a control signal generator, a plurality of predecoders, and a plurality of banks (bank 0, bank 1, bank 2, and bank 3).

커맨드 디코더는 /RAS, /CAS, /WE 의 신호를 조합하여 커맨드 신호 (rtv) 를 출력한다. 제어 신호 발생기는 커맨드 신호 (rtv) 및 뱅크 선택 어드레스 (abk1<0:1>, abk0<0:1>)를 수신하여 복수개의 제어신호 (rtv_b0, rtv_b1, rtv_b2, rtv_b3) 를 발생시킨다. 각 프리디코더는 로우 어드레스 (ax<0:n>) 를 수신한다. 프리디코더에 수신된 로우 어드레스는 제어신호에 의하여 제어되어 선택된다. 각 뱅크는 그에 대응하는 프리디코더로부터의 출력 신호 (ax_b0<0:n>, ax_b1<0:n>, ax_b2<0:n>, ax_b3<0:n>) 에 의하여 선택되며, 선택된 로우 어드레스에 의하여 뱅크내의 워드라인은 인에이블 상태로된다.The command decoder outputs the command signal rtv by combining the signals of / RAS, / CAS and / WE. The control signal generator receives the command signal rtv and the bank selection addresses abk1 <0: 1>, abk0 <0: 1> and generates a plurality of control signals rtv_b0, rtv_b1, rtv_b2, and rtv_b3. Each predecoder receives a row address (ax <0: n>). The row address received by the predecoder is controlled and selected by the control signal. Each bank is selected by the output signals (ax_b0 <0: n>, ax_b1 <0: n>, ax_b2 <0: n>, ax_b3 <0: n>) from the corresponding predecoder and corresponding to the selected row address. This makes the word lines in the banks enabled.

도 2 는 커맨드 디코더의 일반적 회로도이다.2 is a general circuit diagram of a command decoder.

일반적으로, 싱크로노스 디램에서 뱅크를 인에이블 시키기 위하여 인가되는 /RAS, /CAS, /WE 의 논리 상태는 각각 로우, 하이, 하이 상태이다. 따라서, /RAS, /CAS, /WE 의 논리 상태가 위의 상태를 유지하면, 커맨드 디코더의 출력 신호인 커맨드 신호 (rtv) 가 액티브 상태로된다.In general, logic states of / RAS, / CAS, and / WE which are applied to enable a bank in a synchro DRAM are low, high, and high states, respectively. Therefore, when the logical states of / RAS, / CAS and / WE remain in the above state, the command signal rtv, which is an output signal of the command decoder, becomes active.

도 3 은 제어신호 발생기의 회로도이다.3 is a circuit diagram of a control signal generator.

도시된 바와같이, 제어신호 발생기는 뱅크 선택 어드레스를 수신하며, 커맨드 신호 (rtv) 에 의하여 제어된다.As shown, the control signal generator receives the bank select address and is controlled by the command signal rtv.

즉, 커맨드 신호 (rtv) 가 액티브되는 경우에만 뱅크 선택 어드레스를 출력시킨다. 이때, 뱅크 선택 어드레스 (abk1<0:1>, abk0<0:1>) 의 논리 상태는 00, 01, 10, 11 중의 하나이다. 따라서, 커맨드 신호 (rtv) 가 액티브 상태일 때 출력되는 제어신호 발생기의 출력 신호는 제어신호 (rtv_b0, rtv_b1, rtv_b2, rtv_b3) 중의 하나가된다.That is, the bank selection address is output only when the command signal rtv is activated. At this time, the logical states of the bank selection addresses abk1 <0: 1>, abk0 <0: 1> are one of 00, 01, 10, and 11. Therefore, the output signal of the control signal generator output when the command signal rtv is active becomes one of the control signals rtv_b0, rtv_b1, rtv_b2, and rtv_b3.

도 4 는 프리디코더의 회로도이다.4 is a circuit diagram of a predecoder.

도시된 바와같이, 프리디코더는 로우 어드레스 (ax<0:n>) 를 수신하여 프리디코더 각각에 대응하는 뱅크의 소정 워드라인에 상기 로우 어드레스를 전달하는 기능을 한다. 각 프리디코더는 그에 대응하는 제어신호가 액티브 상태일 경우에 인에이블 상태가 되어 동작한다.As shown, the predecoder receives the row address ax <0: n> and delivers the row address to a predetermined word line of a bank corresponding to each of the predecoder. Each predecoder is enabled when the control signal corresponding thereto is active.

전술한 도 1 내지 도 4 의 구성 및 회로로부터 알 수 있듯이, 종래의 싱크로노스 디램에서는 커맨드 신호 (rtv) 에 의하여 뱅크를 개별적으로 인에이블시켰다. 따라서, 싱크로노스 디램의 전체 뱅크를 테스트하기 위해서는 뱅크 선택 어드레스를 순차적으로 증가시켜 각 뱅크에 인가하여 테스트하여야 하였으며, 이 때문에 전체 테스트 시간이 길어지는 단점이 있었다.As can be seen from the configuration and circuit of FIGS. 1 to 4 described above, in the conventional synchro DRAM, the banks are individually enabled by the command signal rtv. Therefore, in order to test the entire bank of the synchro DRAM, the bank selection address must be sequentially increased and applied to each bank, which results in a long test time.

따라서 본 발명의 목적은 복수개의 뱅크를 동시에 인에이블시켜 테스트 시간을 감소시키는 것이다.It is therefore an object of the present invention to reduce test time by enabling multiple banks simultaneously.

상기 목적을 구현하는 본 발명은 복수개의 뱅크를 동시에 턴온 시키는 신호를 발생시키는 회로를 종래의 회로 구성에 추가하는 것이다.The present invention which implements the above object is to add a circuit for generating a signal for turning on a plurality of banks simultaneously to a conventional circuit configuration.

본 발명의 제 1실시예는 제어 신호 (xs) 와, 커맨드 디코더로부터 출력되는 커맨드 신호 (rtv) 를 수신하는 논리 수단을 포함하며, 상기 논리 수단의 출력신호는 복수개의 프리디코더를 동시에 구동시키는 구동신호 (rtv_all) 이다.A first embodiment of the present invention includes logic means for receiving a control signal xs and a command signal rtv output from a command decoder, wherein the output signal of the logic means drives a plurality of predecoder simultaneously. Is the signal (rtv_all).

본 발명의 제 2 실시예는 제 1 실시예의 구동신호 (rtv_all) 를 수신하는 제어 신호 발생기를 구비한다. 제 2 실시예의 제어 신호 발생기는 액티브 상태의 구동신호 (rtv_all) 를 수신하게 되면, 제어 신호 발생기의 출력신호인 제어신호 (rtv_b0, rtv_b1, rtv_b2, rtv_b3) 를 모두 액티브 상태로 만들어 모든 프리디코더를 인에이블 시킨다.The second embodiment of the present invention includes a control signal generator for receiving the drive signal (rtv_all) of the first embodiment. When the control signal generator of the second embodiment receives the driving signal rtv_all in the active state, all the control signals rtv_b0, rtv_b1, rtv_b2, and rtv_b3, which are output signals of the control signal generator, are made active and all the predecoder is read. Let it be.

상기 목적을 달성하기 위한 본 발명은, 외부 제어신호를 조합하여 커맨드 신호를 출력하는 커맨드 디코더; 커맨드 신호 및 뱅크 선택 어드레스를 수신하여 복수개의 제어신호를 출력하는 제어 신호 발생기; 복수개의 제어신호에 의하여 각각 제어되며 로우 어드레스를 수신하는 복수개의 프리디코더; 복수개의 프리디코더로부터의 출력신호에 의하여 인에이블 여부가 제어되는 복수개의 뱅크; 및 테스트 모드시 활성화되는 전체 뱅크 인에이블 신호에 따라 복수개의 제어신호의 인가 여부에 무관하게 복수개의 프리디코더를 동시에 인에이블시키기 위한 구동신호를 출력하는 활성화 수단을 구비함을 특징으로 한다.The present invention for achieving the above object is a command decoder for outputting a command signal by combining an external control signal; A control signal generator for receiving a command signal and a bank selection address and outputting a plurality of control signals; A plurality of predecoder each controlled by a plurality of control signals and receiving a row address; A plurality of banks controlled by the output signals from the plurality of predecoder; And activating means for outputting a driving signal for enabling a plurality of predecoders simultaneously regardless of whether a plurality of control signals are applied according to the entire bank enable signal activated in the test mode.

그리고, 상기 목적을 달성하기 위한 본 발명은, 외부 제어신호를 조합하여 커맨드 신호를 출력하는 커맨드 디코더; 커맨드 신호 및 뱅크 선택 어드레스를 수신하여 복수개의 제어신호를 출력하는 제어 신호 발생기; 복수개의 제어신호에 의하여 각각 제어되며 로우 어드레스를 수신하는 복수개의 프리디코더; 복수개의 프리디코더로부터의 출력신호에 의하여 인에이블 여부가 제어되는 복수개의 뱅크; 및 커맨드 신호와, 테스트 모드시 활성화되는 전체 뱅크 인에이블 신호를 논리조합하며 그 출력신호를 복수개의 프리디코더 각각에 인가하는 논리수단을 구비하며, 프리디코더는 논리수단의 출력신호가 액티브되면 제어 신호 발생기로부터 인가되는 복수개의 제어신호와 무관하게 프리디코더를 모두 인에이블 상태로 만드는 것을 특징으로 한다. In addition, the present invention for achieving the above object is a command decoder for outputting a command signal by combining an external control signal; A control signal generator for receiving a command signal and a bank selection address and outputting a plurality of control signals; A plurality of predecoder each controlled by a plurality of control signals and receiving a row address; A plurality of banks controlled by the output signals from the plurality of predecoder; And logic means for logically combining the command signal and the entire bank enable signal activated in the test mode, and applying the output signal to each of the plurality of predecoder, wherein the predecoder is a control signal when the output signal of the logic means is activated. Regardless of the plurality of control signals applied from the generator, the predecoder is enabled.

또한, 상기 목적을 달성하기 위한 본 발명은, 외부 제어신호를 조합하여 커맨드 신호를 출력하는 커맨드 디코더; 커맨드 신호 및 뱅크 선택 어드레스를 수신하여 복수개의 제어신호를 출력하는 제어 신호 발생기; 복수개의 제어신호에 의하여 각각 제어되며 로우 어드레스를 수신하는 복수개의 프리디코더; 복수개의 프리디코더로부터의 출력신호에 의하여 인에이블 여부가 제어되는 복수개의 뱅크; 및 커맨드 신호와, 테스트 모드시 활성화되는 전체 뱅크 인에이블 신호를 논리조합하며, 그 출력신호를 제어신호 발생기에 인가하는 논리수단을 구비하며, 제어신호 발생기는 논리 수단의 출력신호가 액티브되면 커맨드 디코더로부터 출력되는 커맨드 신호와 무관하게 복수개의 제어신호를 모두 인에이블 상태로 만드는 것을 특징으로 한다.In addition, the present invention for achieving the above object is a command decoder for outputting a command signal by combining an external control signal; A control signal generator for receiving a command signal and a bank selection address and outputting a plurality of control signals; A plurality of predecoder each controlled by a plurality of control signals and receiving a row address; A plurality of banks controlled by the output signals from the plurality of predecoder; And logic means for logically combining the command signal and the entire bank enable signal activated in the test mode, and applying the output signal to the control signal generator, wherein the control signal generator generates a command decoder when the output signal of the logic means is activated. Regardless of the command signal output from the control panel, a plurality of control signals are all enabled.

이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 5 는 본 발명 싱크로노스 디램의 제 1 실시예이다.5 is a first embodiment of the present invention synchro DRAM.

도시된 바와같이, 본 발명 제 1 실시예의 특징은 모든 뱅크를 인에이블시켜야할 때, 모든 프리디코더를 인에이블 상태로 만들어 프리디코더로 인가된 로우 어드레스를 모든 뱅크에 인가시킨다.As shown, a feature of the first embodiment of the present invention is that when all banks are to be enabled, all predecoders are enabled to apply row addresses applied to the predecoder to all banks.

이를 위하여, 제 2 실시예는 커맨드 신호 (rtv) 와 전체 뱅크 인에이블 신호(XS) 를 조합하며 그 출력신호를 제어신호 발생기에 인가하는 논리수단을 구비한다. 전체 뱅크 인에이블 신호 (XS) 는 싱크로노스 디램의 노우(No) 커넥션 핀을 사용하여 외부로부터 인가된다.To this end, the second embodiment includes logic means for combining the command signal rtv and the entire bank enable signal XS and applying its output signal to the control signal generator. The entire bank enable signal XS is applied from the outside using the No connection pin of the synchro DRAM.

도 6 는 상기 논리 수단의 회로도이다.6 is a circuit diagram of the logic means.

도시된 바와같이, 커맨드 신호 (rtv) 와 전체 뱅크 인에이블 신호 (xs) 를 수신하는 AND 게이트로 구성된다. AND 게이트의 출력신호는 모든 프리디코더를 구동시키는 구동신호 (rtv_all) 이다.As shown, it consists of an AND gate that receives the command signal rtv and the entire bank enable signal xs. The output signal of the AND gate is a drive signal (rtv_all) for driving all predecoder.

도 7 은 제 1 실시예에 사용된 프리디코더의 회로도이다.7 is a circuit diagram of a predecoder used in the first embodiment.

도시된 바와같이, 제어 신호 발생기로부터의 출력신호와 상기 논리 수단으로부터의 출력신호인 구동신호 (rtv_all) 를 OR 연산한 값과, 로우 어드레스를 AND 연산하여 그 값을 뱅크에 인가한다. 따라서, 구동신호 (rtv_all) 가 액티브 상태를 유지하는 동안에, 프리디코더는 수신한 로우 어드레스를 그에 대응하는 뱅크에 각각 인가하게 된다. 즉, 모든 뱅크가 인에이블되어 로우 어드레스에 대응하는 워드라인이 액티브된다.As shown, an OR operation is performed on the output signal from the control signal generator and the drive signal rtv_all which is the output signal from the logic means, and the row address is ANDed to apply the value to the bank. Therefore, while the driving signal rtv_all remains active, the predecoder applies the received row address to the corresponding bank, respectively. That is, all banks are enabled so that the word line corresponding to the row address is active.

도 8 는 본 발명 싱크로노스 디램의 제 2 실시예이다.8 is a second embodiment of the present invention synchro DRAM.

도시된 바와같이, 본 발명 제 2 실시예의 특징은 모든 뱅크를 인에이블시켜야할 때, 모든 프리디코더를 인에이블 상태로 만들어 프리디코더로 인가된 로우 어드레스를 모든 뱅크에 인가시킨다.As shown, a feature of the second embodiment of the present invention is that when all banks are to be enabled, all predecoders are enabled to apply row addresses applied to the predecoder to all banks.

이를 위하여, 제 2 실시예는 커맨드 신호 (rtv) 와 전체 뱅크 인에이블 신호(xs) 를 조합하며 그 출력신호를 제어신호 발생기에 인가하는 논리수단을 구비한다. 전체 뱅크 인에이블 신호 (xs) 는 싱크로노스 디램의 노우 커넥션 핀을 사용하여 외부로부터 인가된다. 논리 수단의 회로 구성은 제 1 실시예의 회로와 동일하다.To this end, the second embodiment includes logic means for combining the command signal rtv and the entire bank enable signal xs and applying the output signal to the control signal generator. The entire bank enable signal (xs) is applied from the outside using the no connection pin of the synchro DRAM. The circuit configuration of the logic means is the same as that of the first embodiment.

도 9 는 제 2 실시예에 사용된 제어신호 발생기의 회로도이다.9 is a circuit diagram of a control signal generator used in the second embodiment.

도시된 바와같이, 논리 수단으로부터의 출력신호인 구동신호 (rtv_all) 가 액티브 상태가 되면, 제어신호 발생기의 출력신호인 복수개의 제어신호 (rtv_b0, rtv_b1, rtv_b2, rtv_b3) 는 모두 액티브상태가된다. 따라서, 구동신호 (rtv_all) 가 액티브 상태가 되면, 모든 프리디코더와 뱅크가 인에이블 상태가되어 로우 어드레스에 대응하는 각 뱅크내의 워드라인이 액티브된다.As shown in the drawing, when the drive signal rtv_all, which is an output signal from the logic means, becomes active, the plurality of control signals rtv_b0, rtv_b1, rtv_b2, rtv_b3, which are output signals of the control signal generator, are all active. Therefore, when the driving signal rtv_all becomes active, all predecoders and banks are enabled, and the word line in each bank corresponding to the row address is activated.

전술한 제 1 및 제 2 실시예에 있어서, 외부 제어신호 (/RAS, /CAS, /WE)는 예시적이며, 추가적인 외부 제어 신호의 조합도 가능하다.In the above-described first and second embodiments, the external control signals / RAS, / CAS and / WE are exemplary and further combinations of external control signals are possible.

이상 상술한 바와 같이, 본 발명의 싱크로노스 디램은 종래의 노우 커넥션핀에 모든 뱅크를 동시에 동시에 인에이블시키는 신호를 인가함으로써, 순차적으로 뱅크에 억세스하는 종래 싱크로노스 디램의 경우보다 전체적인 억세스 시간을 줄일 수 있다.As described above, the synchro DRAM of the present invention applies a signal for enabling all banks simultaneously and simultaneously to the conventional no connection pin, thereby reducing the overall access time than the conventional synchro DRAM sequentially accessing the banks. Can be.

도 1 은 뱅크를 순차적으로 인에이블시키는 종래의 싱크로노스 디램 구조도.1 is a diagram of a conventional synchro DRAM structure enabling banks sequentially.

도 2 는 커맨드 디코더의 일반적 회로도.2 is a general circuit diagram of a command decoder.

도 3 은 제어신호 발생기의 회로도3 is a circuit diagram of a control signal generator;

도 4 는 프리디코더의 회로도.4 is a circuit diagram of a predecoder.

도 5 는 본 발명 싱크로노스 디램의 제 1 실시예5 is a first embodiment of the present invention synchro DRAM

도 6 는 제 1 실시예에 사용된 논리 수단의 회로도.6 is a circuit diagram of logic means used in the first embodiment.

도 7 은 제 1 실시예에 사용된 프리디코더의 회로도.7 is a circuit diagram of a predecoder used in the first embodiment.

도 8 는 본 발명 싱크로노스 디램의의 제 2 실시예.8 is a second embodiment of the present invention synchronized DRAM.

도 9 는 제 2 실시예에 사용된 제어신호 발생기의 회로도.9 is a circuit diagram of a control signal generator used in the second embodiment.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

rtv : 커맨드 신호rtv: command signal

rtvgen : 제어신호 발생기rtvgen: control signal generator

Claims (7)

외부 제어신호를 조합하여 커맨드 신호(rtv)를 출력하는 커맨드 디코더;A command decoder for outputting a command signal (rtv) by combining external control signals; 상기 커맨드 신호(rtv) 및 뱅크 선택 어드레스 (abk1<0:1>, abk0<0:1>)를 수신하여 복수개의 제어신호 (rtv_b0, rtv_b1, rtv_b2, rtv_b3)를 출력하는 제어 신호 발생기;A control signal generator for receiving the command signal (rtv) and the bank selection addresses (abk1 <0: 1>, abk0 <0: 1>) and outputting a plurality of control signals (rtv_b0, rtv_b1, rtv_b2, rtv_b3); 상기 복수개의 제어신호에 의하여 각각 제어되며 로우 어드레스를 수신하는 복수개의 프리디코더;A plurality of predecoder each controlled by the plurality of control signals and receiving a row address; 상기 복수개의 프리디코더로부터의 출력신호에 의하여 인에이블 여부가 제어되는 복수개의 뱅크; 및A plurality of banks, each of which is enabled or disabled by an output signal from the plurality of predecoder; And 테스트 모드시 활성화되는 전체 뱅크 인에이블 신호에 따라 상기 복수개의 제어신호(rtv_b0, rtv_b1, rtv_b2, rtv_b3)의 인가 여부에 무관하게 상기 복수개의 프리디코더를 동시에 인에이블시키기 위한 구동신호를 출력하는 활성화 수단을 구비함을 특징으로 하는 싱크로노스 디램.Activation means for outputting a drive signal for enabling the plurality of predecoders simultaneously regardless of whether the plurality of control signals (rtv_b0, rtv_b1, rtv_b2, rtv_b3) are applied according to the entire bank enable signal activated in the test mode Synchronous DRAM characterized in that it comprises. 외부 제어신호를 조합하여 커맨드 신호(rtv)를 출력하는 커맨드 디코더;A command decoder for outputting a command signal (rtv) by combining an external control signal; 상기 커맨드 신호(rtv) 및 뱅크 선택 어드레스 (abk1<0:1>, abk0<0:1>)를 수신하여 복수개의 제어신호(rtv_b0, rtv_b1, rtv_b2, rtv_b3)를 출력하는 제어 신호 발생기;A control signal generator for receiving the command signal (rtv) and the bank selection addresses (abk1 <0: 1>, abk0 <0: 1>) and outputting a plurality of control signals (rtv_b0, rtv_b1, rtv_b2, rtv_b3); 상기 복수개의 제어신호에 의하여 각각 제어되며 로우 어드레스를 수신하는 복수개의 프리디코더;A plurality of predecoder each controlled by the plurality of control signals and receiving a row address; 상기 복수개의 프리디코더로부터의 출력신호에 의하여 인에이블 여부가 제어되는 복수개의 뱅크; 및A plurality of banks, each of which is enabled or disabled by an output signal from the plurality of predecoder; And 상기 커맨드 신호(rtv)와, 테스트 모드시 활성화되는 전체 뱅크 인에이블 신호를 논리조합하며 그 출력신호를 상기 복수개의 프리디코더 각각에 인가하는 논리수단을 구비하며,Logic means for logically combining the command signal (rtv) and the entire bank enable signal activated in a test mode, and applying an output signal to each of the plurality of predecoder, 상기 프리디코더는 상기 논리수단의 출력신호가 액티브되면 상기 제어 신호 발생기로부터 인가되는 상기 복수개의 제어신호와 무관하게 상기 프리디코더를 모두 인에이블 상태로 만드는 것을 특징으로 하는 싱크로노스 디램.And the predecoder makes all of the predecoders enabled regardless of the plurality of control signals applied from the control signal generator when the output signal of the logic means is activated. 제 2 항에 있어서,The method of claim 2, 상기 전체 뱅크 인에이블 신호는 노우 커넥션 핀을 통하여 외부로부터 인가되는 것을 특징으로 하는 싱크로노스 디램.And the entire bank enable signal is externally applied through a no connection pin. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 논리 수단은 AND 게이트인 것을 특징으로 하는 싱크로노스 디램.And said logic means is an AND gate. 외부 제어신호를 조합하여 커맨드 신호(rtv)를 출력하는 커맨드 디코더;A command decoder for outputting a command signal (rtv) by combining an external control signal; 상기 커맨드 신호(rtv) 및 뱅크 선택 어드레스 (abk1<0:1>, abk0<0:1>)를 수신하여 복수개의 제어신호(rtv_b0, rtv_b1, rtv_b2, rtv_b3)를 출력하는 제어 신호 발생기;A control signal generator for receiving the command signal (rtv) and the bank selection addresses (abk1 <0: 1>, abk0 <0: 1>) and outputting a plurality of control signals (rtv_b0, rtv_b1, rtv_b2, rtv_b3); 상기 복수개의 제어신호에 의하여 각각 제어되며 로우 어드레스를 수신하는 복수개의 프리디코더;A plurality of predecoder each controlled by the plurality of control signals and receiving a row address; 상기 복수개의 프리디코더로부터의 출력신호에 의하여 인에이블 여부가 제어되는 복수개의 뱅크; 및A plurality of banks, each of which is enabled or disabled by an output signal from the plurality of predecoder; And 상기 커맨드 신호(rtv)와, 테스트 모드시 활성화되는 전체 뱅크 인에이블 신호를 논리조합하며 그 출력신호를 상기 제어신호 발생기에 인가하는 논리수단을 구비하며,Logic means for logically combining the command signal (rtv) and the entire bank enable signal activated in a test mode, and applying an output signal to the control signal generator, 상기 제어신호 발생기는 상기 논리 수단의 출력신호가 액티브되면 상기 커맨드 디코더로부터 출력되는 상기 커맨드 신호와 무관하게 상기 복수개의 제어신호 (rtv_b0, rtv_b1, rtv_b2, rtv_b3)를 모두 인에이블 상태로 만드는 것을 특징으로하는 싱크로노스 디램.When the output signal of the logic means is activated, the control signal generator enables all of the plurality of control signals (rtv_b0, rtv_b1, rtv_b2, rtv_b3) to be enabled regardless of the command signal output from the command decoder. Synchro DRAM. 제 5 항에 있어서,The method of claim 5, 상기 전체 뱅크 인에이블 신호는 노우 커넥션 핀을 통하여 외부로부터 인가되는 것을 특징으로 하는 싱크로노스 디램.And the entire bank enable signal is externally applied through a no connection pin. 제 5 항 또는 제 6 항에 있어서,The method according to claim 5 or 6, 상기 논리 수단은 AND 게이트 인것을 특징으로 하는 싱크로노스 디램.And said logic means is an AND gate.
KR1019980029310A 1998-07-21 1998-07-21 Synchro DRAM Enables Multiple Banks Simultaneously KR100535072B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980029310A KR100535072B1 (en) 1998-07-21 1998-07-21 Synchro DRAM Enables Multiple Banks Simultaneously

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980029310A KR100535072B1 (en) 1998-07-21 1998-07-21 Synchro DRAM Enables Multiple Banks Simultaneously

Publications (2)

Publication Number Publication Date
KR20000009116A KR20000009116A (en) 2000-02-15
KR100535072B1 true KR100535072B1 (en) 2006-03-20

Family

ID=19544753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980029310A KR100535072B1 (en) 1998-07-21 1998-07-21 Synchro DRAM Enables Multiple Banks Simultaneously

Country Status (1)

Country Link
KR (1) KR100535072B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7990799B2 (en) 2008-01-07 2011-08-02 Samsung Electronics Co., Ltd. Semiconductor memory device that includes an address coding method for a multi-word line test

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10172283A (en) * 1996-12-10 1998-06-26 Hitachi Ltd Semiconductor storage and system
KR19990023076A (en) * 1997-08-22 1999-03-25 다니구찌 이찌로오, 기타오카 다카시 Multi-Bank Synchronous Semiconductor Memory
KR19990055767A (en) * 1997-12-27 1999-07-15 김영환 Multi Bank Control

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10172283A (en) * 1996-12-10 1998-06-26 Hitachi Ltd Semiconductor storage and system
KR19990023076A (en) * 1997-08-22 1999-03-25 다니구찌 이찌로오, 기타오카 다카시 Multi-Bank Synchronous Semiconductor Memory
KR19990055767A (en) * 1997-12-27 1999-07-15 김영환 Multi Bank Control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7990799B2 (en) 2008-01-07 2011-08-02 Samsung Electronics Co., Ltd. Semiconductor memory device that includes an address coding method for a multi-word line test

Also Published As

Publication number Publication date
KR20000009116A (en) 2000-02-15

Similar Documents

Publication Publication Date Title
US6049502A (en) Method for writing to multiple banks of a memory device
US6629224B1 (en) Method for operating a semiconductor memory device having a plurality of operating modes for controlling an internal circuit
US5155705A (en) Semiconductor memory device having flash write function
US6046953A (en) Decoded autorefresh mode in a DRAM
US6108243A (en) High-speed random access memory device
JPH06333391A (en) Synchronous semiconductor memory
KR100615405B1 (en) Semiconductor memory device
JP3753606B2 (en) Operation mode setting circuit and method for semiconductor memory device
KR100230415B1 (en) Column select line control circuit and method for synchronous semiconductor memory device
KR100510491B1 (en) Semiconductor memory device, having partial activation structure, capable page mode operation and Operation method there-of
GB2371663A (en) Semiconductor memory device
US5982685A (en) Semiconductor device for test mode setup
JPH10208468A (en) Semiconductor memory and synchronous semiconductor memory
KR100535072B1 (en) Synchro DRAM Enables Multiple Banks Simultaneously
US5701273A (en) Memory device
US6108248A (en) Column address strobe signal generator for synchronous dynamic random access memory
KR20030037589A (en) Partial refresh method and partial refresh circuit, for minimizing noise peak in refresh operation in DRAM
KR100486195B1 (en) Auto precharge control circuit of synchronous dram
KR100535780B1 (en) Method and apparatus for increasing data bandwidth of a dynamic memory device
US5654934A (en) Semiconductor memory employing a block-write system
KR100623948B1 (en) Semiconductor memory and method of operating same
KR100361862B1 (en) Semiconductor memory device and sensing current reduction method
US6396755B2 (en) Integrated memory with row access control to activate and precharge row lines, and method of operating such a memory
KR100286346B1 (en) Refresh circuit for synchronous dram
KR100522258B1 (en) Column select control circuit in synchronous semiconductor memory device and column select signal drving method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee