KR100486195B1 - Auto precharge control circuit of synchronous dram - Google Patents

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Abstract

소정의 뱅크의 자동 프리차지 명령 후 버스트길이중에 다른 뱅크의 리드 또는 라이트 명령이 셋업되어도 상기 소정의 뱅크의 자동 프리차지를 수행시킬 수 있는 싱크로너스 디램이 개시된다. 상기 싱크로너스 디램은, 다수의 뱅크로 이루어지는 메모리셀 어레이, 및 상기 뱅크중 한 뱅크의 칼럼어드레스 스트로브 명령과 함께 자동 프리차지 명령이 입력되고 tCCD(칼럼 어드레스가 인가된 후 지연되는 시간)가 버스트길이보다 작거나 같은 상태에서 타 뱅크의 칼럼어드레스 스트로브 명령이 입력될 경우, 상기 타 뱅크의 칼럼어드레스 스트로브 명령이 동기된 클락에서 이전 뱅크의 프리차지를 동작시키는 자동 프리차지 제어회로를 구비하는 것을 특징으로 한다. A synchronous DRAM capable of performing automatic precharge of a predetermined bank even if a read or write command of another bank is set during the burst length after an automatic precharge command of a predetermined bank is disclosed. The synchronous DRAM includes an array of memory cells consisting of a plurality of banks, and a column address strobe command of one of the banks, and an automatic precharge command is input and tCCD (time delayed after a column address is applied) is greater than the burst length. When a column address strobe command of another bank is input in a small or the same state, an automatic precharge control circuit for operating the precharge of the previous bank in a clock synchronized with the column address strobe command of another bank is provided. .

Description

싱크로너스 디램의 자동 프리차지 제어회로{Auto precharge control circuit of synchronous DRAM}Auto precharge control circuit of synchronous DRAM

본 발명은 반도체 메모리장치에 관한 것으로, 특히 싱크로너스 디램(Synchronous DRAM)의 자동 프리차지(Auto Precharge) 제어회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to an auto precharge control circuit for a synchronous DRAM.

도 1은 종래의 싱크로너스 디램의 자동 프리차지 제어회로의 회로도이고, 도 2는 도 1에 도시된 종래의 자동 프리차지 제어회로의 동작 타이밍도이다. 여기에서는 상기 싱크로너스 디램이 A 뱅크와 B 뱅크로 구성되고 어드레스 핀(A11)이 뱅크선택 어드레스 핀으로 사용되며 어드레스 핀(A10)이 자동 프리차지 인에이블 핀으로 사용되는 경우가 도시되어 있다.1 is a circuit diagram of a conventional automatic precharge control circuit of a synchronous DRAM, and FIG. 2 is an operation timing diagram of a conventional automatic precharge control circuit shown in FIG. 1. Here, a case in which the synchronous DRAM is composed of an A bank and a B bank, an address pin A11 is used as a bank select address pin, and an address pin A10 is used as an auto precharge enable pin is illustrated.

도 1 및 도 2를 참조하면, 상기 종래의 자동 프리차지 회로에서는, 로우 엑티브(Row Active) 상태에서 외부클락(CLK)의 ①구간에서 칼럼어드레스 스트로브 신호(CASB)와 어드레스(A11,A10)의 상태에 의해 A 뱅크의 리드(Read)와 자동 프리차지 명령이 셋업(Set-up)된다. 그리고 상기 외부클락(CLK)의 ②구간에서 B 뱅크의 리드 명령이 셋업되면 기존의 자동 프리차지 정보인 CA10은 디스에이블되고 버스트길이(Burst Length)가 끝나는 것을 감지해주는 신호(COSAP) 역시 리셋되어, 원래 A 뱅크의 프리차지 시작 시점인 ③구간에서 A 뱅크를 프리차지시키지 못하게 된다. 1 and 2, in the conventional automatic precharge circuit, the column address strobe signal CASB and the addresses A11 and A10 are separated in the section 1 of the external clock CLK in a low active state. According to the state, the read of the A bank and the automatic precharge command are set up. When the read command of the B bank is set in the section ② of the external clock CLK, the existing automatic precharge information CA10 is disabled and the signal COSAP for detecting the end of the burst length is also reset. The bank A cannot be precharged in section ③, which is the start point of the precharge of the A bank.

즉 상기 A 뱅크의 자동 프리차지 명령 후 버스트길이중에 다른 뱅크의 리드 또는 라이트 명령이 셋업되면 A 뱅크의 자동 프리차지는 이루어지지 못하게 된다. 이에 따라 A 뱅크의 자동 프리차지 명령 후부터 자동 프리차지가 시작되는 버스트길이+1CLK 까지는 다른 뱅크의 리드 또는 라이트 명령을 줄 수 없게 된다. That is, if a read or write command of another bank is set during the burst length after the automatic precharge command of the bank A, the automatic precharge of the bank A may not be performed. Accordingly, read or write commands of other banks cannot be given from the automatic precharge command of the bank A to the burst length + 1CLK at which the automatic precharge starts.

따라서 본 발명의 목적은, 소정의 뱅크의 자동 프리차지 명령 후 버스트길이중에 다른 뱅크의 리드 또는 라이트 명령이 셋업되어도 상기 소정의 뱅크의 자동 프리차지를 수행시킬 수 있는 싱크로너스 디램을 제공하는 데 있다. Accordingly, an object of the present invention is to provide a synchronous DRAM capable of performing an automatic precharge of a predetermined bank even if a read or write command of another bank is set during a burst length after an automatic precharge command of a predetermined bank.

상기 목적을 달성하기 위한 본 발명에 따른 싱크로너스 디램은, 다수의 뱅크로 이루어지는 메모리셀 어레이, 및 상기 뱅크중 한 뱅크의 칼럼어드레스 스트로브 명령과 함께 자동 프리차지 명령이 입력되고 tCCD(칼럼 어드레스가 인가된 후 지연되는 시간)가 버스트길이보다 작거나 같은 상태에서 타 뱅크의 칼럼어드레스 스트로브 명령이 입력될 경우, 상기 타 뱅크의 칼럼어드레스 스트로브 명령이 동기된 클락에서 이전 뱅크의 프리차지를 동작시키는 자동 프리차지 제어회로를 구비하는 것을 특징으로 한다. In order to achieve the above object, a synchronous DRAM according to the present invention includes a memory cell array including a plurality of banks, and an automatic precharge command with a column address strobe command of one of the banks and a tCCD (column address applied). If the column address strobe command of another bank is input when the delay time) is less than or equal to the burst length, the automatic precharge of operating the precharge of the previous bank in the clock at which the other column column strobe command is synchronized is performed. And a control circuit.

상기 자동 프리차지 제어회로는, 뱅크 선택용 어드레스 버퍼의 출력과 자동 프리차지 인에이블 제어용 어드레스 버퍼의 출력을 조합하고, 그 결과를 내부클락에 의해 래치시키고 칼럼어드레스의 버스트 동작이 끝나거나 또는 타 뱅크의 칼럼어드레스 스트로브 명령이 입력되어 기존 뱅크 선택용 어드레스 버퍼의 출력이 바뀔 때 자동 프리차지를 수행하도록 구성된다. 또한 상기 자동 프리차지 제어회로는, 뱅크 선택용 어드레스 버퍼의 출력과 자동 프리차지 인에이블 제어용 어드레스 버퍼의 출력을 조합하여 한 뱅크의 칼럼어드레스 스트로브 명령과 함께 자동 프리차지 명령이 입력되고, 상기 tCC 가 상기 버스트길이보다 작거나 같은 상태로 동일 뱅크의 칼럼어드레스 스트로브 명령이 자동 프리차지 명령없이 입력될 경우 기존의 자동 프리차지 명령을 리셋하도록 구성된다. The automatic precharge control circuit combines the output of the bank selection address buffer and the output of the automatic precharge enable control address buffer, latches the result by an internal clock, terminates the column address burst operation, or enters another bank. A column address strobe command of is inputted to configure automatic precharge when the output of the existing bank selection address buffer is changed. The automatic precharge control circuit combines an output of a bank selection address buffer and an output of an automatic precharge enable control address buffer to input an automatic precharge command together with a column address strobe command of one bank. When the column address strobe command of the same bank is input without the automatic precharge command in a state less than or equal to the burst length, the existing automatic precharge command is reset.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일실시예에 따른 싱크로너스 디램의 자동 프리차지 제어회로의 회로도이다. 일반적으로 싱크로너스 디램에서는 기입동작 또는 독출동작 종료시점에 자동으로 RAS(row address strobe) 프리차지 동작으로 진입된다. 도 3에서는 상기 싱크로너스 디램이 메모리셀들을 포함하는 A 뱅크와 B 뱅크로 구성되고 어드레스 핀(A11)이 뱅크선택 어드레스 핀으로 사용되며 어드레스 핀(A10)이 자동 프리차지 인에이블 핀으로 사용되는 경우가 도시되어 있다. 3 is a circuit diagram of an automatic precharge control circuit of a synchronous DRAM according to an embodiment of the present invention. In general, a synchronous DRAM automatically enters a row address strobe (RAS) precharge operation at the end of a write operation or a read operation. In FIG. 3, the synchronous DRAM is composed of an A bank and a B bank including memory cells, an address pin A11 is used as a bank select address pin, and an address pin A10 is used as an auto precharge enable pin. Is shown.

상기 본 발명에 따른 자동 프리차지 제어회로는, A 뱅크 및 B 뱅크중 한 뱅크의 칼럼어드레스 스트로브(CASB) 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD(column address to column address delay)가 버스트길이보다 작거나 같은 상태에서 타 뱅크에 대해 자동 프리차지 명령없이 칼럼어드레스 스트로브(CASB) 명령이 입력될 경우, 상기 타 뱅크의 칼럼어드레스 스트로브(CASB) 명령이 동기된 클락에서 이전 뱅크의 프리차지를 동작시킨다. In the automatic precharge control circuit according to the present invention, a column address to column address delay (tCCD) bursts after an automatic precharge command is input together with a column address strobe (CASB) command of one of A bank and B bank. When the column address strobe (CASB) command is input to another bank without an automatic precharge command in a state less than or equal to the length, the precharge of the previous bank is performed at the clock at which the column address strobe (CASB) command of the other bank is synchronized. Operate.

또한 상기 본 발명에 따른 자동 프리차지 제어회로는, A 뱅크 및 B 뱅크중 한 뱅크의 칼럼어드레스 스트로브(CASB) 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD가 버스트길이보다 작거나 같은 상태에서 동일한 뱅크에 대해 자동 프리차지 명령없이 칼럼어드레스 스트로브(CASB) 명령이 입력될 경우, 상기 먼저 입력된 자동 프리차지 명령을 리셋시킨다. In addition, the automatic precharge control circuit according to the present invention, in which the tCCD is less than or equal to the burst length after the automatic precharge command is input together with the column address strobe (CASB) command of one bank of the A bank and the B bank. When a column address strobe (CASB) command is input to the same bank without an automatic precharge command, the previously input automatic precharge command is reset.

여기에서 상기 칼럼어드레스 스트로브(CASB) 명령은 리드(read) 명령 또는 라이트(write) 명령을 의미하고 상기 tCCD는 당업자에게 널리 알려진 싱크로너스 디램의 사양으로서 일반적으로 싱크로너스 디램의 데이터 북에 기재되어 있는 사양이다.Here, the column address strobe (CASB) command means a read command or a write command, and the tCCD is a specification of a synchronous DRAM that is well known to those skilled in the art and is generally described in a data book of a synchronous DRAM. .

도 3을 참조하며 상기 본 발명에 따른 자동 프리차지 제어회로의 동작을 상세히 설명한다. 도 3을 참조하면, 상기 자동 프리차지 제어회로는 두가지의 경우로 동작하게 되는 데, 첫째, 메모리셀 데이터의 리스토아 시간(Restore Time)을 보장하는 tRAS가 충분히 보장된 후에 칼럼어드레스 스트로브(CASB) 명령이 입력되는 경우를 먼저 살펴보겠다. tRAS는 로우 어드레스 스트로브(RASB)의 로우(low) 활성화 구간으로부터 다음 로우(low) 활성화 구간까지의 시간을 나타내며 싱크로너스 디램의 일반적인 사양이다. Referring to Figure 3 will be described in detail the operation of the automatic precharge control circuit according to the present invention. Referring to FIG. 3, the automatic precharge control circuit operates in two cases. First, a column address strobe (CASB) after tRAS that guarantees a restore time of memory cell data is sufficiently guaranteed. Let's look at the case where the command is entered first. tRAS represents the time from the low activation interval of the row address strobe (RASB) to the next low activation interval and is a general specification of synchronous DRAM.

먼저 로우 어드레스 스트로브(RASB)가 로우(low)로 활성화되어 로우 엑티브 상태에서 칼럼어드레스 스트로브(CASB)가 외부클락(CLK)에 동기되어 입력될 때, 뱅크선택 어드레스인 A11에 의해 CA11B 또는 CA11이 하이로 인에이블되고 또한 자동 프리차지 인에이블 핀인 A10에 의해 CA10이 하이로 인에이블된다. 이에 따라 A 뱅크가 선택되었을 경우 노드 ⓐ와 노드 ⓑ가 모두 로우가 되어 노드 ⓒ는 버스트 도중에 내부클락(PCLK)가 로우 상태일 때 하이로 래치된다. 그리고 버스트 진행이 완료되거나 다른 뱅크의 리드 또는 라이트 명령이 입력되어 CA11B가 로우로 디스에이블되면 노드 ⓔ는 로우가 되고, 내부클락(PCLK)가 하이가 되면 노드 ⓒ와 노드 ⓓ가 모두 하이이므로 노드 ⓕ 역시 로우가 된다. 마찬가지로 tRAS 시간을 보장하여 주는 신호인 PSDD_a 역시 tRAS가 충분히 보장되었으므로 하이 상태이고, 이에 따라 노드 ⓖ 역시 로우 상태가 된다. 따라서 노드 ⓔ,ⓕ,ⓖ가 모두 로우이므로 PAPBa는 PCLK의 펄스폭 만큼의 로우 펄스를 갖게된다(도 4의 타이밍도 참조). PAPBa의 로우 펄스에 의해 A 뱅크가 프리차지 상태로 된다.When the row address strobe (RASB) is activated low and the column address strobe (CASB) is input in synchronization with the external clock (CLK) in the low active state, CA11B or CA11 is set high by the bank selection address A11. CA10 is enabled high and is also enabled by the auto precharge enable pin, A10. Accordingly, when the bank A is selected, both node ⓐ and node ⓑ are low, and node ⓒ is latched high when the internal clock PCLK is low during the burst. Node ⓔ goes low when burst progress is completed or CA11B is disabled low because a read or write command from another bank is inputted, and node ⓒ and node ⓓ are both high when internal clock (PCLK) goes high. Also goes low. Likewise, PSDD_a, which guarantees the tRAS time, is also high because tRAS is sufficiently guaranteed, so that node ⓖ is also low. Therefore, since nodes ⓔ, ⓕ, and ⓖ are all low, PAPBa has a low pulse equal to the pulse width of PCLK (see also the timing of FIG. 4). The bank A is precharged by a low pulse of PAPBa.

둘째, 메모리셀 데이터의 리스토아 시간을 보장하는 tRAS가 보장이 안된 상태에서 CASB 명령이 입력될 경우를 살펴보겠다. Second, we will look at the case where the CASB command is input without tRAS guaranteeing the restore time of memory cell data.

로우 엑티브 상태에서 tRAS가 보장이 안된 상태에서 CASB가 외부클락에 동기되어 입력되면 뱅크선택 어드레스인 A11에 의해 CA11B 또는 CA11이 하이로 인에이블되고 또한 자동 프리차지 인에이블 핀인 A10에 의해 CA10이 하이로 인에이블된다. 따라서 A 뱅크가 선택되었을 경우 노드 ⓐ와 노드 ⓑ가 모두 로우가 되어 노드 ⓒ는 버스트 도중에 내부클락(PCLK)가 로우 상태일 때 하이로 래치된다. 그리고 PCLK가 하이로 될 때 노드 ⓓ 역시 하이가 되어 노드 ⓗ는 하이가 된다. 이때 tRAS를 보장하지 못한 상태이므로 PSDD_a는 로우 상태이고 이에 따라 노드 ⓘ 역시 로우 상태가 되며 노드 ⓙ 역시 파우워업(Power Up) 후에 PVCCH가 하이 상태이므로 로우 상태가 된다. 따라서 노드 ⓘ,ⓙ,ⓕ가 모두 로우이므로 노드 ⓚ는 하이로 래치되게 되고 이에 의해 노드 ⓕ 역시 로우로 래치된다. 그리고 싸이클이 진행하여 tRAS가 보장이 되면 PSDD_a가 하이가 되어 노드 ⓖ는 로우가 되며 PAPBa를 로우 상태로 만든다. 그리고 노드 ⓘ는 PSDD_a로부터의 딜레이를 거쳐 하이가 되고 이에 의해 노드 ⓚ는 로우가 되며 따라서 PAPBa는 하이 상태가 된다. 즉 PSDD_a로부터 노드 ⓘ의 딜레이 만큼 PAPBa는 로우 펄스를 갖게 된다.(도 4의 타이밍도 참조). 따라서 PAPBa가 로우 펄스인 구간에서 A 뱅크의 프리차지가 수행된다. If CASB is input in synchronization with an external clock while tRAS is not guaranteed in the low active state, CA11B or CA11 is enabled high by the bank selection address A11 and CA10 is pulled high by the auto precharge enable pin A10. Is enabled. Therefore, when the bank A is selected, both node ⓐ and node ⓑ are low, and node ⓒ is latched high when the internal clock PCLK is low during the burst. When PCLK goes high, node ⓓ also goes high and node ⓗ goes high. At this time, PSDRAS is low because TRAS is not guaranteed. Accordingly, node ⓘ is also low, and node ⓙ is low because PVCCH is high after power-up. Therefore, node ⓚ is latched high because nodes ⓘ, ⓙ, ⓕ are all low, whereby node ⓕ is also latched low. If the cycle proceeds and tRAS is guaranteed, PSDD_a becomes high and node ⓖ goes low and makes PAPBa low. Node ⓘ becomes high through the delay from PSDD_a, thereby making node 로우 low, thus making PAPBa high. That is, PAPBa has a low pulse as much as the delay of node ⓘ from PSDD_a (see also the timing of FIG. 4). Therefore, precharge of the A bank is performed in the period where PAPBa is a low pulse.

또한 버스트길이가 1클락이며 두 번째 경우, 즉 메모리셀 데이터의 리스토아 시간을 보장하는 tRAS가 충분하지 않은 상태에서 CASB 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD 1클락으로 동일 뱅크의 CASB 명령이 자동 프리차지 명령없이 입력되었을 때를 살펴보겠다.In addition, when the burst length is 1 clock and in the second case, i.e. when there is not enough tRAS to guarantee the restore time of the memory cell data, an automatic precharge command is input together with the CASB command, and then the CASB of the same bank with 1 clock tCCD. Let's look at when a command is entered without an automatic precharge command.

이 경우에는 기존에 입력된 자동 프리차지 명령은 tCCD 1클락으로 동일 뱅크의 CASB 명령이 입력되었을 때 리셋되어야 한다. 그 과정을 살펴보면 다음과 같다. A 뱅크를 예를 들어 볼 때 우선 tRAS가 보장이 않되었으므로 PSDD_a는 로우 상태이고 이에 따라 노드 ⓘ는 로우, 노드 ⓖ는 하이 상태에 있다. 이때 CASB 명령과 자동 프리차지 명령의 셋업에 의해 CA11B와 CA10이 하이가 되면 노드 ⓐ와 노드 ⓑ는 로우가 되고 PCLK가 로우일 때 노드 ⓒ는 하이로 래치된다. 그리고 PCLK가 하이가 되어 노드 ⓓ가 하이가 되면 노드 ⓗ는 하이가 되고 노드 ⓕ는 로우가 된다. 노드 ⓘ와 ⓙ는 위에서 본 바와 같이 로우 상태이므로 노드 ⓚ는 하이가 되고 이에 따라 노드 ⓕ는 로우로 래치되게 된다. In this case, the previously entered auto precharge command should be reset when the CASB command of the same bank is input with clock 1 of tCCD. The process is as follows. In the A bank, for example, since tRAS is not guaranteed, PSDD_a is low, so node ⓘ is low and node ⓖ is high. At this time, if CA11B and CA10 go high by the setup of CASB command and automatic precharge command, node ⓐ and node ⓑ are low, and node ⓒ is latched high when PCLK is low. When PCLK goes high and node ⓓ goes high, node ⓗ goes high and node ⓕ goes low. Nodes Γ and 로우 are low as seen above, so node ⓚ becomes high, thus node ⓕ is latched low.

이때 버스트길이가 1클락이고 tCCD 1클락으로 동일 뱅크의 CASB 명령이 자동 프리차지 명령없이 셋업되면 기존의 프리차지 명령은 리셋이 되어야 한다. 그런데 tRAS가 보장이 안된 상태이므로 PSDD_a가 로우를 유지하고 있으면 노드 ⓐ,ⓑ - 노드 ⓗ의 패쓰로는 로우로 래치되어 있는 노드 ⓕ를 하이로 바꿀 수 없으므로 자동 프리차지 명령을 리셋시킬 수 없다. 따라서 본 발명에서는 위의 경우를 해결하기 위하여 도 3에서 볼 수 있듯이 프리차지 리셋 회로(31,33)가 추가되어 있다. 이에 따라 tCCD 1클락으로 동일 뱅크의 CASB 명령이 자동 프리차지 명령없이 입력되었을 때 CA11B는 하이, CA10은 로우가 되므로 CA10B는 하이가 되어 노드 ⓛ은 로우가 된다. 따라서 노드 ⓙ는 하이가 되고 노드 ⓚ는 로우가 된다. 그리고 노드 ⓗ는 CA10이 로우이므로 로우 상태가 되고 이에 따라 노드 ⓕ는 하이가 되어 기존의 자동 프리차지 명령을 리셋시키게 된다. If the burst length is 1 clock and the CASB instruction of the same bank is set up without the automatic precharge command with 1 clock tCCD, the existing precharge command should be reset. However, since tRAS is not guaranteed, if PSDD_a remains low, the paths of nodes ⓐ, ⓑ-node ⓗ cannot change the node ⓕ, which is latched low, to high, so the automatic precharge command cannot be reset. Therefore, in the present invention, in order to solve the above case, as shown in FIG. 3, precharge reset circuits 31 and 33 are added. As a result, when the CASB instruction of the same bank is input without the automatic precharge command with tCCD 1 clock, CA11B goes high and CA10 goes low, so CA10B goes high and node ⓛ goes low. Node ⓙ is therefore high and node ⓚ is low. Node ⓗ is low because CA10 is low, so node ⓕ goes high to reset the existing automatic precharge command.

도 4는 도 3에 도시된 본 발명의 실시예에 따른 자동 프리차지 제어회로의 동작 타이밍도이다. 도 4를 참조하여 종래기술의 문제점이 개선되는 것을 살펴보겠다. 로우 엑티브 후에 외부클락(CLK)의 ①구간에서 A 뱅크 리드 명령과 함께 자동 프리차지 명령이 입력된다. 이에 따라 CA11B와 CA10이 하이로 인에이블된다. 그리고 2클락 뒤에 ②구간에서 다른 명령, 즉 B 뱅크 리드 명령이 입력되면 이에 의해 CA11이 하이로 인에이블되고 CA11B와 CA10이 로우로 디스에이블된다. 그러나 도 3에서의 노드 ⓒ는 CA11B와 CA10이 디스에이블되기 전에 PCLK에 의해 하이로 래치되고 PCLK가 하이가 되면 노드 ⓕ는 로우로 래치된다. 이에 따라 노드 ⓔ는 CA11B이므로 로우이고 노드 ⓖ는 tRAS가 보장되었으면 역시 로우가 된다. 따라서 도 4에서와 같이 PAPBa가 PCLK의 펄스 폭 만큼 로우 펄스를 갖게되고 이 신호에 의해 A 뱅크가 프리차지 동작을 진행하게 된다. 4 is an operation timing diagram of the automatic precharge control circuit according to the embodiment of the present invention shown in FIG. 3. With reference to Figure 4 will be seen that the problems of the prior art is improved. After the row active, the auto precharge command is input with the A bank read command in the 1 section of the external clock CLK. This enables CA11B and CA10 high. After another clock, if another command is input in the section 2, that is, the B bank read command, CA11 is enabled high, and CA11B and CA10 are disabled low. However, node ⓒ in FIG. 3 is latched high by PCLK before CA11B and CA10 are disabled, and node ⓕ is latched low when PCLK becomes high. Accordingly, node ⓔ is low because it is CA11B, and node ⓖ is also low when tRAS is guaranteed. Therefore, as shown in FIG. 4, the PAPBa has a low pulse by the pulse width of the PCLK, and the A bank performs the precharge operation by this signal.

도 5는 버스트길이가 1클락이고 tRAS가 보장이 않된 상태에서 자동 프리차지 명령이 입력된 다음에 tCCD 1클락으로 동일 뱅크의 새로운 명령에 의해 기존의 자동 프리차지 명령이 리셋되는 과정을 나타내는 타이밍도이다.5 is a timing diagram illustrating a process in which an existing auto precharge command is reset by a new command of the same bank to a tCCD 1 clock after an auto precharge command is input in a state in which a burst length is 1 clock and tRAS is not guaranteed. to be.

도 5를 참조하면, ①구간에서 로우 엑티브가 되고 2클락 뒤에 ②구간에서 A 뱅크에 대한 CASB 명령과 자동 프리차지 명령이 입력되면 CA10과 CA11B에 의해 노드 ⓒ가 PCLK가 로우인 구간에서 하이 상태가 된다. 그리고 PCLK가 하이가 되면 노드 ⓓ는 하이가 되고 이에 따라 노드 ⓗ는 하이가 된다. 따라서 노드 ⓗ가 하이가 되면 노드 ⓕ는 로우가 되고 노드 ⓚ를 하이로 만들고 이에 의해 노드 ⓕ는 로우로 래치되게 된다. 이때 ③구간에서 tCCD 1클락으로 동일 뱅크, 즉 A 뱅크에 대해 새로운 명령이 자동 프리차지 명령없이 입력되면 CA10은 로우가 되고 이에 의해 노드 ⓛ은 로우가 된다. 따라서 노드 ⓙ가 하이가 되어 노드 ⓚ를 로우로 만든다. 그리고 PCLK가 로우가 되어 노드 ⓗ가 로우로 되면 노드 ⓕ는 하이 상태로 되어 래치되어 있던 자동 프리차지 명령을 리셋시키게 된다. Referring to FIG. 5, when the CASB command and the automatic precharge command for the A bank are input in the section ① after the second active and the clock is 2 clocks later, the node ⓒ is high in the section where the PC © is low by the CA10 and CA11B. do. When PCLK goes high, node ⓓ becomes high and accordingly, node ⓗ becomes high. Therefore, when node ⓗ goes high, node ⓕ goes low and node ⓚ goes high, thereby node ⓕ is latched low. At this time, if a new command is inputted without the automatic precharge command to the same bank, that is, the A bank, with the tCCD 1 clock in the section ③, CA10 becomes low and thereby node ⓛ becomes low. Thus node ⓙ goes high, making node low. When PCLK goes low and node ⓗ goes low, node ⓕ goes high to reset the latched automatic precharge command.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.The present invention is not limited to the above embodiments, and many variations are possible by those skilled in the art within the spirit of the present invention.

따라서 상술한 바와 같은 본 발명에 따른 자동 프리차지 제어회로를 구비하는 싱크로너스 디램에서는, 소정의 뱅크의 자동 프리차지 명령 입력 후 버스트길이 내에서 다른 뱅크의 리드 또는 라이트 명령이 입력되어도 상기 소정의 뱅크의 자동 프리차지가 수행될 수 있다. 따라서 동작속도가 향상되고 시스템 성능을 향상시킬 수 있는 장점이 있다. Therefore, in the synchronous DRAM including the automatic precharge control circuit according to the present invention as described above, even if a read or write command of another bank is input within the burst length after the automatic precharge command of a predetermined bank, Automatic precharge can be performed. Therefore, there is an advantage that can improve the operating speed and system performance.

도 1은 종래의 싱크로너스 디램의 자동 프리차지 제어회로의 회로도1 is a circuit diagram of an automatic precharge control circuit of a conventional synchronous DRAM.

도 2는 도 1에 도시된 자동 프리차지 제어회로의 동작 타이밍도FIG. 2 is an operation timing diagram of the automatic precharge control circuit shown in FIG. 1.

도 3은 본 발명의 실시예에 따른 싱크로너스 디램의 자동 프리차지 제어회로의 회로도3 is a circuit diagram of an automatic precharge control circuit of a synchronous DRAM according to an embodiment of the present invention.

도 4는 도 3에 도시된 자동 프리차지 제어회로의 동작 타이밍도4 is an operation timing diagram of the automatic precharge control circuit shown in FIG. 3.

도 5는 도 3에 도시된 자동 프리차지 제어회로에서 버스트길이가 1클락이고 tRAS가 보장이 않된 상태에서 자동 프리차지 명령이 셋업되고 tCCD 1클락으로 동일 뱅크의 새로운 명령에 의해 기존의 자동 프리차지 명령의 리셋 과정을 나타내는 타이밍도5 is an automatic precharge command set up in a state in which the burst length is 1 clock and tRAS is not guaranteed in the automatic precharge control circuit shown in FIG. 3 and the existing automatic precharge is performed by a new command of the same bank with a clock of tCCD. Timing diagram showing the reset process

Claims (3)

기입동작 또는 독출동작 종료시점에 자동으로 RAS(Row address strobe) 프리차지 동작으로 진입되는 자동 프리차지 스킴을 갖는 싱크로너스 디램에 있어서,A synchronous DRAM having an automatic precharge scheme that automatically enters a low address strobe (RAS) precharge operation at the end of a write operation or a read operation. 메모리셀들로 구성되는 다수개의 뱅크들; 및A plurality of banks composed of memory cells; And 상기 뱅크들중 제1뱅크가 RAS 액티브된 상태에서 상기 제1뱅크에 대한 CAS(column address strobe) 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD(Column address to column address delay)가 버스트 길이보다 작거나 같은 상태에서 상기 제1뱅크이외의 제2뱅크에 대해 자동 프리차지 명령없이 CAS 명령만이 입력될 경우, 상기 제1뱅크의 자동 프리차지가 바로 시작되도록 제어하는 자동 프리차지 제어회로를 구비하는 것을 특징으로 하는 싱크로너스 디램.The column address to column address delay (tCCD) is greater than the burst length after an automatic precharge command is input together with a column address strobe (CAS) command for the first bank while the first bank of the banks is RAS activated. It is provided with an automatic precharge control circuit for controlling the automatic precharge of the first bank to start immediately when only a CAS command is input to the second bank other than the first bank in a small or the same state without an automatic precharge command. A synchronous DRAM characterized in that. 기입동작 또는 독출동작 종료시점에 자동으로 RAS 프리차지 동작으로 진입되는 자동 프리차지 스킴을 갖는 싱크로너스 디램에 있어서,A synchronous DRAM having an automatic precharge scheme that automatically enters a RAS precharge operation at the end of a write operation or a read operation, 메모리셀들로 구성되는 다수개의 뱅크들; 및A plurality of banks composed of memory cells; And 상기 뱅크들중 제1뱅크에 대한 CAS 명령과 함께 자동 프리차지 명령이 입력된 다음에 tCCD가 버스트 길이보다 작거나 같은 상태에서 동일한 뱅크인 상기 제1뱅크에 대해 자동 프리차지 명령없이 CAS 명령만이 입력될 경우, 상기 제1뱅크에 대한 자동 프리차지 명령을 리셋시키는 자동 프리차지 제어회로를 구비하는 것을 특징으로 하는 싱크로너스 디램.Only the CAS command without the automatic precharge command for the first bank of the same bank with tCCD less than or equal to the burst length after the automatic precharge command is input with the CAS command for the first bank of the banks And a pre-charge control circuit for resetting the pre-charge command for the first bank when the input is input. 제1항에 있어서, 상기 자동 프리차지 제어회로는,The method of claim 1, wherein the automatic precharge control circuit, 뱅크 선택용 어드레스 버퍼의 출력과 자동 프리차지 인에이블 제어용 어드레스 버퍼의 출력을 조합하고, 그 결과를 내부클락에 의해 래치시키고 상기 제1뱅크의 버스트 동작이 끝나거나 또는 상기 제2뱅크에 대한 CAS 명령이 입력되어 상기 뱅크 선택용 어드레스 버퍼의 출력이 바뀔 때 상기 제1뱅크의 프리차지가 수행되도록 제어하는 것을 특징으로 하는 싱크로너스 디램. Combining the output of the bank selection address buffer and the output of the automatic precharge enable control address buffer, latching the result by an internal clock and ending the burst operation of the first bank or the CAS instruction for the second bank. And pre-charging the first bank when the output of the bank selection address buffer is changed.
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