KR100529034B1 - Semiconductor memory device for decreasing leakage of cell data - Google Patents

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KR100529034B1
KR100529034B1 KR10-2003-0050220A KR20030050220A KR100529034B1 KR 100529034 B1 KR100529034 B1 KR 100529034B1 KR 20030050220 A KR20030050220 A KR 20030050220A KR 100529034 B1 KR100529034 B1 KR 100529034B1
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Abstract

본 발명은 셀데이터의 손실을 감소시킬 수 있는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 오토리프레쉬 구간을 감지하여 오토리프레쉬 감지 신호를 생성하기 위한 오토리프레쉬 감지 수단; 상기 오토리프레쉬 감지 신호에 응답하여 오토리프레쉬 구간에서는 노말동작 시에 비해 높은 주파수의 주기신호를 생성하기 위한 주파수 생성수단; 상기 주기신호를 입력으로 하여 펌핑 제어신호를 생성하기 위한 제어신호 생성수단; 및 상기 펌핑 제어신호에 응답하여 전압 펌핑을 수행하기 위한 백바이어스 전압 펌핑수단을 구비하며, 상기 오토리프레쉬 감지수단은, 클럭인에이블 신호와 리프레쉬 플레그신호를 입력으로 갖는 부정논리합게이트와, 백바이어스전압 인에이블신호를 반전시키기 위한 제1 인버터와, 상기 제1 인터버의 출력신호와 상기 부정논리합게이트의 출력신호를 입력으로 갖는 부정논리곱게이트와, 상기 부정논리곱게이트의 출력신호를 반전시키기 위한 제2 인버터와, 상기 제2 인버터의 출력신호를 반전시켜 상기 오토리프레쉬 감지신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자를 제공한다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device capable of reducing loss of cell data. The present invention provides an apparatus comprising: an auto refresh sensing means for generating an auto refresh detection signal by detecting an auto refresh period; Frequency generating means for generating a periodic signal of a higher frequency than in normal operation in an auto refresh period in response to the auto refresh detection signal; Control signal generating means for generating a pumping control signal using the periodic signal as an input; And a back bias voltage pumping means for performing voltage pumping in response to the pumping control signal, wherein the auto refresh detecting means comprises: a negative logic gate having a clock enable signal and a refresh flag signal as inputs, and a back bias voltage; A first inverter for inverting an enable signal, a negative logic gate having an input signal of the first interleaver and an output signal of the negative logic gate, and an output signal of the negative logic gate And a third inverter for inverting the output signal of the second inverter and outputting the auto refresh detection signal.

Description

셀데이터의 손실을 감소시킬 수 있는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE FOR DECREASING LEAKAGE OF CELL DATA} Semiconductor memory device that can reduce cell data loss {SEMICONDUCTOR MEMORY DEVICE FOR DECREASING LEAKAGE OF CELL DATA}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 전압의 펌핑에 관한 것이며, 더 자세히는 셀데이터의 손실을 감소시킬 수 있는 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly to pumping of voltage, and more particularly to semiconductor memory devices capable of reducing loss of cell data.

일반적으로, 읽기, 쓰기 및 오토리프레쉬(AutoRefresh) 동작에 따라 메모리셀의 데이터를 액세스 하기 위해서는 워드라인에 외부에서 인가된 노말전압(Vdd) 보다 높은 고전위전압(Vpp)을 인가한다. 이는 순간적으로 수천개의 메모리셀을 구동하기 위해 많은 양의 전류가 필요하기 때문이다. 한편, 웰 바이어싱을 위해 접지전압(Vss)보다 낮은 기판 바이어스 전압(Vbb)이 사용되고 있다. 이러한 Vpp 및 Vbb는 외부전압을 펌핑하여 생성하고 있다. In general, in order to access data of a memory cell according to read, write, and auto refresh operations, a high potential voltage Vpp is applied to a word line higher than an externally applied normal voltage Vdd. This is because a large amount of current is required to drive thousands of memory cells in an instant. Meanwhile, the substrate bias voltage Vbb lower than the ground voltage Vss is used for well biasing. These Vpp and Vbb are generated by pumping an external voltage.

도 1a는 종래기술에 따른 고전위전압(Vpp) 펌핑회로의 블럭 구성도이다.Figure 1a is a block diagram of a high potential voltage (Vpp) pumping circuit according to the prior art.

도 1a를 참조하면, 종래 기술에 따른 고전위전압(Vpp) 펌핑회로의 블럭은 Vpp펌핑부(12)의 동작 주기를 결정하는 주기신호(Vpp_osc)를 생성하기 위한 Vpp주파수생성부(10)와, 주기신호(Vpp_osc)에 응답하여 Vpp펌핑부(12)를 제어하는 제어신호(Vpp_ctr)를 생성하기 위한 Vpp제어신호 생성부(11)와, 제어신호(Vpp_ctr)를 입력으로 하여 고전위전압(Vpp)을 생성하기 위한 Vpp펌핑부(12)로 구성된다.Referring to FIG. 1A, a block of a high potential voltage (Vpp) pumping circuit according to the prior art may include a Vpp frequency generator 10 for generating a periodic signal Vpp_osc for determining an operation period of the Vpp pumping unit 12. In response to the periodic signal Vpp_osc, the Vpp control signal generation unit 11 for generating the control signal Vpp_ctr for controlling the Vpp pumping unit 12 and the control signal Vpp_ctr are inputted. Vpp pumping unit 12 for generating Vpp).

도 1b는 종래기술에 따른 백바이어스 전압(Vbb) 펌핑회로의 블럭 구성도이다.1B is a block diagram of a back bias voltage (Vbb) pumping circuit according to the prior art.

도 1b를 참조하면, 종래 기술에 따른 백바이어스전압(VBB) 펌핑회로의 블럭은 Vbb펌핑부(17)의 동작 주기를 결정하는 주기신호(Vbb_osc)를 생성하기 위한 Vbb주파수생성부(15)와, 주기신호(Vbb_osc)에 응답하여 Vbb펌핑부(17)를 제어하는 제어신호(Vbb_ctr)를 생성하기 위한 Vbb제어신호 생성부(16)와, 제어신호(Vbb_ctr)에 응답하여 백바이어스 전압(Vbb)을 생성하기 위한 Vbb펌핑부(17)로 구성된다.Referring to FIG. 1B, a block of a back bias voltage (VBB) pumping circuit according to the related art is provided with a Vbb frequency generator 15 for generating a periodic signal Vbb_osc for determining an operation period of the Vbb pumping unit 17. In response to the periodic signal Vbb_osc, the Vbb control signal generation unit 16 for generating the control signal Vbb_ctr for controlling the Vbb pumping unit 17 and the back bias voltage Vbb in response to the control signal Vbb_ctr. It is composed of a Vbb pumping unit 17 for generating a).

워드라인이 활성화되는 경우는 메모리셀의 데이터를 액세스 하거나, 또는 오토리프레쉬 동작을 수행할 때이다. 오토리프레쉬 시에는 뱅크 내의 모든 워드라인이 활성화 되므로, 요구되는 전류의 양은 어드레스의 입력에 의해 메모리셀의 데이터를 액세스할 때 보다 매우 많다. 이를 위해 고전위전압(Vpp) 펌핑회로는 오토리프레쉬 시를 고려하여 충분하게 큰 구동능력을 갖도록 설계된다.The word line is activated when data of a memory cell is accessed or when an auto refresh operation is performed. Since all word lines in the bank are activated during auto refresh, the amount of current required is much greater than when accessing data in a memory cell by input of an address. To this end, the high potential voltage (Vpp) pumping circuit is designed to have a sufficiently large driving capacity in consideration of the auto refresh time.

도 2는 DRAM 코어의 구성도이다.2 is a configuration diagram of a DRAM core.

도 2를 참조하면, DRAM 코어는 다수개의 메모리셀(20)과, 다수개의 메모리셀(20)을 활성화 시키기 위한 워드라인(WL)과, 메모리셀 데이터가 인가되는 비트라인 쌍(BL, /BL)과, 비트라인 쌍(BL, /BL)의 전압레벨 차를 감지 및 증폭하기 위한 비트라인 감지증폭기(21)로 구성되어 있다. 메모리셀(20)들의 NMOS트랜지스터들은 Vbb전압을 벌크전압(Bulk Voltage)으로 갖는 것을 확인할 수 있다. 또한, 도면에는 도시되지 않았으나, 비트라인 감지증폭기(21) 내의 NMOS트랜지스터도 백바이어스전압을 벌크전압으로 갖는다.Referring to FIG. 2, a DRAM core includes a plurality of memory cells 20, a word line WL for activating the plurality of memory cells 20, and a pair of bit lines BL and / BL to which memory cell data is applied. ) And a bit line sense amplifier 21 for detecting and amplifying the difference between voltage levels of the bit line pairs BL and / BL. It can be seen that the NMOS transistors of the memory cells 20 have a Vbb voltage as a bulk voltage. Although not shown in the figure, the NMOS transistor in the bit line sense amplifier 21 also has a back bias voltage as the bulk voltage.

도 3은 웰 내 MOS트랜지스터의 벌크전압을 나타낸 단면도이다.3 is a cross-sectional view illustrating the bulk voltage of a MOS transistor in a well.

도 3을 참조하여, 각 MOS트랜지스터의 벌크전압을 확인해 보도록 하겠다. P형기판에 Vss전압을 갖으며 n+형 접합부를 갖는 NMOS트랜지스터(30)와, P형기판에 N웰(Well)을 갖으며 N웰엔 노말전압(Vdd) 또는 고전위전압(Vpp)이 인가되며 p+형 접합부를 갖는 PMOS트랜지스터(31)와, P형기판에 N웰과 R웰의 트윈웰(twin well)을 갖되, N웰엔 고전위전압(Vpp)이 R웰에는 백바이어스전압(Vbb)이 인가되며, N+형 접합부를 갖는 NMOS트랜지스터(32)로 구현된다.3, the bulk voltage of each MOS transistor will be checked. An NMOS transistor 30 having a Vss voltage on a P-type substrate and an n + type junction, an N well on a P-type substrate, and a normal voltage (Vdd) or a high potential voltage (Vpp) are applied. A PMOS transistor 31 having a p + type junction, and twin wells of N wells and R wells on a P type substrate, and high potential voltages (Vpp) on the N wells, and a back bias voltage (Vbb) on the R wells. And is implemented with an NMOS transistor 32 having an N + type junction.

NMOS트랜지스터(32)는 노말전압(Vdd)을 벌크전압으로 갖는 트랜지스터로써, N웰과 R웰 사이에 접합 커패시터(Junction Capacitor)가 생성되는데 이는 수십 ㎋의 커패시턴스(Capacitance)를 갖는다. 접합 커패시터에 의해서 고전위전압(Vpp)의 변동을 백바이어스 전압(Vbb)이 따라가게 된다. 그리고 고전위전압(Vpp) 드라이버의 크기가 백바이어스 전압(Vbb) 드라이버에 비해 크기 때문에, 백바이어스 전압(Vbb)은 고전위전압(Vpp)의 펌핑에 의한 고전위전압(Vpp)의 변동의 영향을 크게 받게 된다.The NMOS transistor 32 is a transistor having a normal voltage Vdd as a bulk voltage, and a junction capacitor is generated between the N well and the R well, which has a capacitance of several tens of kHz. The back bias voltage Vbb follows the variation of the high potential voltage Vpp by the junction capacitor. Since the size of the high potential voltage (Vpp) driver is larger than that of the back bias voltage (Vbb) driver, the back bias voltage (Vbb) is influenced by the change of the high potential voltage (Vpp) by the pumping of the high potential voltage (Vpp). You will receive a lot.

도 4는 도1a 및 도1b의 블럭의 동작의 설명을 위한 도면이다.4 is a diagram for explaining the operation of the blocks of FIGS. 1A and 1B.

도 4를 살펴보면, 먼저 고전위전압(Vpp)을 인가시키므로써 워드라인을 활성화시키게 되는데, 이때 많은 양의 전류가 소모되어 고전위전압(Vpp)의 레벨에 변동이 생긴다. 그리고 접합 커패시터(40)의 영향에 의해 백바이어스전압(Vbb)의 레벨도 동일한 형태의 변동을 갖게 되어 상승하게 된다. 이를 보정하기 위해 펌핑을 통해 평균전압레벨을 유지되도록 한다.Referring to FIG. 4, first, the word line is activated by applying a high potential voltage (Vpp). At this time, a large amount of current is consumed to cause a change in the level of the high potential voltage (Vpp). In addition, due to the influence of the junction capacitor 40, the level of the back bias voltage Vbb also has the same type of variation and rises. In order to compensate for this, the average voltage level is maintained by pumping.

이러한 종래기술을 이용하는 경우, 고전위전압(Vpp)은 펌핑을 통해서 평균 고전위전압레벨(Vpp_avg)을 찾아가는 반면, 백바이어스전압(Vbb)은 펌핑의 능력에 따라 평균 백바이어스전압레벨(Vbb_avg)을 찾아갈 수 있는지 여부가 결정된다. 더욱이, 백바이어스전압(Vbb)이 상승하게 되면, 메모리셀 데이터에 손실이 생기게 된다.In the case of using this conventional technique, the high potential voltage Vpp seeks the average high potential voltage level Vpp_avg through pumping, while the back bias voltage Vbb increases the average back bias voltage level Vbb_avg according to the pumping capability. It is determined whether or not you can visit. Further, when the back bias voltage Vbb rises, there is a loss in the memory cell data.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 셀데이터의 손실을 감소시킬 수 있는 반도체 메모리 소자를 제공한다. The present invention has been proposed to solve the above problems of the prior art, and provides a semiconductor memory device capable of reducing the loss of cell data.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 오토리프레쉬 구간을 감지하여 오토리프레쉬 감지 신호를 생성하기 위한 오토리프레쉬 감지 수단; 상기 오토리프레쉬 감지 신호에 응답하여 오토리프레쉬 구간에서는 노말동작 시에 비해 높은 주파수의 주기신호를 생성하기 위한 주파수 생성수단; 상기 주기신호를 입력으로 하여 펌핑 제어신호를 생성하기 위한 제어신호 생성수단; 및 상기 펌핑 제어신호에 응답하여 전압 펌핑을 수행하기 위한 백바이어스 전압 펌핑수단을 구비하며, 상기 오토리프레쉬 감지수단은, 클럭인에이블 신호와 리프레쉬 플레그신호를 입력으로 갖는 부정논리합게이트와, 백바이어스전압 인에이블신호를 반전시키기 위한 제1 인버터와, 상기 제1 인터버의 출력신호와 상기 부정논리합게이트의 출력신호를 입력으로 갖는 부정논리곱게이트와, 상기 부정논리곱게이트의 출력신호를 반전시키기 위한 제2 인버터와, 상기 제2 인버터의 출력신호를 반전시켜 상기 오토리프레쉬 감지신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, an auto refresh detection means for generating an auto refresh detection signal by detecting the auto refresh period; Frequency generating means for generating a periodic signal of a higher frequency than in normal operation in an auto refresh period in response to the auto refresh detection signal; Control signal generating means for generating a pumping control signal using the periodic signal as an input; And a back bias voltage pumping means for performing voltage pumping in response to the pumping control signal, wherein the auto refresh detecting means comprises: a negative logic gate having a clock enable signal and a refresh flag signal as inputs, and a back bias voltage; A first inverter for inverting an enable signal, a negative logic gate having an input signal of the first interleaver and an output signal of the negative logic gate, and an output signal of the negative logic gate A second inverter and a third inverter for outputting the auto refresh detection signal by inverting the output signal of the second inverter are provided.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 5는 본 발명의 일 실시예에 따른 백바이어스전압 펌핑회로의 블록 구성도이다.5 is a block diagram illustrating a back bias voltage pumping circuit according to an exemplary embodiment of the present invention.

도 5를 참조하면, 메모리의 오토리프레쉬 구간을 감지하여 오토리프레쉬 감지신호(aref_en)를 생성하기 위한 오트리프레쉬 감지부(50)과, 오트리프레쉬 감지신호(aref_en)를 입력으로 하여 펌핑부(53)의 동작 주기를 결정하는 주기신호(Vbb_osc)를 생성하기 위한 주파수생성부(51)와, 주기신호(Vbb_osc)를 입력으로 하여 펌핑부(53)을 제어하는 제어신호(Vbb_ctr)를 생성하기 위한 제어신호 생성부(52)와, 제어신호(Vbb_ctr)를 입력으로 하여 펌핑을 통해 백바이어스 전압(Vbb)을 평균 백바이어스전압레벨(Vbb_avg)로 유지시키기 위한 펌핑부(53)로 구성된다.Referring to FIG. 5, the pumping unit 53 is configured to detect an auto refresh section of a memory and generate an auto refresh detection signal aref_en and an otree refresh detection signal aref_en as an input. Control to generate the frequency generator 51 for generating the periodic signal (Vbb_osc) for determining the operation period of the control signal and the control signal (Vbb_ctr) for controlling the pumping unit 53 by inputting the periodic signal (Vbb_osc) A signal generator 52 and a pumping unit 53 for maintaining the back bias voltage Vbb at the average back bias voltage level Vbb_avg through pumping with the control signal Vbb_ctr as an input.

도 6은 오트리프레쉬 감지부(50)의 상세 회로도이다.FIG. 6 is a detailed circuit diagram of the otry refresh detector 50.

도 6을 참조하면, 오토리프레쉬 감지부(50)는 클럭인에이블신호(ckeb_com)와 리프레쉬플래그신호(reflagb)를 입력으로 갖는 2입력 부정논리합게이트(NOR1)와, 백바이어스전압 활성화신호(Vbb_enb)를 반전시키기 위한 인버터(I1)와, 인터버(I1)의 출력신호와 부정논리합게이트(NOR1)의 출력신호를 두 입력으로 하는 부정논리곱게이트(ND1)와, 부정논리곱게이트(ND1)의 출력신호를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 반전시키기 위한 인버터(I3)를 구비한다.Referring to FIG. 6, the auto refresh detecting unit 50 includes a two-input negative logic gate NOR1 having a clock enable signal ckeb_com and a refresh flag signal reflagb as an input, and a back bias voltage activation signal Vbb_enb. Of the negative logic gate ND1 and the negative logic gate ND1 which have two inputs, an inverter I1 for inverting the output signal, an output signal of the inverter I1 and an output signal of the negative logic gate NOR1. An inverter I2 for inverting the output signal and an inverter I3 for inverting the output signal of the inverter I2.

다음으로 오트리프레쉬 감지부(50)의 동작을 살펴보면, 클럭인에이블신호(ckeb_com)와 리프레쉬플래그신호 (reflagb)가 논리레벨 로우를 갖고, 백바이어스전압인에이블신호(Vbb_enb)가 논리레벨 하이를 가질 때, 오토리프레쉬 감지신호(aref_en)가 논리레벨 로우를 갖어 활성화된다.Next, referring to the operation of the otree refresh detector 50, the clock enable signal ckeb_com and the refresh flag signal reflagb have a logic level low, and the back bias voltage enable signal Vbb_enb has a logic level high. When the auto refresh detection signal aref_en has a logic level low, it is activated.

오토리프레쉬 감지신호(aref_en)는 메모리의 오토리프레쉬가 수행되는 시간(tREF)동안 활성화되는 신호로써, 수십 ㎱의 주기를 가지며, 이에의해 펌핑부(53)는 오토리프레쉬가 수행되는 동안 2∼3번 정도의 펌핑을 하게 된다.The auto refresh detection signal aref_en is a signal that is activated during the time tREF during which the auto refresh of the memory is performed. The auto refresh detection signal aref_en has a period of several tens of microseconds, whereby the pumping unit 53 performs the 2-3 times during the auto refresh. It will be pumped to a degree.

도 7은 본 발명의 일 실시예에 따른 백바이어스전압 펌프회로의 동작의 설명을 위한 도면이다.7 is a view for explaining the operation of the back bias voltage pump circuit according to an embodiment of the present invention.

도 7를 살펴보면, 먼저 고전위전압(Vpp)을 인가시키므로써 워드라인을 활성화시키게 되는데, 이때 많은 양의 전류가 소모되어 고전위전압(Vpp)의 레벨에 변동이 생긴다. 그리고 접합 커패시터(70)의 영향에 의해 백바이어스전압(Vbb)의 레벨도 동일한 형태의 변동을 갖게 되어 상승하게 된다. Referring to FIG. 7, the word line is activated by first applying a high potential voltage (Vpp). At this time, a large amount of current is consumed to cause a change in the level of the high potential voltage (Vpp). Under the influence of the junction capacitor 70, the level of the back bias voltage Vbb also has the same variation and rises.

이때, 오트리프레쉬 감지부(50)은 오토리프레쉬 동작의 수행을 감지하여 오토리프레쉬신호(aref_en)를 활성화 하며, 이에 응답하여 주파수생성부(51)는 수십㎱의 주기신호(Vbb_osc)를 생성한다. 그리고 제어신호생성부(52)는 주기신호(Vbb_osc)를 입력으로 하여 제어신호(Vbb_ctr)를 생성하여, 펌핑부(53)가 백바이어스전압(Vbb)을 펌핑하는 횟수를 증가시키므로써, 백바이어스전압(Vbb)이 평균 백바이어스전압레벨(Vbb_avg)로 유지되도록 한다.At this time, the otree refresh detector 50 detects the performance of the auto refresh operation and activates the auto refresh signal aref_en. In response, the frequency generator 51 generates several tens of kHz periodic signals Vbb_osc. The control signal generation unit 52 generates the control signal Vbb_ctr by inputting the periodic signal Vbb_osc and increases the number of times that the pumping unit 53 pumps the back bias voltage Vbb. The voltage Vbb is maintained at the average back bias voltage level Vbb_avg.

결과적으로, 전술한 본 발명에 따르면 오토리프레쉬 동작이 시작되면 이를 감지하여 백바이어스 전압(Vbb)의 펌핑하는 횟수를 증가시킴으로써, 평균 백바이어스전압레벨(Vbb_avg)로 유지되도록 한다. 따라서 백바이어스전압 레벨의 안정화로 메모리셀 데이터의 손실을 감소시킬 수 있다.As a result, according to the present invention described above, when the auto refresh operation is started, the number of pumping of the back bias voltage Vbb is increased to maintain the average back bias voltage level Vbb_avg. Therefore, memory cell data loss can be reduced by stabilizing the back bias voltage level.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 오토리프레쉬 시에 백바이어스전압 펌핑회로를 추가적으로 더 구동함으로써, 백바이어스전압(Vbb)의 레벨를 안정화 시켰으며 이를 통해 메모리셀 데이터의 손실을 감소시켰다.The present invention described above further drives the back bias voltage pumping circuit during auto refresh, thereby stabilizing the level of the back bias voltage Vbb, thereby reducing the loss of memory cell data.

도 1a 및 도1b는 전압 펌프회로의 블럭 구성도. 1A and 1B are block diagrams of a voltage pump circuit.

도 2는 DRAM 코어의 구성도.2 is a configuration diagram of a DRAM core.

도 3은 웰 내 MOS트랜지스터의 벌크전압을 나타낸 단면도.3 is a cross-sectional view showing the bulk voltage of a MOS transistor in a well;

도 4는 도1a 및 도1b의 블럭의 동작의 설명을 위한 도면.4 is a diagram for explaining the operation of the blocks of FIGS. 1A and 1B;

도 5는 본 발명의 일 실시예에 따른 백바이어스전압 펌핑회로의 블록 구성도.Figure 5 is a block diagram of a back bias voltage pumping circuit according to an embodiment of the present invention.

도 6은 오트리프레쉬 감지부의 상세 회로도.6 is a detailed circuit diagram of the otry refresh detection unit.

도 7은 도5의 블럭의 동작의 설명을 위한 도면.7 is a diagram for explaining the operation of the block in FIG.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

50 : 오토리프레쉬 감지부 52 : 제어신호생성부 50: auto refresh detection unit 52: control signal generation unit

51 : 주파수생성부 53 : 펌핑부51: frequency generating unit 53: pumping unit

Claims (2)

삭제delete 오토리프레쉬 구간을 감지하여 오토리프레쉬 감지 신호를 생성하기 위한 오토리프레쉬 감지 수단;Auto refresh detection means for detecting an auto refresh period and generating an auto refresh detection signal; 상기 오토리프레쉬 감지 신호에 응답하여 오토리프레쉬 구간에서는 노말동작 시에 비해 높은 주파수의 주기신호를 생성하기 위한 주파수 생성수단;Frequency generating means for generating a periodic signal of a higher frequency than in normal operation in an auto refresh period in response to the auto refresh detection signal; 상기 주기신호를 입력으로 하여 펌핑 제어신호를 생성하기 위한 제어신호 생성수단; 및Control signal generating means for generating a pumping control signal using the periodic signal as an input; And 상기 펌핑 제어신호에 응답하여 전압 펌핑을 수행하기 위한 백바이어스 전압 펌핑수단을 구비하며,And a back bias voltage pumping means for performing voltage pumping in response to the pumping control signal. 상기 오토리프레쉬 감지수단은,The auto refresh detection means, 클럭인에이블 신호와 리프레쉬 플레그신호를 입력으로 갖는 부정논리합게이트와,A negative logic gate having a clock enable signal and a refresh flag signal as inputs, 백바이어스전압 인에이블신호를 반전시키기 위한 제1 인버터와,A first inverter for inverting the back bias voltage enable signal, 상기 제1 인터버의 출력신호와 상기 부정논리합게이트의 출력신호를 입력으로 갖는 부정논리곱게이트와, A negative logical gate having an input signal of the first interleaver and an output signal of the negative logical gate; 상기 부정논리곱게이트의 출력신호를 반전시키기 위한 제2 인버터와,A second inverter for inverting the output signal of the negative logical gate; 상기 제2 인버터의 출력신호를 반전시켜 상기 오토리프레쉬 감지신호를 출력하기 위한 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And a third inverter for inverting the output signal of the second inverter to output the auto refresh detection signal.
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