KR100527592B1 - A method for forming a semiconductor device - Google Patents

A method for forming a semiconductor device Download PDF

Info

Publication number
KR100527592B1
KR100527592B1 KR10-2000-0075528A KR20000075528A KR100527592B1 KR 100527592 B1 KR100527592 B1 KR 100527592B1 KR 20000075528 A KR20000075528 A KR 20000075528A KR 100527592 B1 KR100527592 B1 KR 100527592B1
Authority
KR
South Korea
Prior art keywords
layer
forming
insulating film
interlayer insulating
light line
Prior art date
Application number
KR10-2000-0075528A
Other languages
Korean (ko)
Other versions
KR20020046037A (en
Inventor
김종수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0075528A priority Critical patent/KR100527592B1/en
Publication of KR20020046037A publication Critical patent/KR20020046037A/en
Application granted granted Critical
Publication of KR100527592B1 publication Critical patent/KR100527592B1/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, SRAM 보다 빠른 속도, DRAM 과 같은 집적도 그리고 플레쉬 메모리 ( flash memory ) 와 같은 비휘발성 메모리의 특성을 갖는 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 )을 제조하기 위하여, 반도체기판에 소자 간의 절연을 목적으로 소자분리막을 형성하고, 트랜지스터의 일측 불순물 접합영역을 그라운드, 타측 불순물 접합영역을 하부 리드층에 연결하고 게이트전극과 소오스/드레인 접합영역 사이에 살리사이드층을 적용하여 저항을 낮추고 게이트전극 높이만큼 절연막으로 평탄화시킨 다음, 라이트라인을 형성하고 그 상부를 평탄화시키는 절연막을 형성하고 상기 접합영역에 접속되는 씨드층을 형성한 다음, 후속공정을 실시하여 공정을 단순화시키고 저항을 감소시켜 소자의 생산성 및 특성을 향상시킬 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device, and more particularly, to a magnetic RAM (hereinafter, referred to as MRAM) having characteristics of non-volatile memory such as faster speed than SRAM, density such as DRAM, and flash memory. To fabricate, a device isolation film is formed on a semiconductor substrate for the purpose of insulating between devices, and one impurity junction region of the transistor is connected to the ground and the other impurity junction region is connected to the lower lead layer, and the gap between the gate electrode and the source / drain junction region is maintained. Applying the side layer to lower the resistance and planarizing the insulating film by the height of the gate electrode, forming the light line, forming the insulating film to planarize the upper part, and forming the seed layer connected to the junction region, and then performing the subsequent process. Improve device productivity and properties by simplifying processes and reducing resistance A technique that can kill.

Description

반도체소자의 제조방법{A method for forming a semiconductor device}A method for forming a semiconductor device

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 SRAM 보다 빠른 속도, DRAM 과 같은 집적도 그리고 플레쉬 메모리 ( flash memory ) 와 같은 비휘발성 메모리의 특성을 갖는 마그네틱 램 ( magnetic RAM, 이하에서 MRAM 이라 함 )을 제조하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. In particular, a magnetic RAM having a characteristic of higher speed than an SRAM, an integration such as a DRAM, and a nonvolatile memory such as a flash memory, is referred to as an MRAM. It relates to a technique for manufacturing.

대부분의 반도체 메모리 제조 업체들은 차세대 기억소자의 하나로 강자성체 물질을 이용하는 MRAM 의 개발을 하고 있다. Most semiconductor memory manufacturers are developing MRAM using ferromagnetic materials as one of the next generation memory devices.

상기 MRAM 은 강자성 박막을 다층으로 형성하여 각 박막의 자화방향에 따른 전류 변화를 감지함으로써 정보를 읽고 쓸 수 있는 기억소자로서, 자성 박막 고유의 특성에 의해 고속, 저전력 및 고집적화를 가능하게 할뿐만 아니라, 플레쉬 메모리와 같이 비 휘발성 메모리 동작이 가능한 것으로 알려져 있다. The MRAM is a memory device capable of reading and writing information by forming a ferromagnetic thin film in multiple layers and sensing current changes according to the magnetization direction of each thin film. It is known that non-volatile memory operations such as flash memory can be performed.

상기 MRAM 은 스핀이 전자의 전달 현상에 지대한 영향을 미치기 때문에 생기는 거대자기저항 ( giant magnetoresistive, GMR ) 현상이나 스핀 편극 자기투과 현상을 이용해 메모리 소자를 구현하는 방법이 있다. The MRAM has a method of implementing a memory device using a giant magnetoresistive (GMR) phenomenon or a spin polarization magnetic permeation phenomenon, which occurs because spin has a great effect on electron transfer.

상기 거대자기 저항(GMR) 현상을 이용한 MRAM 은, 비자성층을 사이에 둔 두 자성층에서 스핀방향이 같은 경우보다 다른 경우의 저항이 크게 다른 현상을 이용해 GMR 자기 메모리 소자를 구현하는 것이다. In the MRAM using the giant magnetoresistance (GMR) phenomenon, a GMR magnetic memory device is implemented by using a phenomenon in which the resistances in the case where the spin directions are different in the two magnetic layers having the nonmagnetic layer are different from each other are the same.

상기 스핀 편극 자기 투과 현상을 이용한 MRAM 은, 절연층을 사이에 둔 두 자성층에서 스핀 방향이 같은 경우가 다른 경우보다 전류 투과가 훨씬 잘 일어난다는 현상을 이용하여 자기 투과접합 메모리 소자를 구현하는 것이다. The MRAM using the spin polarization magnetic permeation phenomenon is a magnetic permeation junction memory device using a phenomenon that current permeation occurs much better than two cases in which the spin directions are the same in two magnetic layers having an insulating layer interposed therebetween.

그러나, 상기 MRAM 에 대한 연구는 현재 초기 단계에 있으며, 주로 다층 자성 박막의 형성에 집중되어 있고, 단위 셀 구조 및 주변 감지 회로 등에 대한 연구는 아직 미비한 실정이다. However, the research on the MRAM is currently in an early stage, mainly focused on the formation of the multilayer magnetic thin film, and the research on the unit cell structure and the peripheral sensing circuit is still insufficient.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1a를 참조하면, MRAM 셀에서 정보가 저장되어지는 다층 자성박막 구조로서, 마그네틱 터널 접합 ( magnetic tunnel junction, 이하에서 MTJ 라 함 ) 과 셀이 이루는 적층구조를 공정에 관계없이 도시한 단면도로서, 반도체기판(11) 상에 하부리드층(bottom lead layer)(13), 씨드층(seed layer)(15), 반강자성층(anti-ferromagnetic)(17), 고정 강자성층(pinned ferromagnetic)(19), 터널 접합층(tunnel junction layer)(21), 자유 강자성층(free ferromagnetic)(23) 및 상부리드층(top lead layer)(25)이 적층되는 구조로 형성된다. Referring to FIG. 1A, as a multilayer magnetic thin film structure in which information is stored in an MRAM cell, a cross-sectional view of a magnetic tunnel junction (hereinafter referred to as MTJ) and a laminated structure formed of a cell regardless of a process may be described. Bottom lead layer 13, seed layer 15, anti-ferromagnetic 17, and pinned ferromagnetic layer 19 on the semiconductor substrate 11. ), A tunnel junction layer 21, a free ferromagnetic layer 23 and a top lead layer 25 are laminated.

이때, 상기 MTJ 는 상기 반강자성층(17), 고정 강자성층(19), 터널 접합층(21) 및 자유 강자성층(23) 적층구조를 말한다. In this case, the MTJ refers to an antiferromagnetic layer 17, a fixed ferromagnetic layer 19, a tunnel junction layer 21, and a free ferromagnetic layer 23.

도 1b를 참조하면, 일측은 종래기술에 따른 MRAM 을 공정순으로 형성하여 도시한 단면도이고, 타측은 그에 따른 MRAM 의 회로도를 도시한 것이다. Referring to FIG. 1B, one side is a cross-sectional view of a conventional MRAM formed in a process order, and the other side shows a circuit diagram of the MRAM according to the related art.

상기 도 1b의 일측을 참조하면, 반도체기판(11) 상부에 게이트전극(33), 즉 워드라인을 형성한다. Referring to one side of FIG. 1B, a gate electrode 33, that is, a word line, is formed on the semiconductor substrate 11.

그리고, 상기 워드라인(33)의 양측 반도체기판(31)에 소오스/드레인 접합영역(35a,35b)을 형성하고 그에 접속되는 접지선(37a)과 제1도전층(37b)을 형성한다. 이때, 상기 접지선(37a)는 상기 제1도전층(37b) 형성공정시 형성한다. The source / drain junction regions 35a and 35b are formed on both semiconductor substrates 31 of the word line 33, and the ground lines 37a and the first conductive layer 37b connected thereto are formed. In this case, the ground line 37a is formed during the process of forming the first conductive layer 37b.

그 다음, 전체표면 상부를 평탄화시키는 제1층간절연막(39)을 형성하고 상기 제1도전층(41)을 노출시키는 제1콘택플러그(41)를 형성한다. Next, a first interlayer insulating film 39 is formed to planarize the entire upper surface, and a first contact plug 41 is formed to expose the first conductive layer 41.

그리고, 상기 제1콘택플러그(41)에 접속되는 하부리드층(43)인 제2도전층을 패터닝한다. Then, the second conductive layer, which is the lower lead layer 43 connected to the first contact plug 41, is patterned.

전체표면상부를 평탄화시키는 제2층간절연막(45)을 형성하고 상기 제2층간절연막(45) 상부에 라이트라인(47)을 형성한다. A second interlayer insulating film 45 is formed to planarize the entire upper surface, and a light line 47 is formed on the second interlayer insulating film 45.

그리고, 상기 라이트라인(47) 상부를 평탄화시키는 제3층간절연막(48)을 형성한다. A third interlayer insulating film 48 is formed to planarize the upper portion of the light line 47.

그리고, 상기 제2도전층(43)을 노출시키는 제2콘택플러그(49)를 형성한다. In addition, a second contact plug 49 exposing the second conductive layer 43 is formed.

그리고, 상기 제2콘택플러그(49)에 접속되는 씨드층(51)을 형성한다. 이때, 상기 씨드층(51)은 상기 제2콘택플러그(49) 상측으로부터 상기 라이트라인(47) 상측에 중첩되도록 형성한다. Then, the seed layer 51 connected to the second contact plug 49 is formed. In this case, the seed layer 51 is formed to overlap the light line 47 from the upper side of the second contact plug 49.

그 다음, 상기 씨드층(51) 상부에 반강자성층(도시안됨), 고정 강자성층(pinned ferromagnetic)(55), 터널 접합층(tunnel junction layer)(57) 및 자유 강자성층(free ferromagnetic)(59)을 적층하여 형성하되, 상기 라이트라인(47) 만큼 의 패턴 크기로 중첩하여 형성한다. Then, an antiferromagnetic layer (not shown), pinned ferromagnetic 55, tunnel junction layer 57 and free ferromagnetic (top ferromagnetic) (top) of the seed layer 51 ( 59 is formed by stacking, and overlaps the pattern size of the light line 47.

여기서, 상기 반 강자성층은 고정층의 자화 방향이 변하기 않도록 하는 역할을 하며, 상기 터널 접합층(57)은 자화 방향이 한 방향으로 고정되어 있는 것이다. 그리고, 상기 자유 강자성층(59)은 외부 자장에 의해 자화 방향이 바뀌어 지며, 상기 자유 강자성층(59)의 자화 방향에 따라 "0" 또는 "1" 의 정보를 기억할 수 있다. Here, the anti-ferromagnetic layer serves to prevent the magnetization direction of the pinned layer from changing, and the tunnel junction layer 57 is fixed in one direction. The magnetization direction of the free ferromagnetic layer 59 is changed by an external magnetic field, and information of "0" or "1" may be stored according to the magnetization direction of the free ferromagnetic layer 59.

그 다음, 전체표면상부에 제4층간절연막(60)을 형성하여 평탄화식각하여 상기 자유 강자성층(59)을 노출시키고, 상기 자유 강자성층(59)에 접속되는 상부리드층, 즉 비트라인(61)을 형성한다. Next, a fourth interlayer insulating film 60 is formed on the entire surface to be planarized to expose the free ferromagnetic layer 59, and the upper lead layer, that is, the bit line 61 connected to the free ferromagnetic layer 59. ).

한편, 상기 MTJ 셀에 수직 방향으로 전류가 흐를 경우 절연층을 통한 터널링 전류가 흐르게 되고,On the other hand, when a current flows in a direction perpendicular to the MTJ cell, a tunneling current flows through the insulating layer,

터널 접합층(57)과 자유 강자성층(59)의 자화 방향이 같으면 터널링 전류가 커지며, When the tunnel junction layer 57 and the free ferromagnetic layer 59 have the same magnetization direction, the tunneling current increases.

터널 접합층(57)과 자유 강자성층(59)의 자화 방향이 반대이면 터널링 전류가 작게 흐르는 현상을 TMR ( tunneling magnetoresistance ) 효과라한다. When the magnetization direction of the tunnel junction layer 57 and the free ferromagnetic layer 59 is reversed, a phenomenon in which the tunneling current flows small is called a TMR (tunneling magnetoresistance) effect.

그리고, 상기 TMR 효과에 의한 전류 크기를 감지하여 자유 강자성층(59)의 자화 방향을 감지하고 그에 따라 셀에 저장된 정보를 알 수 있다. In addition, the magnetization direction of the free ferromagnetic layer 59 may be detected by sensing the current magnitude due to the TMR effect, and thus the information stored in the cell may be known.

상기 도 1b의 타측을 참조하면, MRAM 의 단위 셀은 전계효과트랜지스터 한 개와 MTJ 셀(55,57,59), 정보를 읽을 때 사용되는 리드라인인 워드라인(33), 전류를 가하여 외부 자기장을 형성하여 MTJ 셀에 자화 방향을 결정하는 라이트라인(47), MTJ 셀에 수직 방향으로 전류를 가하여 자유층의 자화방향을 알 수 있게 하는 비트라인(61)으로 이루어진다. Referring to the other side of FIG. 1B, the unit cell of the MRAM includes one field effect transistor, an MTJ cell 55, 57, 59, a word line 33, a lead line used to read information, and an external magnetic field. And a light line 47 to determine the magnetization direction to the MTJ cell, and a bit line 61 to apply a current to the MTJ cell in a vertical direction so that the magnetization direction of the free layer can be known.

상기 MTJ 셀 내의 정보를 읽기 위해서는, 상기 리드라인인 워드라인(33)에 전압을 가해 전계효과 트랜지스터를 동작시키고 상기 비트라인(61)에 전류를 가하여 흐르는 전류의 크기를 감지함으로써 MTJ 셀 내의 자유 강유전층(59)의 자화 방향을 알 수 있다. To read the information in the MTJ cell, a free ferroelectric in the MTJ cell is detected by applying a voltage to the word line 33, which is the lead line, to operate a field effect transistor, and sensing the magnitude of the current flowing by applying a current to the bit line 61. The magnetization direction of layer 59 can be known.

상기 MTJ 셀 내에 정보를 기억시키기 위하여는, 전계효과 트랜지스터를 오프(off) 상태로 유지한 채, 라이트라인(47)과 비트라인(61)에 전류를 가해 발생되는 자기장으로 자유 강유전층(59)의 자화방향을 제어할 수 있게 된다. In order to store information in the MTJ cell, the free ferroelectric layer 59 is a magnetic field generated by applying a current to the light line 47 and the bit line 61 while keeping the field effect transistor off. It is possible to control the magnetization direction of.

이때, 비트라인(61)과 라이트라인(47)에 동시에 전류를 가하는 이유는 두 금속선이 수직으로 교차하는 지점에서 자기장이 가장 크게 발생되며 이것으로 인하여 여러 셀 배열 중에서 한 셀을 선택할 수 있기 때문이다.At this time, the reason why the current is applied to the bit line 61 and the light line 47 at the same time is that the magnetic field is generated at the point where the two metal lines perpendicularly intersect, thereby selecting one cell among several cell arrays. .

상기한 바와같이 종래기술에 따른 반도체소자의 제조방법은, 하부리드층을 형성하기 위하여 다수의 도전층 형성공정, 콘택공정 그리고 평탄화공정을 실시하여야 하므로 소자의 생산단가를 증가시키고 그에 따른 생산성을 저하시키는 문제점이 있다. As described above, the semiconductor device manufacturing method according to the related art requires a plurality of conductive layer forming processes, contact processes, and planarization processes to form a lower lead layer, thereby increasing the production cost of the device and lowering the productivity thereof. There is a problem.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해소하기 위하여, 소오스/드레인 접합영역에 살리사이드층을 형성하는 공정을 이용하여 공정을 단순화시켜 반도체소자의 생산단가를 감소시키고 그에 따른 반도체소자의 생산성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다. The present invention simplifies the process using a process of forming a salicide layer in the source / drain junction region in order to solve the problems of the prior art as described above to reduce the production cost of the semiconductor device and thereby the productivity of the semiconductor device It is an object of the present invention to provide a method for manufacturing a semiconductor device that improves the efficiency.

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 제조방법은, The semiconductor device manufacturing method according to the present invention for achieving the above object,

반도체기판의 활성영역에 살리사이드층이 구비되는 트랜지스터를 형성하는 공정과,Forming a transistor including a salicide layer in an active region of a semiconductor substrate;

상기 트랜지스터의 게이트전극을 노출시키는 평탄화된 제1층간절연막을 형성하는 공정과,Forming a planarized first interlayer insulating film exposing the gate electrode of the transistor;

상기 제1층간절연막 상부에 라이트라인을 형성하는 공정과,Forming a light line on the first interlayer insulating film;

상기 라이트라인 상부를 평탄화시키는 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film to planarize an upper portion of the light line;

상기 제2층간절연막과 제1층간절연막을 통하여 상기 게이트전극 일측의 살리사이드층을 노출시키는 제1콘택홀을 형성하는 공정과,Forming a first contact hole exposing the salicide layer on one side of the gate electrode through the second interlayer insulating film and the first interlayer insulating film;

상기 제1콘택홀을 매립하는 하부리드층을 형성하는 공정과,Forming a lower lead layer filling the first contact hole;

상기 하부리드층에 접속되는 씨드층을 상기 라이트라인 상측까지 형성하는 공정과,Forming a seed layer connected to the lower lead layer to an upper side of the light line;

상기 씨드층과 평탄화된 제3층간절연막을 형성하는 공정과,Forming a third interlayer insulating film planarized with the seed layer;

전체표면상부에 질화막을 일정두께 형성하고 MTJ 셀이 구비되는 영역의 질화막을 식각하는 공정과,Forming a nitride film on the entire surface and etching the nitride film in the region where the MTJ cell is provided;

상기 씨드층에 접속되도록 반강자성층, 고정 강자성층, 터널 접합층 및 자유 강자성층의 적층구조인 MTJ 셀을 형성하는 공정과,Forming an MTJ cell having a laminated structure of an antiferromagnetic layer, a fixed ferromagnetic layer, a tunnel junction layer, and a free ferromagnetic layer so as to be connected to the seed layer;

전체표면상부에 제4층간절연막을 형성하고 상기 제4층간절연막을 통하여 상기 MTJ 셀에 접속되는 상부리드층인 비트라인을 형성하는 공정을 포함하는 것을 특징으로한다. And forming a fourth interlayer insulating film over the entire surface, and forming a bit line, which is an upper lead layer connected to the MTJ cell, through the fourth interlayer insulating film.

본 발명의 원리는 다음과 같다.The principle of the present invention is as follows.

반도체기판에 소자 간의 절연을 목적으로 소자분리막을 형성하고, 트랜지스터의 일측 불순물 접합영역을 그라운드, 타측 불순물 접합영역을 하부 리드층에 연결하고 게이트전극과 소오스/드레인 접합영역 사이에 살리사이드층을 적용하여 저항을 낮추고 게이트전극 높이만큼 절연막으로 평탄화시킨 다음, 라이트라인을 형성하고 그 상부를 평탄화시키는 절연막을 형성하고 상기 접합영역에 접속되는 씨드층을 형성한 다음, 후속공정을 실시하여 공정을 단순화시키고 저항을 감소시켜 소자의 생산성 및 특성을 향상시킬 수 있도록 하는 것이다. A device isolation film is formed on the semiconductor substrate to insulate the devices, and the one impurity junction region of the transistor is connected to the ground, the other impurity junction region is connected to the lower lead layer, and a salicide layer is applied between the gate electrode and the source / drain junction region. Lower the resistance, planarize the insulating film by the height of the gate electrode, form a light line, form an insulating film to planarize the upper portion, and form a seed layer connected to the junction region. It is to reduce the resistance to improve the productivity and characteristics of the device.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다. 2A through 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체기판(71)에 활성영역을 정의하는 소자분리막(73)을 형성한다. Referring to FIG. 2A, an isolation layer 73 defining an active region is formed on the semiconductor substrate 71.

그리고, 상기 반도체기판(71)의 활성영역 상에 게이트절연막이 구비되는 게이트전극(75)을 형성하고 그 측벽에 절연막 스페이서(77)를 형성한다. A gate electrode 75 having a gate insulating film is formed on the active region of the semiconductor substrate 71, and an insulating film spacer 77 is formed on the sidewall thereof.

이때, 상기 게이트전극(75)은 다결정실리콘으로 형성한 것이다. In this case, the gate electrode 75 is formed of polycrystalline silicon.

그 다음, 전체표면상부에 고융점금속(79)을 일정두께 형성한다. Then, a high melting point metal 79 is formed on the entire surface at a constant thickness.

이때, 상기 고융점 금속(79)은 티타늄이나 텅스텐 등을 사용한다. In this case, the high melting point metal 79 uses titanium, tungsten, or the like.

도 2b를 참조하면, 열처리공정으로 상기 반도체기판(71) 표면 및 게이트전극(75) 표면에 살리사이드층(81)을 형성한다. 그리고, 나머지 고융점 금속(79)을 제거한다. Referring to FIG. 2B, a salicide layer 81 is formed on the surface of the semiconductor substrate 71 and the gate electrode 75 by a heat treatment process. Then, the remaining high melting point metal 79 is removed.

도 2c를 참조하면, 전체표면상부에 제1층간절연막(83)을 형성하고 평탄화식각공정으로 상기 게이트전극(81) 상부의 살리사이드층(81)을 노출시키는 평탄화된 제1층간절연막을 형성한다. 이때, 상기 평탄화식각공정은 CMP 공정으로 실시한다. Referring to FIG. 2C, a first interlayer insulating layer 83 is formed over the entire surface and a planarized first interlayer insulating layer exposing the salicide layer 81 on the gate electrode 81 is formed by a planarization etching process. . In this case, the planarization etching process is performed by a CMP process.

그리고, 상기 제1층간절연막(83)의 상부에 라이트라인(85)을 형성한다. 이때, 상기 라이트라인(85)은 도전층으로 형성하되, 상기 반도체기판(71) 표면 일측에 구비되는 살리사이드층(81)의 상측에 구비된다.A light line 85 is formed on the first interlayer insulating layer 83. In this case, the light line 85 is formed as a conductive layer, and is provided above the salicide layer 81 provided on one side of the surface of the semiconductor substrate 71.

도 2d를 참조하면, 전체표면상부를 평탄화시키는 제2층간절연막(87)을 형성한다. 이때, 상기 제2층간절연막(87)은 상기 라이트라인(85)이 노출되지 않도록 형성한다.Referring to FIG. 2D, a second interlayer insulating film 87 is formed to planarize the entire upper surface portion. In this case, the second interlayer insulating layer 87 is formed so that the light line 85 is not exposed.

그 다음 상기 제2층간절연막(87)과 제1층간절연막(83)을 식각하여 상기 반도체기판(71) 표면 타측에 구비되는 살리사이드층(81)을 노출시키는 제1콘택홀(89)을 형성한다.Next, the first interlayer insulating layer 87 and the first interlayer insulating layer 83 are etched to form a first contact hole 89 exposing the salicide layer 81 provided on the other surface of the semiconductor substrate 71. do.

도 2e를 참조하면, 상기 콘택홀(89)을 매립하는 하부리드층(91)을 형성한다. Referring to FIG. 2E, a lower lead layer 91 filling the contact hole 89 is formed.

이때, 상기 하부리드층(91)은 도전층으로 형성한다. In this case, the lower lead layer 91 is formed of a conductive layer.

그 다음, 상기 하부리드층(91)에 접속되는 씨드층(93)을 형성한다. 이때, 상기 씨드층(93)은 상기 하부리드층(91)에 접속되며 상기 라이트라인(85)의 상측으로 중첩되어 구비된다.Next, a seed layer 93 is formed to be connected to the lower lead layer 91. In this case, the seed layer 93 is connected to the lower lead layer 91 and overlaps the upper side of the light line 85.

그리고, 상기 씨드층(93)을 노출시키는 제3층간절연막(94)을 형성한다.A third interlayer insulating film 94 exposing the seed layer 93 is formed.

그 다음, 전체표면상부에 질화막(95)을 형성한다. Then, a nitride film 95 is formed over the entire surface.

그리고, 상기 MTJ 셀 영역을 형성하기 위한 마스크를 이용하여 상기 질화막(95)을 식각함으로써 상기 라이트라인(85) 상측의 씨드층(85) 상에 반강자성층(도시안됨), 고정 강자성층(97), 터널 접합층(99) 및 자유 강자성층(101)의 적층구조이 MTJ 셀(103)을 형성한다.Then, the nitride film 95 is etched using a mask for forming the MTJ cell region, thereby forming an antiferromagnetic layer (not shown) and a fixed ferromagnetic layer 97 on the seed layer 85 above the light line 85. ), The laminated structure of the tunnel junction layer 99 and the free ferromagnetic layer 101 forms the MTJ cell 103.

도 2f를 참조하면, 전체표면상부를 평탄화시키는 제4층간절연막(105)을 형성하고 상기 MTJ 셀(105)의 자유 강자성층(103)을 노출시키는 제2콘택홀(107)을 형성한다. Referring to FIG. 2F, a fourth interlayer insulating film 105 is formed to planarize the entire upper surface, and a second contact hole 107 is formed to expose the free ferromagnetic layer 103 of the MTJ cell 105.

삭제delete

도 2g를 참조하면, 상기 제2콘택홀(107)을 매립하는 상부리드층(109)인 비트라인을 형성한다. Referring to FIG. 2G, a bit line, which is an upper lead layer 109, filling the second contact hole 107 is formed.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 살리사이드층을 적용하여 소오스/드레인 전극의 저항을 감소시키고 하부리드층의 전류 효율을 향상시킬 수 있으며, 리드층의 단차를 감소시키고 접합에 직접 접합시킬 수 있어 공정을 단순화시키고 원가를 절감할 수 있는 효과를 제공한다. As described above, in the method of manufacturing a semiconductor device according to the present invention, by applying a salicide layer, the resistance of the source / drain electrodes may be reduced and the current efficiency of the lower lead layer may be reduced, and the step difference of the lead layer may be reduced. It can be directly bonded to the joint, simplifying the process and reducing costs.

도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도 및 회로도.1A and 1B are a cross-sectional view and a circuit diagram showing a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2g 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요주분에 대한 부호의 설명 ><Description of the code for the main portion of the drawing>

11,31 : 반도체기판 13,43,91 : 하부리드층11,31 semiconductor substrate 13,43,91 lower lead layer

15,51,93 : 씨드층 17 : 반강자성층 15,51,93: seed layer 17: antiferromagnetic layer

19,55,97 : 고정 강자성층 21,57,99 : 터널 접합층19,55,97: Fixed ferromagnetic layer 21,57,99: Tunnel junction layer

23,59,101 : 자유 강자성층 25,61,109 : 상부리드층(비트라인)23,59,101: Free ferromagnetic layer 25,61,109: Upper lead layer (bit line)

33,75 : 게이트전극 35a,35b : 소오스/드레인 접합영역33, 75 gate electrodes 35a, 35b source / drain junction region

37a : 접지선 37b : 제1도전층37a: ground wire 37b: first conductive layer

39,83 : 제1층간절연막 41 : 제1콘택플러그39,83: first interlayer insulating film 41: first contact plug

45,87 : 제2층간절연막 47,85 : 라이트라인45,87: Second interlayer insulating film 47,85: Light line

48,94 : 제3층간절연막48,94: third interlayer insulating film

49 : 제2콘택플러그 53,105 : 제4층간절연막49: second contact plug 53,105: fourth interlayer insulating film

60 : 제5층간절연막 77 : 절연막 스페이서60: fifth interlayer insulating film 77: insulating film spacer

79 : 고융점 금속 81 : 살리사이드층79: high melting point metal 81: salicide layer

89 : 제1콘택홀 95 : 질화막89: first contact hole 95: nitride film

103 : MTJ 셀 107 : 제2콘택홀103: MTJ cell 107: second contact hole

Claims (3)

반도체기판의 활성영역에 살리사이드층이 구비되는 트랜지스터를 형성하는 공정과,Forming a transistor including a salicide layer in an active region of a semiconductor substrate; 상기 트랜지스터의 게이트전극을 노출시키는 평탄화된 제1층간절연막을 형성하는 공정과,Forming a planarized first interlayer insulating film exposing the gate electrode of the transistor; 상기 제1층간절연막 상부에 라이트라인을 형성하는 공정과,Forming a light line on the first interlayer insulating film; 상기 라이트라인 상부를 평탄화시키는 제2층간절연막을 형성하는 공정과,Forming a second interlayer insulating film to planarize an upper portion of the light line; 상기 제2층간절연막과 제1층간절연막을 통하여 상기 게이트전극 일측의 살리사이드층을 노출시키는 제1콘택홀을 형성하는 공정과,Forming a first contact hole exposing the salicide layer on one side of the gate electrode through the second interlayer insulating film and the first interlayer insulating film; 상기 제1콘택홀을 매립하는 하부리드층을 형성하는 공정과,Forming a lower lead layer filling the first contact hole; 상기 하부리드층에 접속되는 씨드층을 상기 라이트라인 상측까지 형성하는 공정과,Forming a seed layer connected to the lower lead layer to an upper side of the light line; 상기 씨드층과 평탄화된 제3층간절연막을 형성하는 공정과,Forming a third interlayer insulating film planarized with the seed layer; 전체표면상부에 질화막을 일정두께 형성하고 MTJ 셀이 구비되는 영역의 질화막을 식각하는 공정과,Forming a nitride film on the entire surface and etching the nitride film in the region where the MTJ cell is provided; 상기 씨드층에 접속되도록 반강자성층, 고정 강자성층, 터널 접합층 및 자유 강자성층의 적층구조인 MTJ 셀을 형성하는 공정과,Forming an MTJ cell having a laminated structure of an antiferromagnetic layer, a fixed ferromagnetic layer, a tunnel junction layer, and a free ferromagnetic layer so as to be connected to the seed layer; 전체표면상부에 제4층간절연막을 형성하고 상기 제4층간절연막을 통하여 상기 MTJ 셀에 접속되는 상부리드층인 비트라인을 형성하는 공정을 포함하는 반도체소자의 제조방법.And forming a bit line, which is an upper lead layer, connected to the MTJ cell through the fourth interlayer insulating film, and forming a fourth interlayer insulating film over the entire surface. 제 1 항에 있어서, The method of claim 1, 상기 라이트라인은 상기 상부리드층 형성후 그 상측에 형성하는 것을 특징으로하는 반도체소자의 제조방법.And the light line is formed above the upper lead layer after the formation of the upper lead layer. 삭제delete
KR10-2000-0075528A 2000-12-12 2000-12-12 A method for forming a semiconductor device KR100527592B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0075528A KR100527592B1 (en) 2000-12-12 2000-12-12 A method for forming a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0075528A KR100527592B1 (en) 2000-12-12 2000-12-12 A method for forming a semiconductor device

Publications (2)

Publication Number Publication Date
KR20020046037A KR20020046037A (en) 2002-06-20
KR100527592B1 true KR100527592B1 (en) 2005-11-09

Family

ID=27681134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0075528A KR100527592B1 (en) 2000-12-12 2000-12-12 A method for forming a semiconductor device

Country Status (1)

Country Link
KR (1) KR100527592B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208682A (en) * 2001-01-12 2002-07-26 Hitachi Ltd Magnetic semiconductor memory device and manufacturing method therefor
KR100434956B1 (en) * 2002-05-29 2004-06-11 주식회사 하이닉스반도체 A method for manufacturing of Magnetic random access memory
KR20040000886A (en) * 2002-06-26 2004-01-07 삼성전자주식회사 MRAM device and methof for manufacturing thereof
KR100833080B1 (en) * 2006-12-27 2008-05-27 동부일렉트로닉스 주식회사 Magnetic ram and method for fabricating the same
KR100842913B1 (en) * 2006-12-28 2008-07-02 주식회사 하이닉스반도체 Semiconductor memory device with mirror function
KR101661851B1 (en) * 2015-04-22 2016-10-04 한양대학교 산학협력단 Static random access memory using thermal assisted-magnetic tunnel junction cell and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10308498A (en) * 1997-05-08 1998-11-17 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof
KR19980080423A (en) * 1997-03-18 1998-11-25 니시무로타이조 Method for manufacturing semiconductor device and device for manufacturing semiconductor
KR20000011745A (en) * 1998-07-16 2000-02-25 포만 제프리 엘 Magnetic random access memory(mram) array with magnetic tunnel junction(mtj) cells and remote diodes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980080423A (en) * 1997-03-18 1998-11-25 니시무로타이조 Method for manufacturing semiconductor device and device for manufacturing semiconductor
JPH10308498A (en) * 1997-05-08 1998-11-17 Oki Electric Ind Co Ltd Semiconductor device and manufacture thereof
KR20000011745A (en) * 1998-07-16 2000-02-25 포만 제프리 엘 Magnetic random access memory(mram) array with magnetic tunnel junction(mtj) cells and remote diodes

Also Published As

Publication number Publication date
KR20020046037A (en) 2002-06-20

Similar Documents

Publication Publication Date Title
JP4298196B2 (en) Magnetic ram
JP4074129B2 (en) Magnetic ram and method for forming the same
JP4074127B2 (en) Magnetic ram and method for forming the same
KR100399436B1 (en) A Magnetic random access memory and a method for manufacturing the same
JP5642557B2 (en) Method of forming memory cell and magnetic tunnel junction (MTJ) of memory cell
KR100610710B1 (en) Magnetic random access memory
US6909129B2 (en) Magnetic random access memory
JP4583997B2 (en) Magnetic memory cell array and manufacturing method thereof
US20070206411A1 (en) Magnetic Random Access Memory Devices Including Contact Plugs Between Magnetic Tunnel Junction Structures and Substrates and Related Methods
US20030086313A1 (en) Magnetic memory device using SOI substrate and method of manufacturing the same
KR100520175B1 (en) A method for forming a semiconductor device
JP2004266254A (en) Magnetoresistive ram and method of manufacturing the same
KR100660539B1 (en) Magnetic memory devices and methods of forming the same
JP4415745B2 (en) Solid state memory device
KR100527592B1 (en) A method for forming a semiconductor device
KR100390977B1 (en) A method for forming a semiconductor device
US20040165427A1 (en) Magnetic memories having magnetic tunnel junctions in recessed bit lines and/or digit lines and methods of fabricating the same
KR100399439B1 (en) Magnetic RAM cell and method for manufacturing the same
US6849466B2 (en) Method for manufacturing MTJ cell of magnetic random access memory
KR20020054671A (en) A method for forming a semiconductor device
KR20030058626A (en) Method for manufacturing a magnetic RAM cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee