KR100527341B1 - 크로스바 방식의 방송스위치 - Google Patents

Abstract

본 발명은 크로스바 방식의 방송스위치에 관한 것으로서, 입력포트에 매칭되며, 유니캐스트 및 멀티캐스트 데이터를 일시 저장하고, 유니캐스트 및 멀티캐스트 데이터를 목적하는 출력포트 별로 전송하기위한 중재요청을 하고, 중재요청이 수행된 패킷 데이터에 대한 정보를 저장 및 관리하는 적어도 하나의 입력버퍼; 적어도 하나의 입력버퍼로부터 중재요청 신호를 받아 그 요청 정보를 저장 및 관리하며, 중재 요청에 따라 중재를 수행하는 중앙 중재기; 입력버퍼로부터 데이터를 전송받아 중앙 중재기의 중재결과정보를 받아 이에 따라 스위칭을 수행하며, 적어도 둘 이상의 크로스바 스위치를 포함하는 크로스바스위치부; 및 크로스바 스위치부의 크로스바 스위치 각각에 매칭되어 출력된 패킷 데이터를 크로스바 스위치 별로 저장하고 관리하는 출력버퍼들로 이루어진 출력버퍼부를 포함함을 특징으로 한다.

따라서 본 발명에 의하면, 방송 패킷 지원 문제를 해결하고 스위치의 고 처리율을 지원함으로써 방송 서비스에 원활히 대처할 수 있으며 병렬 중재기를 이용하고 파이프라인 방식을 이용한 고속 동작을 지원함으로써 고속의 대용량의 스위치를 적은 비용으로 설계할 수 있다.

Description

크로스바 방식의 방송스위치{Broadcasting switch using crossbar}

본 발명은 중재기를 구비하는 스위치에 관한 것으로, 더욱 상세하게는 단일입력 및 다중출력 크로스바 방식의 방송스위치에 관한 것이다.

즉 본 발명은 입력 및 출력 버퍼 스위치(input and output buffer switch)에서 중앙 중재기(central arbiter)가 다중 입력포트로부터의 전송 요청(request)을 모아서 모든 입력포트들이 공유하는 각 출력포트에서 최대한 많은 전송 허가(grant)를 빠른 시간 내에 결정하고 그 결과를 각 입력 버퍼들에게 고속으로 전달하는 기능을 지원하며, 특별히 방송 패킷(broadcast packet)을 스위칭함에 있어 높은 처리율(high throughput)을 제공하면서 고속으로 대용량 스위칭(large scale switching) 성능을 제공하는 크로스바 방식의 방송스위치에 관한 것이다.

입력버퍼 스위치(input buffer switch)에서는 고속의 입력버퍼(input buffer) 및 중앙 중재기(central arbiter)가 스위치의 처리 용량(throughput)을 결정한다. 일반적으로 중앙 중재기의 중재시간(arbitration time)은 모든 입력버퍼로부터 전달된 다중의 출력요청신호를 모든 입력버퍼들이 공유하는 출력포트에 대해 각 입력포트에 각 출력포트를 충돌없이 할당하는 전체 시간을 의미한다. 고속으로(high-speed) 동작하는 중앙 중재기의 경우, 더욱 대용량의 입출력 포트를 가진 스위치를 중재할 수 있으며 매우 짧은 전송 시간 슬롯마다 모든 입력포트들의 요청신호를 중재하여야 한다.

도 1은 종래 기술에 따른 전송 요청(request)과 중앙중재(central arbitration) 및 허가(Grant)가 매 단위 데이터 패킷(unit data packet) 처리시(processing time) 마다 이루어져야 하는 스위치 구조를 도시한 것이다. 여기서 하나의 입력포트의 데이터 패킷이 여러 목적 출력포트를 가지는 방송용 패킷(broadcast packet)일 때 각 입력버퍼에서 매 시간 슬롯마다 방송용 패킷을 해당 목적 출력포트로 전송하기 위하여 요청신호를 발생하여야 한다. 그리고 해당 목적 출력포트로의 전송허가가 주어졌을 때마다 같은 방송 패킷을 입력버퍼에서 전송하여야 하기 때문에 방송패킷을 중재 및 전송 시에 방송패킷이 아닌 단일 목적 출력포트를 가지는 패킷(unicast packet)들의 전송 기회는 떨어지게 되어 전체 스위치의 높은 패킷 처리율을 유지하는데 한계가 있다.

본 발명이 이루고자 하는 기술적 과제는, 방송 패킷(broadcast packet)의 전송시 입력포트에서 동일한 패킷을 반복적으로 모든 목적 출력포트로 재전송하는 문제와 중앙 중재기에서 모든 방송 패킷을 연속적으로 재 중재하여야 하는 문제를 해결하여 방송 패킷을 원활히 전송하면서 단일 전송 패킷(unicast packet)을 전송하는 전송효율을 크게 떨어뜨리지 않는 높은 처리율을 지원하고 단일입력 및 다중출력 크로스바 방식에서 필요로 하는 고성능 중앙중재기의 구현성을 높이는, 크로스바 방식의 방송 스위치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 크로스바 방식의 방송 스위치는, 입력포트에 매칭되며, 유니캐스트 및 멀티캐스트 데이터를 일시 저장하고, 상기 유니캐스트 및 멀티캐스트 데이터를 목적하는 출력포트 별로 전송하기위한 중재요청을 하고, 중재요청이 수행된 패킷 데이터에 대한 정보를 저장 및 관리하는 적어도 하나의 입력버퍼; 상기 적어도 하나의 입력버퍼로부터 중재요청 신호를 받아 그 요청 정보를 저장 및 관리하며, 중재 요청에 따라 중재를 수행하는 중앙 중재기; 상기 입력버퍼로부터 데이터를 전송받아 상기 중앙 중재기의 중재결과정보를 받아 이에 따라 스위칭을 수행하며, 적어도 둘 이상의 크로스바 스위치를 포함하는 크로스바스위치부; 및 상기 크로스바 스위치부의 크로스바 스위치 각각에 매칭되어 출력된 패킷 데이터를 크로스바 스위치 별로 저장하고 관리하는 출력버퍼들로 이루어진 출력버퍼부를 포함함을 특징으로 한다.

상기 입력버퍼는 하나의 소스로부터 하나의 목적지로 전송되는 데이터 패킷을 큐잉하는 유니캐스트 큐; 하나의 소스로부터 다수의 목적지로 전송되는 데이터 패킷을 큐잉하는 멀티캐스트 큐; 상기 유니캐스트 큐 및 멀티캐스트 큐의 데이터를 전송하기 위해 중재요청신호를 생성하고 저장하는 요청FIFO버퍼; 및 상기 유니캐스트 큐 및 멀티캐스트 큐의 패킷 데이터의 중재요청에 관한 정보를 상기 요청FIFO버퍼로 스케쥴링하는 스케쥴러를 포함함을 특징으로 한다.

상기 유니캐스트 및 멀티캐스트 중재요청신호 생성은 상기 유니캐스트 큐 및 멀티캐스트 큐에 대기패킷이 존재하면서 해당 요청FIFO버퍼의 첫(head) 엘리멘트가 유효요청이 아닐 때에만 중재요청신호가 발생되고, 상기 유니캐스트 큐의 가상출력큐에 대한 중재요청신호가 발생했을 때에만 해당 요청FIFO버퍼의 내용을 쉬프트시키면서 FIFO의 마지막(tail) 엘리멘트 위치에 유효요청 신호를 저장하면서 해당 유니캐스트의 가상출력 큐의 길이를 감소시킴을 특징으로 한다.

상기 입력버퍼는 멀티캐스트 패킷의 주소를 저장하는 멀티캐스트 패킷주소 FIFO 버퍼; 및 전송하고자하는 멀티캐스트 패킷의 멀티캐스트 비트맵을 저장하는 멀티캐스트 비트맵 FIFO 버퍼를 더 구비하고, 멀티캐스트 큐에 대한 요청신호가 발생했을 때에만 해당 패킷의 주소를 멀티캐스트 큐로부터 읽어내고 그 주소를 이용하여 해당 멀티캐스트 비트맵을 버퍼 메모리로부터 읽어내어 해당 멀티캐스트 패킷주소 FIFO 버퍼와 멀티캐스트 비트맵 FIFO 버퍼의 기존 내용을 쉬프트시키면서 상기 멀티캐스트 패킷주소 FIFO버퍼와 멀티캐스트 비트맵 FIFO버퍼의 마지막(tail) 엘리멘트 위치에 저장함을 특징으로 한다.

상기 입력버퍼가 상기 중앙 중재기로부터 전송받은 유니캐스트 패킷에 대한 허가신호 및 출력 큐들에 대한 허가신호 처리는 허가신호가 유효로 전송된 유니캐스트 패킷에 대한 것인 경우, 유니캐스트 큐의 요청FIFO버퍼에 대기중인 유효요청들 중에서 가장 앞에 위치한 유효요청을 소거하고 유니캐스트 큐로부터 읽어낸 출력패킷의 주소를 이용하여 패킷버퍼 메모리로부터 출력 패킷 데이터를 읽어 크로스바 스위치로 전송하고, 전송된 패킷이 패킷 버퍼 메모리에 있던 주소 값은 유휴패킷 주소 큐에 복귀함을 특징으로 한다.

상기 입력버퍼가 상기 중앙 중재기로부터 전송받은 멀티캐스트 패킷에 대한 허가신호 및 출력 큐들에 대한 허가신호 처리와 멀티캐스트 비트맵 및 멀티캐스트 패킷주소 FIFO 버퍼의 관리는 요청FIFO버퍼에 대기중인 멀티캐스트 유효요청들 중에서 가장 앞에 위치한 유효요청의 위치를 찾아내고 멀티캐스트 패킷의 멀티캐스트 비트맵 FIFO버퍼에서 해당 위치의 멀티캐스트 비트맵 중 현재 다중 출력 허가된 출력포트들의 비트맵을 소거하며, 멀티캐스트 패킷주소 FIFO에서 해당 출력 멀티캐스트 패킷의 주소를 이용하여 패킷데이터를 읽어 크로스바 스위치로 전송하고 해당 멀티캐스트 비트맵의 모든 비트가 소거되면 해당 유효 멀티캐스트 요청신호를 요청FIFO버퍼에서 소거하며 전송된 멀티캐스트 패킷이 패킷 버퍼 메모리에 있던 주소 값은 유휴 패킷 주소 큐에 복귀함을 특징으로 한다.

상기 중앙 중재기는 상기 입력버퍼의 요청FIFO버퍼와 연결되어, 상기 유니캐스트 큐 및 멀티캐스트 큐의 데이터를 전송하기 위해 중재요청신호를 저장하는 버퍼요청FIFO버퍼; 멀티캐스터 데이터의 출력포트 정보를 비트맵형태로 저장하는 멀티캐스트 비트맵FIFO버퍼; 및 상기 요청FIFO 버퍼 및 멀티캐스트 비트맵 FIFO버퍼로부터의 요청신호를 입력으로 받아 허가신호를 발생하며, 파이프라인형태로 연결된 다수의 중재기를 포함하는 중재로직부을 포함함을 특징으로 한다.

상기 중앙중재기의 요청FIFO버퍼는 요청신호가 있는 입력버퍼의 출력포트에 대해서만 해당 요청 FIFO 버퍼의 기존 내용을 쉬프트시키면서 요청FIFO버퍼의 마지막(tail)엘리멘트를 유효로 갱신함을 특징으로 한다.

상기 중앙중재기의 멀티캐스트 비트맵FIFO버퍼는 각 입력버퍼로부터 전송받은 상기 요청신호 중 멀티캐스트 요청이 있는 경우 각 입력버퍼에 해당하는 멀티캐스트 비트맵 FIFO 버퍼내의 기존 내용을 쉬프트시키면서 멀티캐스트 비트맵 FIFO 버퍼의 마지막 비트맵 데이터를 현재 해당 입력버퍼로부터 전송받은 멀티캐스트 비트맵으로 갱신함을 특징으로 한다.

상기 중재로직부는 각 중재로직의 중재결과가 유니캐스트 패킷의 허가인 경우 해당 입력버퍼의 허가 정보를 다음 단 중재기로 순방향 전송하며, 멀티캐스트 패킷의 허가인 경우 허가 정보와 함께 해당 멀티캐스트 비트맵에서 해당 비트를 소거하여 다음 단 중재기로 멀티캐스트 비트맵을 순방향 전송하며 병렬 중재기의 마지막 중재결과를 전단 중재기로 역방향 전송함을 특징으로 한다.

상기 중재로직부의 각 중재기는 후단 중재기로부터 전송받은 중재결과를 이용하여 후단 중재기에 의해 발생된 각 허가신호에 따라 유니캐스트 패킷의 허가인 경우 해당 입력데이터처리부의 출력포트에 대한 기존 요청FIFO버퍼의 내용 중 요청이 존재하는 가장 앞에 위치한 요청엘리멘트를 비유효 요청으로 갱신하여 중재로직부의 요청신호로 사용하고, 멀티캐스트 패킷의 허가인 경우 해당 멀티캐스트 비트맵에서 해당 비트들을 소거하여 중재로직부의 요청신호로 사용하며 해당 멀티캐스트 비트맵의 모든 비트가 소거되면 기존 요청FIFO버퍼의 내용 중 멀티캐스트 패킷의 요청이 존재하는 가장 앞에 위치한 요청엘리멘트를 비유효 요청으로 갱신하여 중재로직부의 요청신호로 사용하며, 후단 중재기로부터 전송받은 중재 결과는 다시 전단 중재기로 전송함을 특징으로 한다.

상기 크로스바스위치부는 N입력 포트와 N출력 포트를 가지며, 병렬연결된 적어도 둘 이상의 NxN 크로스바 스위치로 이루어지고, 상기 각 크로스바 스위치의 입력 포트간 연결은 스위치 칩 또는 시스템 내부에서 병렬버스로 연결되며 상기 개별 크로스바 스위치는 동기화되어 동작함을 특징으로 한다.

상기 출력버퍼부는 단일 크로스바스위치에 대한 버퍼 메모리를 독립적으로 가지며 버퍼의 상태 정보를 상기 중앙 중재기로 전달하여 상기 중앙 중재기가 독립된 출력버퍼의 여유도를 중재시 고려하여 해당 출력포트에 연결된 크로스바 스위치의 우선적 경로 할당 순위를 결정함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 들어 상세히 설명한다. 도 2 및 도 3을 참조하여 본 발명의 구성 및 구성 요소의 작용에 대해서 설명한다.

도 2는 본 발명에 의한 크로스바 방식의 방송스위치의 실시예를 블록도로 도시한 것으로서, 포트별 단일입력 및 단일출력을 가지는 입력버퍼(200, 210)와 단일입력 및 단일 출력을 가지는 스위칭부(220) 및 다중 출력의 중재를 위한 중앙중재기(230)을 포함하여 이루어진다.

상기 입력버퍼(200, 210)는 입력포트에 매칭되며, 유니캐스트 및 멀티캐스트 데이터를 일시 저장하고, 상기 유니캐스트 및 멀티캐스트 데이터를 목적하는 출력포트 별로 전송하기위한 중재요청을 하고, 중재요청이 수행된 패킷 데이터에 대한 정보를 저장 및 관리한다. 상기 입력버퍼(200, 210)는 유니캐스트 큐(201), 멀티캐스트 큐(202), 요청FIFO버퍼(204), 스케쥴러(203), 멀티캐스트 패킷주소 FIFO 버퍼(205) 및 멀티캐스트 비트맵 FIFO 버퍼(206)를 포함하여 이루어진다.

상기 유니캐스트 큐(201)는 하나의 소스로부터 하나의 목적지로 전송되는 데이터 패킷을 큐잉(queueing)한다. 상기 멀티캐스트 큐(202)는 하나의 소스로부터 다수의 목적지로 전송되는 데이터 패킷을 큐잉한다.

상기 요청FIFO버퍼(204)는 상기 유니캐스트 큐 및 멀티캐스트 큐의 데이터를 전송하기 위해 중재요청신호를 생성하고 저장한다. 스케쥴러(203)는 상기 유니캐스트 큐 및 멀티캐스트 큐의 패킷 데이터의 중재요청에 관한 정보를 상기 요청FIFO버퍼로 스케쥴링한다. 상기 멀티캐스트 패킷주소 FIFO 버퍼(205)는 멀티캐스트 패킷의 주소를 저장한다. 상기 멀티캐스트 비트맵 FIFO 버퍼(206)는 전송하고자하는 멀티캐스트 패킷의 멀티캐스트 비트맵을 저장한다.

상기 스위칭부(220)는 크로스바 스위치부(222) 및 출력버퍼부(224)로 이루어진다. 상기 크로스바 스위치부(222)는 상기 입력버퍼(200)로부터 데이터를 전송받아 상기 중앙중재기(230)의 중재결과정보를 받아 이에 따라 스위칭을 수행하며, 단일입력 및 다중출력 특성을 포트별로 가지며 병렬로 연결된 m개의 상용 NxN 크로스바 스위치로 구성된다.

상기 출력버퍼부(224)는 상기 크로스바 스위치부(222)의 크로스바 스위치 각각에 매칭되어 출력된 패킷 데이터를 크로스바 스위치 별로 저장하고 관리하며 단일출력을 가지는 출력버퍼(out buffer)들로 이루어진다.

전체 방송 스위치 외부로의 입력 및 출력포트는 단일 크로스바 스위치가 NxN 스위치인 경우 N 포트이며, 이에 연결된 스위치 링크도 N 개이다. 따라서 각 크로스바 스위치 입력포트간 연결은 스위치 칩 내부에서 병렬버스(parallel bus)로 연결되며 크로스바 스위치를 제어하는(configuration) 중앙중재기(230)는 모든 크로스바 스위치를 동기화하여 제어한다. 스위치 내부의 각 출력포트별 버퍼(out buffer)는 각 단일 크로스바 스위치에 대한 버퍼 메모리를 독립적으로 가지며, 버퍼의 상태정보를 중앙중재기(230)로 전달하여 중앙중재기가 독립된 출력버퍼(out buffer)의 여유도(utilization rate)를 중재(arbitration)시 고려하여 해당 출력포트에 연결된 크로스바 스위치의 우선적 경로할당 순위를 결정하게 한다. 병렬 크로스바 스위치의 개수 M은 성능과 시스템의 필요에 따라 증감 가능하다.

중앙 중재기(230)에서는 Nx(NxM)의 포트를 중재해주는 중재기가 필요한데, 중앙 중재기의 복잡도를 감소시키는 방법으로 N개 출력포트의 허가(grant) 수를 M개까지 허용하여 가지는 NxN 중재기(232, 234)를 이용한다. 그리고 상기 중앙중재기(230)는 대용량 스위치(large scale switch) 포트를 높은 처리율(high throughput)로 중재하기 위해 기존의 반복적인 방법의 중재 방법 대신에 한번 중재에 M번 출력을 허가하는 NxN중재기(232,234)를 L개 사용하며 각 중재기를 파이프라인 방식으로 연결한다.

파이프라인 방식의 L-병렬(L-parallel) Nx(NxM) 중재 방법은 각 중재 단계마다 하나의 Nx(NxM) 중재기가 매 시간 슬롯(time slot) 마다 다중비트 요청(multi-bit request)에 대해 독립적인 단일 중재(single arbitration)를 수행하여 독립적인 허가신호(grant signal)를 발생하며, 다음 Nx(NxM) 중재기에 중재(arbitration) 결과에 의해 삭제(forward request smoothing)된 요청비트벡터(request bit vector)를 순방향으로 전달(forward propagation)한다. 그리고 각 중재기는 자신의 다음 입력요청비트 벡터에서 가장 앞의 요청비트(earliest request bit)를 소거(delete)하여 다음 중재를 수행하며 전단의 중재기에서 이미 허가신호가 발생된 즉 요청비트 벡터가 삭제된(forward request smoothing) 입력포트는 현재단(current pipeline stage)에서의 중재에서 제외한다. L-병렬(L-parallel) 중재기의 마지막 파이프라인 단(pipeline stage)에 위치한 L차 중재기에서는 허가신호(grant signal)를 이전 파이프라인 단(previous pipeline stage)의 중재기에게 역방향으로 전달(backward propagation)한다. 이 때 현재 파이프라인 단(current pipeline stage)의 중재기는 후단(next pipeline stage)의 중재기로부터 역방향 전달(backward propagation)된 허가신호(grant information)를 이용하여 역방향 요청신호 삭제(backward request smoothing)를 수행한다. 이와 같은 병렬중재(parallel arbitration)를 가능하게 하기 위해서는 L-bit이상의 요청 비트 벡터(request bit vector)를 이용하여야 한다.

한편, 도 2에서 M은 크로스바스위치의 개수이고 L은 개별 중재기의 개수이다. 크로스바스위치의 개수는 방송패킷을 얼마나 효율적으로 중재할 것인가 하는 목적에 의해 결정되고 L은 NxN중재 회수를 몇 회 할 것인가에 의해 결정된다. 반복 중재를 많이 할수록 성능이 계속 좋아진다. 그러나 이론적으로는 3회 이상할 시에는 그 성능 향상도가 그리 많이 증가하지 않는다. 예를 들면 1회가 71%이고 2회가 92%이고 3회가 98.3%라면 5회가 98.5% 정도 된다. 그리고 종래 기술과의 차이는 각 개별 중재기의 출력포트 할당가능 회수가 M회라는 것이다. 종래에는 NxN 중재시 타 입력포트가 하나의 출력포트를 선점했으면 그 외의 입력포트는 기 선점된 출력포트를 할당 할 수가 없는데 본 발명에서는 각 개별 중재기 마다 독립적으로 출력포트를 M회 할당할 수 있어 그만큼 적은 중재 회수에서도 성능이 종래 방식에 비해 높아진다.

도 3은 본 발명에 따른 중앙 중재기의 중재데이터 처리방법을 설명하기 위한 일실시예를 블록도로 도시한 것으로서, 입력버퍼(input buffer, 300) 및 중앙 중재기(central arbiter, 350)로 이루어진다.

유니캐스트 가상출력 큐(virtual output queue, 301), 멀티캐스트 큐(multicast queue, 302), 요청FIFO버퍼(304), 멀티캐스트 비트맵(multicast bitmap)FIFO버퍼(306) 및 멀티캐스트 패킷의 주소 FIFO 버퍼(305)는 각각 도 2의 유니캐스트 가상출력 큐(201), 멀티캐스트 큐(202), 요청FIFO버퍼(204), 멀티캐스트 비트맵FIFO버퍼(206) 및 멀티캐스트 패킷의 주소 FIFO 버퍼(205)에 각각 상응하며 동일하다.

상기 중앙 중재기(350)는 도 2의 중앙중재기(230)과 동일하며, 버퍼요청FIFO버퍼(352), 멀티캐스트 비트맵FIFO버퍼(354) 및 중재로직부(356)를 포함하여 이루어진다. 상기 버퍼요청FIFO버퍼(352)는 상기 입력버퍼의 요청FIFO버퍼(304)에 상응하여 연결되어, 상기 유니캐스트 큐(301) 및 멀티캐스트 큐(302)의 데이터를 전송하기 위해 중재요청신호를 저장한다.

상기 멀티캐스트 비트맵FIFO버퍼(354)는 상기 입력버퍼의 멀티캐스트 비트맵FIFO버퍼(306)에 상응하여 연결되며, 멀티캐스터 패킷의 출력포트 정보를 비트맵형태로 저장한다.

상기 중재로직부(356)는 상기 요청FIFO 버퍼 및 멀티캐스트 비트맵 FIFO버퍼로부터의 요청신호를 입력으로 받아 허가신호를 발생하며, 파이프라인형태로 연결된 다수의 중재기를 포함한다.

각 입력버퍼에서 단일전송 패킷 데이터(unicast packet data) 및 다중전송 패킷 데이터(multicast packet data)를 저장하는 가상출력 큐(virtual output queue)에 대한 큐 길이가 0 보다 클 때, 즉 가상출력 큐에 데이터 패킷이 대기하고 있을 때 요청신호 발생 대상이 된다. 이때 해당 큐가 가지고 있는 요청 FIFO(request FIFO)의 첫(head) 요소(element)가 유효요청(valid request)이 아닐 때만 요청신호가 발생되고 그렇지 않을 때는 요청신호가 발생하지 않는다. 또한 각 가상출력 큐에 대한 요청신호가 발생했을 때에만 해당 가상출력 큐의 큐 길이를 1 감소시키고 해당 요청 FIFO의 기존 내용을 쉬프트(shift)시키면서 FIFO의 마지막(tail) 요소(element) 위치(location)에 요청신호를 저장한다. 이 때 멀티캐스트 큐(multicast queue)에 대한 요청신호가 발생했을 때에만 해당 방송패킷의 주소를 멀티캐스트 큐(multicast queue)로부터 읽어내어, 해당 멀티캐스트 패킷주소(multicast packet address) FIFO와 멀티캐스트 비트맵 FIFO의 기존 내용을 쉬프트(shift)시키면서 FIFO의 마지막(tail) 요소(element) 위치(location)에 저장한다. 요청(request) 신호가 발생된 멀티캐스트 큐(multicast queue)의 헤드 패킷주소는 다음 대기 패킷(next packet)의 주소 값으로 갱신(update)되며 큐 길이(queue length)도 감소된다.

각 입력버퍼는 중앙 중재기(central arbiter)로부터 허가(grant) 신호 및 출력 큐(output queue) 주소(address)가 전송되면 허가(grant) 신호가 유효(valid)로 전송된 출력 큐의 요청FIFO 버퍼에 대기중인 유효 요청(valid request)들 중에서 가장 앞에 위치한(earliest) 유효요청(valid request)을 찾아 소거(delete) 시키고, 해당 출력 큐의 헤드패킷 주소를 큐에서 읽어 내고 그 주소를 사용하여 패킷 버퍼 메모리(packet buffer memory)로부터 읽어낸 출력패킷(output packet)을 크로스바 스위치로 출력하며, 출력된 패킷(transmitted packet)의 주소 값(address value)은 유휴 패킷 주소 큐(idle packet address queue)에 복귀된다. 이 때 중앙 중재기로부터 전송 받은 허가신호가 멀티캐스트 큐에 대한 허가신호이고 다중 출력 포트로의 전송이 이루어지면 멀티캐스트 큐를 위한 요청 FIFO버퍼에서 가장 앞에 위치한 유효 요청신호에 대한 멀티캐스트 비트맵(multicast bitmap)에서 현재 전송허가가 난 포트들의 비트들을 소거(delete)하고 해당 멀티캐스트 패킷의 주소를 멀티캐스트 패킷 주소 FIFO에 있는 해당 위치의 멀티캐스트 패킷의 주소를 이용하여 패킷 버퍼 메모리로부터 읽어낸 출력 패킷을 크로스바 스위치로 출력하며 해당 멀티 캐스트 패킷의 모든 목적 출력포트(destination output port)로의 전송이 이루어져서 멀티캐스트 비트맵의 모든 비트가 널(null)이 되면 해당 멀티캐스트 패킷의 요청 FIFO의 비트를 소거하여 다음 중재시에 중재되지 않도록 하며 멀티캐스트 패킷의 주소 FIFO(multicast packet address FIFO)에 있는 패킷 주소는 유휴 패킷 주소 큐(idle packet address queue)에 복귀된다.

따라서 유니캐스트 패킷 큐(unicast packet queue)와 멀티캐스트 패킷 큐(multicast packet queue)는 동일한 공유 패킷 버퍼 메모리(shared packet buffer memory)를 사용할 수 있어 작은 메모리로 높은 버퍼 이용 율(high buffer utilization rate)을 가진다.

한편, 상기 유휴 패킷 주소 큐는 전체 패킷 버퍼 메모리 블록의 저장 용량을 하나의 단위 데이터 패킷 크기로 나누었을 때 전체 버퍼 메모리에 최대 몇 개의 패킷을 저장할 수 있는지가 계산되고 그 각각의 패킷 주소를 하나의 연결 리스트(linked list)또는 주소 FIFO로 저장 및 관리하는 큐이다. 전체 버퍼 메모리를 모든 큐가 사용할 수 있고 공유한다. 종래의 스위치 패브릭(fabric)들도 모두 논리적으로 내장하고 있고 그 기능이 단순하여 도시하지 않았다. 그리고 유휴 패킷 주소 큐에 유휴 패킷 주소가 하나도 남아 있지 않다면 버퍼 메모리가 FULL 난 상태이고 이후 들어오는 입력 패킷은 저장할 수 없다. buffer overflow가 난 것이다. 임의의 큐에 저장되어 있던 하나의 패킷 데이터가 출력되고 나면 해당 주소가 free되어 유휴 패킷 주소 큐에 복귀되고 다음 입력 패킷의 저장에 사용될 수 있다. 유휴 패킷 주소 큐의 길이가 버퍼 메모리에 저장할 수 있는 최대 패킷 수와 같다면 현재 버퍼 메모리에는 하나의 패킷도 저장되어 있지 않은 것이다.

입력 버퍼에서 관리하는 요청FIFO버퍼(304)와 함께 작용하는 요청 FIFO버퍼(352)를 가지는 본 발명의 중앙 중재기(350)는 중재로직부(356)와 모든 입력버퍼들로부터 전송 받은 유니캐스트 및 멀티캐스트 패킷(unicast and multicast packet)의 요청신호를 저장하는 요청FIFO버퍼와 입력버퍼에서와 동일한 멀티캐스트 비트맵 FIFO버퍼를 가진다. 각 입력버퍼의 각 출력 큐 및 멀티캐스트 큐로부터 발생된 요청신호를 다른 모든 입력버퍼와 다른 모든 출력 큐에 독립적인 요청(request) FIFO 버퍼에 저장한다.

중앙 중재기는 모든 입력버퍼(input buffer)로부터의 요청 신호(request signal)를 모든 출력포트(output port)에 대해 받아들이는데 요청 신호(request signal)가 있는 출력포트(output port)에 대해서만 해당 요청 배열(request matrix) 요소(element)의 요청FIFO버퍼의 기존 내용을 쉬프트(shift) 시키면서 요청 FIFO 버퍼의 마지막 요소(tail element)를 유효(valid)로 갱신(update)한다. 중앙 중재기(central arbiter)는 L개의 동일한 중재기모듈(arbitration module)이 병렬로 구성되며 각 중재기에서는 내부의 중재회로(arbitration logic)에 필요한 중재로직(arbitration logic) 입력 요청 벡터(input request vector)에 대해 각 요청 FIFO 버퍼마다 하나의 요청 신호가 생성되며 이렇게 생성된 요청신호가 모든 입력버퍼에 대한 요청벡터(request vector)로 중재로직부(356)에 입력되어 사용된다. L개의 중재기는 모두 파이프라인 방식(pipeline)으로 연결되며 각 중재기는 바로 전단(previous pipeline stage)의 모든 요청벡터를 입력으로 받아들여 독립적인 중재(independent arbitration)를 수행하며 L개의 중재기가 병렬로 동시에 L개의 요청 벡터에 대해 중재를 수행한다.

병렬 중재기의 개수 L은 시스템에서 요구하는 성능과 시스템 여유도에 따라 증감이 가능하다. 각 중재기 내부의 중재회로는 기본적으로 어떠한 중재 알고리즘을 이용하여도 무방하며 N입력 포트의 요청 신호에 대해 N 출력포트를 허가하는데 N출력포트 각각이 한번 중재에 크로스바 스위치의 개수와 같은 M번의 허가를 할당할 수 있다. 하나의 입력포트에 있는 멀티캐스트 패킷이 한 중재시간(single arbitration time)에 선택되면 다른 포트들에서 선택된 유니캐스트 패킷 또는 또 다른 멀티캐스트 패킷과 동시에 중재가 이루어진다.

한편 상기 Forward request smoothing을 좀 더 설명하면, 상기 Forward request smoothing는 각 개별 중재기가 병렬중재를 함에 있어 동일시간슬롯에는 서로 다른 중재 정보에 대해 중재하지만 순차적으로 시간 슬롯1->슬롯2->슬롯3에 대해 직렬 연결된 각 개별 중재기 1, -> 2, -> 3은 동일한 중재 정보에 대해 중재를 하게된다. 이때 현 중재기에 의해 할당된 입력 및 출력포트의 중재 결과를 다음 단 중재기에 전달하여 다음 단 중재기가 남은 요청신호에 대해서만 중재하도록 요청신호에서 제거해주는 기능을 의미한다. 이때 종래 기술과 다른 점은 입력포트는 하나의 패킷 요청신호가 선정되면 더 이상 중재 불가하지만 출력포트는 이전의 중재에 의해 선택되었다하더라도 복수(M) 개의 크로스바 스위치로 인해 다른 입력포트에서 전송되는 패킷을 수용할 수 있다. 즉 하나의 출력 버퍼는 M개의 입력포트로부터 동시에 서로 다른(당연히) 패킷을 받을 수 있다는 것이다.

상기 Backward request smoothing은 먼저 마지막 중재기에서 전단의 중재기로 최종 중재결과를 피드백(feedback)하는데 각 단의 중재기는 이미 이전 중재에서 중재된 요청신호를 삭제하여 재중재가 되지 않도록 한다.

그리고 본 발명에서는 입력버퍼의 큐와 출력버퍼의 큐를 매칭되게 하므로써 파이프라인 방식에 의해 발생하는 지연 현상(latency effect)이 스위치에서 각 셀들을 목적하는 출력포트로 라우팅(routing)하는데 입력 셀의 순서가 바뀐다든가하는 동작상의 오류를 범하지 않는다.

이상에서 설명한 본 발명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로, 전술한 예 및 도면에 한정하는 것은 아니다.

상술한 본 발명에 따르면, 본 발명은 각 기능 블록을 모듈화한 설계(modular design) 수단과 각 기능 블록간의 데이터 전송(data transmission)을 파이프라인화한 설계(pipelined design) 수단을 이용하여 모든 동작을 각 단위 데이터 패킷(unit data packet) 처리 시간(processing time) 내에 마치도록 하고 각 기능 블록의 결과를 파이프라인(pipeline) 방식으로 전송(transmission)하여 고속 동작을 지원하면서 파이프라인 방식에 의해 발생하는 지연 현상(latency effect)이 스위치에서 각 셀들을 목적하는 출력포트로 라우팅(routing)하는데 입력 셀의 순서가 바뀐다든가하는 동작상의 오류를 범하지 않도록 하면서 스위치의 처리율(throughput)을 높인다.

또한 상기와 구성을 사용하여 종래의 입력 버퍼 스위치 시스템에서 해결하기 어려운 방송 패킷 지원 문제를 해결하고 스위치의 고 처리율을 지원함으로써 방송 서비스에 원활히 대처할 수 있으며 병렬 중재기를 이용하고 파이프라인 방식을 이용한 고속 동작을 지원함으로써 대용량의 스위치를 적은 비용으로 설계할 수 있으며 다음과 같은 특유한 효과를 갖는다.

첫째, 많은 입력 버퍼(plural input buffer)들로부터 중앙 중재기로의 유니캐스트 패킷(unicast packet)과 멀티캐스트 패킷(multicast packet)의 전송 요청(transmission request) 신호를 동시에 함께 중재할 수 있으며 중재시 타 입력 버퍼들 간에 출력포트 할당에 있어 충돌(conflict)이 발생하지 않는 독립적인 중재가 가능하다. 둘째, 하나의 방송 패킷(broad/multicast packet)에 대해 다중으로 출력포트 할당이 가능하여 스위치의 고 처리율(high throughput)을 유지하면서 원활한 방송 패킷의 전송이 가능하다. 셋째, 다중의 크로스바 스위치(multiple crossbar switch)를 동시에 중재하여야 하는 중앙 중재기(arbiter)의 중재방법(arbitration method)을 다중의 중재기(multiple arbiter module)을 이용한 병렬 중재(parallel arbitration)를 함으로써 스위치의 크기가 커지더라도 고속의 중재기 설계(scalable high-speed arbiter design)가 가능하다.

도 1은 종래 기술에 따른 전송요청과 중앙중재 및 허가가 매 단위 데이터 패킷 처리시마다 이루어져야 하는 스위치 구조를 도시한 것이다.

도 2는 본 발명에 의한 크로스바 방식의 방송스위치의 실시예를 블록도로 도시한 것이다.

도 3은 본 발명에 따른 중앙 중재기의 중재데이터 처리방법을 설명하기 위한 일실시예를 블록도로 도시한 것이다.

Claims (13)

1. 삭제
2. 입력포트에 매칭되며, 유니캐스트 및 멀티캐스트 데이터를 일시 저장하고, 상기 유니캐스트 및 멀티캐스트 데이터를 목적하는 출력포트 별로 전송하기위한 중재요청을 하고, 중재요청이 수행된 패킷 데이터에 대한 정보를 저장 및 관리하는 적어도 하나의 입력버퍼;

   상기 적어도 하나의 입력버퍼로부터 중재요청 신호를 받아 그 요청 정보를 저장 및 관리하며, 중재 요청에 따라 중재를 수행하는 중앙 중재기;

   상기 입력버퍼로부터 데이터를 전송받아 상기 중앙 중재기의 중재결과정보를 받아 이에 따라 스위칭을 수행하며, 적어도 둘 이상의 크로스바 스위치를 포함하는 크로스바스위치부; 및

   상기 크로스바 스위치부의 크로스바 스위치 각각에 매칭되어 출력된 패킷 데이터를 크로스바 스위치 별로 저장하고 관리하는 출력버퍼들로 이루어진 출력버퍼부를 포함하고

   상기 입력버퍼는

   하나의 소스로부터 하나의 목적지로 전송되는 데이터 패킷을 큐잉하는 유니캐스트 큐;

   하나의 소스로부터 다수의 목적지로 전송되는 데이터 패킷을 큐잉하는 멀티캐스트 큐;

   상기 유니캐스트 큐 및 멀티캐스트 큐의 데이터를 전송하기 위해 중재요청신호를 생성하고 저장하는 요청FIFO버퍼; 및

   상기 유니캐스트 큐 및 멀티캐스트 큐의 패킷 데이터의 중재요청에 관한 정보를 상기 요청FIFO버퍼로 스케쥴링하는 스케쥴러를 포함함을 특징으로 하는 크로스바 방식의 방송스위치.
3. 제2항에 있어서, 상기 유니캐스트 및 멀티캐스트 중재요청신호 생성은

   상기 유니캐스트 큐 및 멀티캐스트 큐에 대기패킷이 존재하면서 해당 요청FIFO버퍼의 첫(head) 엘리멘트가 유효요청이 아닐 때에만 중재요청신호가 발생되고,

   상기 유니캐스트 큐의 가상출력큐에 대한 중재요청신호가 발생했을 때에만 해당 요청FIFO버퍼의 내용을 쉬프트시키면서 FIFO의 마지막(tail) 엘리멘트 위치에 유효요청 신호를 저장하면서 해당 유니캐스트의 가상출력 큐의 길이를 감소시킴을 특징으로 하는 크로스바 방식의 방송스위치.
4. 제2항에 있어서,

   멀티캐스트 패킷의 주소를 저장하는 멀티캐스트 패킷주소 FIFO 버퍼; 및

   전송하고자하는 멀티캐스트 큐의 패킷의 목적 출력포트들을 저장하는 멀티캐스트 비트맵 FIFO 버퍼를 더 구비하고

   멀티캐스트 큐에 대한 요청신호가 발생했을 때에만 해당 패킷의 주소를 멀티캐스트 큐로부터 읽어내어 해당 멀티캐스트 패킷주소 FIFO 버퍼와 멀티캐스트 비트맵 FIFO 버퍼의 기존 내용을 쉬프트시키면서 상기 멀티캐스트 패킷주소 FIFO버퍼와 멀티캐스트 비트맵 FIFO버퍼의 마지막(tail) 엘리멘트 위치에 저장함을 특징으로 하는 크로스바 방식의 방송스위치.
5. 제2항에 있어서, 상기 입력버퍼가 상기 중앙 중재기로부터 전송받은 유니캐스트 패킷에 대한 허가신호 및 출력 큐들에 대한 허가신호 처리는

   허가신호가 유효로 전송된 유니캐스트 패킷에 대한 것인 경우, 유니캐스트 큐의 요청FIFO버퍼에 대기중인 유효요청들 중에서 가장 앞에 위치한 유효요청을 소거하고 유니캐스트 큐로부터 읽어낸 출력패킷을 크로스바 스위치로 전송하고, 전송된 패킷이 패킷 버퍼 메모리에 있던 주소 값은 유휴패킷 주소 큐에 복귀함을 특징으로 하는 크로스바 방식의 방송스위치.
6. 제2항에 있어서, 상기 입력버퍼가 상기 중앙 중재기로부터 전송받은 멀티캐스트 패킷에 대한 허가신호 및 출력 큐들에 대한 허가신호 처리와 멀티캐스트 비트맵 및 멀티캐스트 패킷주소 FIFO 버퍼의 관리는

   요청FIFO버퍼에 대기중인 유효요청들 중에서 가장 앞에 위치한 유효요청의 위치를 찾아내고 멀티캐스트 패킷의 멀티캐스트 비트맵 FIFO버퍼에서 해당 위치의 멀티캐스트 비트맵 중 현재 다중 출력 허가된 출력포트들의 비트맵을 소거하며,

   멀티캐스트 패킷주소 FIFO에서 해당 출력 멀티캐스트 패킷의 주소를 이용하여 패킷데이터를 읽어 크로스바 스위치로 전송하고 해당 멀티캐스트 비트맵의 모든 비트가 소거되면 해당 유효 멀티캐스트 요청신호를 요청FIFO버퍼에서 소거하며 전송된 멀티캐스트 패킷이 패킷 버퍼 메모리에 있던 주소 값은 유휴 패킷 주소 큐에 복귀함을 특징으로 하는 크로스바 방식의 방송스위치.
7. 제2항에 있어서, 상기 중앙 중재기는

   상기 입력버퍼의 요청FIFO버퍼와 연결되어, 상기 유니캐스트 큐 및 멀티캐스트 큐의 데이터를 전송하기 위해 중재요청신호를 저장하는 버퍼요청FIFO버퍼;

   멀티캐스터 데이터의 출력포트 정보를 비트맵형태로 저장하는 멀티캐스트 비트맵FIFO버퍼; 및

   상기 요청FIFO 버퍼 및 멀티캐스트 비트맵 FIFO버퍼로부터의 요청신호를 입력으로 받아 허가신호를 발생하며, 파이프라인형태로 연결된 다수의 중재기를 포함하는 중재로직부을 포함함을 특징으로 하는 크로스바 방식의 방송스위치.
8. 제7항에 있어서, 상기 요청FIFO버퍼는

   요청신호가 있는 입력버퍼의 출력포트에 대해서만 해당 요청 FIFO 버퍼의 기존 내용을 쉬프트시키면서 요청FIFO버퍼의 마지막(tail)엘리멘트를 유효로 갱신함을 특징으로 하는 크로스바 방식의 방송스위치.
9. 제7항에 있어서, 상기 멀티캐스트 비트맵FIFO버퍼는

   상기 요청신호가 멀티캐스트 요청인 경우 멀티캐스트 비트맵 FIFO 버퍼내의 기존 내용을 쉬프트시키면서 멀티캐스트 비트맵 FIFO 버퍼의 마지막 비트맵 데이터를 현재 해당 입력버퍼로부터 전송받은 멀티캐스트 비트맵으로 갱신함을 특징으로하는 크로스바 방식의 방송스위치.
10. 제7항에 있어서, 상기 중재로직부는

    유니캐스트 패킷의 허가인 경우 해당 입력버퍼의 허가 정보를 다음 단 중재기로 순방향 전송하며,

    멀티캐스트 패킷의 허가인 경우 허가 정보와 함께 해당 멀티캐스트 비트맵에서 해당 비트를 소거하여 다음 단 중재기로 멀티캐스트 비트맵을 순방향 전송하며 병렬 중재기의 마지막 중재결과를 전단 중재기로 역방향 전송함을 특징으로 하는 크로스바 방식의 방송스위치.
11. 제10항에 있어서, 상기 중재로직부의 각 중재기는

    후단 중재기로부터 전송받은 중재결과를 이용하여 후단 중재기에 의해 발생된 각 허가신호에 따라 유니캐스트 패킷의 허가인 경우 해당 입력데이터처리부의 출력포트에 대한 기존 요청FIFO버퍼의 내용 중 요청이 존재하는 가장 앞에 위치한 요청엘리멘트를 비유효 요청으로 갱신하여 중재로직부의 요청신호로 사용하고, 멀티캐스트 패킷의 허가인 경우 해당 멀티캐스트 비트맵에서 해당 비트들을 소거하여 중재로직부의 요청신호로 사용하며 해당 멀티캐스트 비트맵의 모든 비트가 소거되면 기존 요청FIFO버퍼의 내용 중 멀티캐스트 패킷의 요청이 존재하는 가장 앞에 위치한 요청엘리멘트를 비유효 요청으로 갱신하여 중재로직부의 요청신호로 사용하며, 후단 중재기로부터 전송받은 중재 결과는 다시 전단 중재기로 전송함을 특징으로 하는 크로스바 방식의 방송스위치.
12. 제2항에 있어서, 상기 크로스바스위치부는

    N입력 포트와 N출력 포트를 가지며, 병렬연결된 적어도 둘 이상의 NxN 크로스바 스위치로 이루어지고,

    상기 각 크로스바 스위치의 입력 포트간 연결은 스위치 칩 또는 시스템 내부에서 병렬버스로 연결되며 상기 개별 크로스바 스위치는 동기화되어 동작함을 특징으로 하는 크로스바 방식의 방송스위치.
13. 제12항에 있어서, 상기 출력버퍼부는

    단일 크로스바스위치에 대한 버퍼 메모리를 독립적으로 가지며 버퍼의 상태 정보를 상기 중앙 중재기로 전달하여 상기 중앙 중재기가 독립된 출력버퍼의 여유도를 중재시 고려하여 해당 출력포트에 연결된 크로스바 스위치의 우선적 경로 할당 순위를 결정함을 특징으로 하는 크로스바 방식의 방송스위치.