KR100525896B1 - Rc pulse oscillator - Google Patents
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Abstract
본 발명은 안정적인 동작을 하며 전력 소비를 줄일 수 있는 RC 펄스 발진기를 제공하기 위한 것으로, 이를 위해 본 발명은, 외부 저항과 연결되고, 충전 내지 방전 타이밍을 결정하여 초기 발진을 하는 RC 발진부; 상기 RC 발진부로부터 출력되어 캐패시터에 충전된 전하량에 의해 그 전압 레벨이 변동되는 입력 신호와 제1 및 제2 비교신호를 각각 비교하여 그 결과를 펄스 형태의 파형으로 출력하는 비교부; 상기 비교부의 두 출력을 인가받아 펄스 형태의 출력 신호와 상기 출력 신호의 부신호인 스위칭 신호를 출력하는 래치부; 상기 스위칭 신호에 응답하여 상기 캐패시터의 충방전 경로를 제어하기 위한 궤환부; 및 상기 스위칭 신호에 응답하여 상기 캐패시터의 방전시 상기 캐패시터와 전원전압 사이를 오픈시키기 위한 방전 제어부를 포함하는 RC 펄스 발진기를 제공한다.The present invention is to provide an RC pulse oscillator capable of stable operation and to reduce power consumption, for this purpose, the present invention is connected to an external resistor, the RC oscillator for initial oscillation by determining the charge or discharge timing; A comparator for comparing the first and second comparison signals with the input signal outputted from the RC oscillator and whose voltage level is changed by the amount of charge charged in the capacitor, and outputting the result as a pulse waveform; A latch unit receiving two outputs of the comparator and outputting a pulse type output signal and a switching signal which is a sub-signal of the output signal; A feedback unit for controlling a charge / discharge path of the capacitor in response to the switching signal; And a discharge controller configured to open between the capacitor and the power supply voltage when the capacitor is discharged in response to the switching signal.
Description
본 발명은 RC 펄스 발진기에 관한 것으로, 보다 구체적으로는 전력 소모를 줄이며 안정적인 동작을 하는 RC 펄스 발진기에 관한 것이다.The present invention relates to an RC pulse oscillator, and more particularly, to an RC pulse oscillator which reduces power consumption and performs stable operation.
일반적으로 반도체 회로를 설계하는데 있어서 펄스 발진기는 구동원으로 사용된다. 이때 정밀도가 요구되는 시스템에서는 그 발진 주파수의 변동이 직접 장치의 성능을 결정하게 된다.In general, a pulse oscillator is used as a driving source in designing a semiconductor circuit. In systems where precision is required, variations in the oscillation frequency directly determine the performance of the device.
도 1은 종래기술에 따른 RC 펄스 발진기를 개략적으로 도시한 블럭도이다.1 is a block diagram schematically showing a RC pulse oscillator according to the prior art.
도 1을 참조하면, 종래의 RC 펄스 발진기는 RC 발진부(10)와 제1비교부(11)와 제2비교부(12)와 구동부(13)와 래치부(14)와 궤환부(15)로 이루어진다.Referring to FIG. 1, a conventional RC pulse oscillator includes an RC oscillator 10, a first comparable part 11, a second comparable part 12, a driver 13, a latch part 14, and a feedback part 15. Is made of.
일반적으로, 발진기에서 출력되는 신호(OUT)의 펄스폭(W)은 외부 저항(R)과 캐패시터(C)의 값에 의해 결정되고 주기(T)는 캐패시터(C)의 문턱 전압(Vth)이 전원전압(VCC)의 2/3정도의 레벨로 충전되는 시간(t)에 의해 결정된다.In general, the pulse width W of the signal OUT output from the oscillator is determined by the values of the external resistor R and the capacitor C, and the period T is the threshold voltage Vth of the capacitor C. It is determined by the time t charged to a level of about 2/3 of the power supply voltage VCC.
주기(T)는 하기의 수학식1과 같은 식으로 나타낼 수 있다.The period T can be represented by the following equation (1).
수학식1에서 저항(R)과 커패시터(C)의 값에 따라 발진주파수(1/T)가 결정된다.In Equation 1, the oscillation frequency 1 / T is determined according to the values of the resistor R and the capacitor C.
도 2는 도 1의 종래기술에 따른 RC 펄스 발진기의 일예를 도시한 상세 회로도이다. FIG. 2 is a detailed circuit diagram illustrating an example of an RC pulse oscillator according to the related art of FIG. 1.
도 2를 참조하면, 종래의 RC 발진기는 외부 저항(R)과 연결되고, 캐패시터(C)의 충전 내지 방전 타이밍을 결정하여 초기 발진을 하는 RC 발진부(10)와, RC 발진부(10)로부터 출력되어 캐패시터(C)에 충전된 전하량에 의해 그 전압 레벨이 변동되는 입력 신호(Vin)와 제1 및 제2 비교신호(Vref1, Vref2)를 각각 비교하여 그 결과를 펄스 형태의 파형으로 출력하는 제1 및 제2 비교부(110, 111)를 구비하는 비교부(11)와, 제1 비교부(110)의 출력을 구동하기 위한 구동부(13)와, 구동부(13)로부터 출력되는 스위칭 신호(S_S)에 응답하여 캐패시터(C)의 충방전 경로를 제어하기 위한 궤환부(15)와 제2 비교부(111)의 출력을 인가받아 펄스 형태의 출력 신호(OUT)를 출력하는 래치부(14)를 구비한다.Referring to FIG. 2, the conventional RC oscillator is connected to an external resistor R, and determines the charging or discharging timing of the capacitor C. The RC oscillator 10 performs initial oscillation, and is output from the RC oscillator 10. The first and second comparison signals Vref1 and Vref2 are compared with the input signal Vin whose voltage level is changed by the amount of charge charged in the capacitor C, and outputs the result as a pulse waveform. A comparator 11 including first and second comparators 110 and 111, a driver 13 for driving the output of the first comparator 110, and a switching signal output from the driver 13 ( In response to S_S, the latch unit 14 which receives the output of the feedback unit 15 and the second comparison unit 111 for controlling the charge / discharge path of the capacitor C and outputs the output signal OUT in the form of a pulse ).
RC 발진부(10)는 외부의 전원전압(VCC)과 캐패시터(C)의 일단 사이에 접속된 외부 저항(R)과, 외부 저항(R)에 일단이 접속되고 접지전압(GND)에 타단이 접속된 캐패시터(C)로 구성된다.The RC oscillator 10 has an external resistor R connected between an external power supply voltage VCC and one end of a capacitor C, one end connected to an external resistor R, and the other end connected to a ground voltage GND. It consists of the capacitor C.
전술한 바와 같이 구동부(13)는 제1 비교부(110)의 출력을 구동하기 위한 것으로, 직렬 접속된 인버터들(130 ∼ 133)로 구성된다. 궤환부(15)는 구동부(13)에 의해 생성된 스위칭 신호(S_S)에 응답하여 캐패시터(C)의 충방전 경로를 제어하기 위해 스위칭 신호(S_S)를 게이트 입력으로 하고 비교부(11)의 입력단과 접지전압(GND) 사이에 소스-드레인 경로가 형성되는 NMOS 트랜지스터(T1)로 구성된다.As described above, the driver 13 is configured to drive the output of the first comparator 110 and includes inverters 130 to 133 connected in series. The feedback unit 15 uses the switching signal S_S as a gate input to control the charge / discharge path of the capacitor C in response to the switching signal S_S generated by the driving unit 13, and the The NMOS transistor T1 has a source-drain path formed between the input terminal and the ground voltage GND.
래치부(14)는 제2 비교부(111)의 출력 신호(CMP1)를 인가받아 반전시키는 인버터(140)와, 인버터(140)에 의해 반전된 신호를 입력으로 하여 펄스 형태의 신호(OUT)를 출력하기 위한 T-플립플롭(141)으로 구성된다.The latch unit 14 receives the output signal CMP1 of the second comparator 111 and inverts the inverter 140 and the signal inverted by the inverter 140 as the input signal OUT. T-flip-flop 141 for outputting the.
여기서, 두 비교신호(Vref1, Vref2)는 각각 두 비교부(110, 111)의 부입력단 측에 인가된다.Here, the two comparison signals Vref1 and Vref2 are applied to the sub-input terminals of the two comparison units 110 and 111, respectively.
전술한 구성을 갖는 종래의 RC 발진기의 동작을 살펴 본다.The operation of the conventional RC oscillator having the above-described configuration will be described.
먼저, RC 발진부(10)가 전원전압(VCC)에 의해 충전된다. 비교부(11)는 복수의 저항(R1 ∼ R3)과 제1 및 제2 비교부(110, 111)로 구성되며, 외부 저항(R)을 통하여 캐패시터(C)로 충전된 전하량에 해당하는 전압 레벨(즉, 입력 신호(Vin))이 제1 비교신호(Vref1) 보다 작고, 제2 비교신호(Vref2) 보다 크면 제2 비교부(111)가 스위칭되어 '하이 레벨'의 신호(CMP1)를 출력한다. 그리고, 입력 신호(Vin)가 (2/3)VCC로 될 때 제1 비교부(110)가 '하이 레벨'의 신호(CMP2)를 출력한다. First, the RC oscillator 10 is charged by the power supply voltage VCC. The comparator 11 includes a plurality of resistors R1 to R3 and first and second comparators 110 and 111, and a voltage corresponding to the amount of charge charged to the capacitor C through the external resistor R. FIG. When the level (that is, the input signal Vin) is smaller than the first comparison signal Vref1 and larger than the second comparison signal Vref2, the second comparator 111 is switched to convert the signal CMP1 of the 'high level'. Output In addition, when the input signal Vin becomes (2/3) VCC, the first comparator 110 outputs a 'high level' signal CMP2.
다시, 입력 신호(Vin)가 (1/3)VCC로 낮아질 때 즉, 상기 캐패시터(C)에서 방전되는 전하량이 (1/3)VCC로 낮아질 때 제2 비교부(111)가 '하이 레벨'의 신호(CMP1)를 출력한다. Again, when the input signal Vin is lowered to (1/3) VCC, that is, when the amount of charge discharged from the capacitor C is lowered to (1/3) VCC, the second comparator 111 is 'high level'. Outputs a signal CMP1.
상술된 내용에서, 비교부(11)의 두 비교신호(Vref1, Vref2)는, 직렬로 연결한 저항(R1 ∼ R3)으로 이루어진 전압 분배부(112)의 분압에 의하여, 제1 비교신호(Vref1)는 (2/3)VCC로 정하고, 제2 비교신호(Vref2)는 (1/3)VCC로 정한다. 캐패시터 'C1'과 'C2'는 두 비교신호(Vref1, Vref2)가 안정한 레벨을 갖도록 한다. 한편, 여기서 저항 'R1 ∼ R3'의 저항이 동일하다면 제1 비교신호(Vref1)는 (2/3)VCC의 크기를 갖고, 제2 비교신호(Vref2)는 (1/3)VCC의 크기를 갖는다.In the above description, the two comparison signals Vref1 and Vref2 of the comparison unit 11 are connected to the first comparison signal Vref1 by the voltage division of the voltage divider 112 formed of the resistors R1 to R3 connected in series. ) Is determined as (2/3) VCC, and the second comparison signal Vref2 is determined as (1/3) VCC. Capacitors C1 and C2 allow the two comparison signals Vref1 and Vref2 to have stable levels. Meanwhile, if the resistances of the resistors 'R1 to R3' are the same, the first comparison signal Vref1 has a magnitude of (2/3) VCC, and the second comparison signal Vref2 has a magnitude of (1/3) VCC. Have
따라서, 출력 신호(OUT)는 제2 비교부(111)의 두배의 주기를 갖는 펄스 형태로 출력된다.Therefore, the output signal OUT is output in the form of a pulse having a period twice that of the second comparator 111.
궤환부(15)는 캐패시터(C)의 양단에 병렬로 접속된 채널을 가지고, 게이트는 스위칭 신호(S_S)에 의해 제어되는 NMOS 트랜지스터(T1)로 구성되며, NMOS 트랜지스터(T1)의 게이트로 '하이 레벨'의 스위칭 신호(S_S)가 인가되면 NMOS 트랜지스터(T1)는 턴-온되어, 캐패시터(C)에 충전된 전하가 NMOS 트랜지스터(T1)의 채널을 통하여 방전한다. 또한, NMOS 트랜지스터(T1)의 게이트로 '로우 레벨'의 스위칭 신호(S_S)가 인가되면, NMOS 트랜지스터(T1)는 차단되어, 캐패시터(C)에 전하가 충전된다.The feedback unit 15 has a channel connected in parallel to both ends of the capacitor C, and the gate is composed of the NMOS transistor T1 controlled by the switching signal S_S, and the gate of the NMOS transistor T1 is' When the high level 'switching signal S_S is applied, the NMOS transistor T1 is turned on so that the charge charged in the capacitor C is discharged through the channel of the NMOS transistor T1. In addition, when the 'low level' switching signal S_S is applied to the gate of the NMOS transistor T1, the NMOS transistor T1 is cut off to charge the capacitor C.
도 3은 종래기술의 문제점을 설명하기 위한 타이밍도이다.3 is a timing diagram for explaining a problem of the prior art.
전술한 동작에 의해 't1'의 구간에서는 입력 신호(Vin)가 제2 비교신호(Vref2) 보다 크므로 제2 비교부(111)의 출력 신호(CMP1)는 '하이 레벨'을 갖게 되고, 출력 신호(OUT)는 '하이 레벨'을 갖는다. 이에 따라, NMOS 트랜지스터(T1)가 턴-온되어 캐패시터(C)에 충전된 전하가 방전되며, 'ta'의 시점에서 입력 신호(Vin)가 제2 비교신호(Vref2) 보다 작으므로 제2 비교부(111)의 출력 신호(CMP1)는 't2'의 구간에서 '로우 레벨'을 갖게 된다.By the above-described operation, since the input signal Vin is greater than the second comparison signal Vref2 in the section 't1', the output signal CMP1 of the second comparator 111 has a 'high level', and the output The signal OUT has a 'high level'. Accordingly, the NMOS transistor T1 is turned on to discharge the electric charges charged in the capacitor C. Since the input signal Vin is smaller than the second comparison signal Vref2 at the time of 'ta', the second comparison is performed. The output signal CMP1 of the unit 111 has a 'low level' in the section 't2'.
한편, 'tb'의 시점에서 입력 신호(Vin)가 제1 비교신호(Vref1) 보다 크므로 제1 비교부(110)의 출력 신호(CMP2)는 '하이 레벨'을 갖게 된다. 이 때, 제1 비교부(110)의 출력 신호(CMP2)는 '하이 레벨'이므로 스위칭 신호(S_S)가 '하이 레벨'을 갖게 되며, 이로 인해 NMOS 트랜지스터(T1)가 턴-온되어 캐패시터(C)에 저장된 전하가 방전되므로 입력 신호(Vin)는 도시된 'x'와 같이 급격히 감소하게 된다.On the other hand, since the input signal Vin is greater than the first comparison signal Vref1 at the time of 'tb', the output signal CMP2 of the first comparator 110 has a 'high level'. At this time, since the output signal CMP2 of the first comparator 110 has a 'high level', the switching signal S_S has a 'high level'. As a result, the NMOS transistor T1 is turned on so that the capacitor ( Since the charge stored in C) is discharged, the input signal Vin rapidly decreases as shown in the 'x'.
입력 신호(Vin)가 급격히 감소하여 입력 신호(Vin)가 제1 비교신호(Vref1) 보다 작게 되므로, 제1 비교부(110)의 출력 신호(CMP2)는 '로우 레벨'로 변하게 된다. 따라서, 제1 비교부(110)의 출력 신호(CMP2)는 도시된 'y'와 같이 '하이 레벨'의 구간이 매우 좁은 폭을 갖게 된다.Since the input signal Vin decreases rapidly and the input signal Vin becomes smaller than the first comparison signal Vref1, the output signal CMP2 of the first comparator 110 changes to a 'low level'. Therefore, as shown in the illustrated 'y', the output signal CMP2 of the first comparator 110 has a very narrow section of the 'high level'.
이렇듯, 제1 비교부(110)의 출력 신호(CMP2)가 제2 비교부(111)의 출력 신호(CMP1)에 비해 매우 좁은 폭을 가지게 되면 외부의 미세한 변화에도 제2 비교부(111)의 출력 신호(CMP1)가 크게 반응하며, 이로 인해 출력 신호(OUT)의 주파수가 불안정하게 된다.As such, when the output signal CMP2 of the first comparator 110 has a very narrow width compared to the output signal CMP1 of the second comparator 111, the second comparator 111 may have a small width. The output signal CMP1 reacts greatly, resulting in an unstable frequency of the output signal OUT.
아울러, 전술한 종래의 RC 발진기에서는 캐패시터(C)의 양측으로 전원전압(VCC)과 접지전압(GND)이 위치하고 있어, 방전시에도 계속 전류가 흐르는 구조이다. 따라서, 전류 소모가 상당히 큼을 알 수 있다.In addition, in the above-described conventional RC oscillator, the power supply voltage VCC and the ground voltage GND are located at both sides of the capacitor C, and the current continues to flow even during discharge. Thus, it can be seen that the current consumption is quite large.
본 발명의 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 안정적인 동작을 하며 전력 소비를 줄일 수 있는 RC 펄스 발진기를 제공하는데 그 목적이 있다.The present invention is proposed to solve the problems of the prior art as described above, and an object thereof is to provide an RC pulse oscillator capable of stable operation and reducing power consumption.
상기 목적을 달성하기 위하여 본 발명은, 외부 저항과 연결되고, 충전 내지 방전 타이밍을 결정하여 초기 발진을 하는 RC 발진부; 상기 RC 발진부로부터 출력되어 캐패시터에 충전된 전하량에 의해 그 전압 레벨이 변동되는 입력 신호와 제1 및 제2 비교신호를 각각 비교하여 그 결과를 펄스 형태의 파형으로 출력하는 비교부; 상기 비교부의 두 출력을 인가받아 펄스 형태의 출력 신호와 상기 출력 신호의 부신호인 스위칭 신호를 출력하는 래치부; 상기 스위칭 신호에 응답하여 상기 캐패시터의 충방전 경로를 제어하기 위한 궤환부; 및 상기 스위칭 신호에 응답하여 상기 캐패시터의 방전시 상기 캐패시터와 전원전압 사이를 오픈시키기 위한 방전 제어부를 포함하는 RC 펄스 발진기를 제공한다.In order to achieve the above object, the present invention, the RC oscillator is connected to the external resistance, the initial oscillation by determining the charge to discharge timing; A comparator for comparing the first and second comparison signals with the input signal outputted from the RC oscillator and whose voltage level is changed by the amount of charge charged in the capacitor, and outputting the result as a pulse waveform; A latch unit receiving two outputs of the comparator and outputting a pulse type output signal and a switching signal which is a sub-signal of the output signal; A feedback unit for controlling a charge / discharge path of the capacitor in response to the switching signal; And a discharge controller configured to open between the capacitor and the power supply voltage when the capacitor is discharged in response to the switching signal.
본 발명은 별도의 방전 제어부를 추가하여 캐패시터의 방전 동작시 전원전압과 캐패시터 사이를 오픈시킴으로써, 전류 패스를 차단하여 캐패시터의 방전 동작시 전류 소모를 줄인다.According to the present invention, an additional discharge control unit is added to open the power supply voltage and the capacitor during the discharge operation of the capacitor, thereby blocking the current path to reduce the current consumption during the discharge operation of the capacitor.
또한, 본 발명은 제1 및 제2 비교부에서 제1 및 제2 비교 신호를 각각 부입력과 정입력으로 하고 제1 및 제2 비교부의 출력을 각각 RS_플립플롭의 리셋과 셋 입력으로 함으로써, 캐패시터 방전되는 시점을 조절하여 비교부의 출력 폭을 넓혀 RC 펄스 발진기가 보다 안정적인 동작을 할 수 있도록 한다.In addition, the present invention provides the first and second comparison signals as the negative input and the positive input, respectively, and the outputs of the first and second comparators as the reset and set input of the RS flip-flop, respectively. In addition, by adjusting the discharge point of the capacitor, the output width of the comparator is widened so that the RC pulse oscillator can operate more stably.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 4는 본 발명의 일실시예에 따른 RC 펄스 발진기를 개략적으로 도시한 블럭도이다.4 is a block diagram schematically illustrating an RC pulse oscillator according to an embodiment of the present invention.
도 4를 참조하면, 본 발명의 RC 펄스 발진기는 외부 저항(R)과 연결되고, 충전 내지 방전 타이밍을 결정하여 초기 발진을 하는 RC 발진부(40)와, RC 발진부(40)로부터 출력되어 캐패시터(C)에 충전된 전하량에 의해 그 전압 레벨이 변동되는 입력 신호(Vin)와 제1 및 제2 비교신호(Vref1, Vref2)를 각각 비교하여 그 결과를 펄스 형태의 파형으로 출력하는 비교부(41)와, 비교부(41)의 두 출력(CMP1, CMP2)을 인가받아 펄스 형태의 출력 신호(Vout)와 출력 신호(Vout)의 부신호인 스위칭 신호(S_S)를 출력하는 래치부(43)와, 비교부(41)와 래치부(43) 사이에 접속되며, 비교부(41)의 출력을 구동하기 위한 구동부(42)와, 스위칭 신호(S_S)에 응답하여 캐패시터(C)의 충방전 경로를 제어하기 위한 궤환부(44)와, 스위칭 신호(S_S)에 응답하여 캐패시터(C)의 방전시 캐패시터(C)와 전원전압(VCC) 사이를 오픈시키기 위한 방전 제어부(45)를 구비하여 구성된다.Referring to FIG. 4, the RC pulse oscillator of the present invention is connected to an external resistor R, determines the charging or discharging timing, and performs an initial oscillation with the RC oscillator 40 and the RC oscillator 40. Comparator 41 for comparing the input signal (Vin) whose voltage level is changed by the amount of charge charged in C) and the first and second comparison signals (Vref1, Vref2), respectively, and outputs the result as a pulse waveform. ) And a latch unit 43 which receives two outputs CMP1 and CMP2 of the comparator 41 and outputs a pulse-shaped output signal Vout and a switching signal S_S which is a sub-signal of the output signal Vout. Is connected between the comparator 41 and the latch part 43, and charges and discharges the capacitor C in response to the switching signal S_S, and the driver 42 for driving the output of the comparator 41; The feedback unit 44 for controlling the path, and the capacitor C and the power supply voltage VCC at the time of discharging the capacitor C in response to the switching signal S_S. It is comprised with the discharge control part 45 for opening it.
래치부(43)의 출력단에는 래치부(43)의 출력 신호(Vout)을 분주하기 위한 분주부(46)가 접속되어 있다. A divider unit 46 for dividing the output signal Vout of the latch unit 43 is connected to the output terminal of the latch unit 43.
도 5는 도 4의 본 발명에 따른 RC 발진기의 일예를 도시한 상세 회로도로서, 이를 참조하여 RC 발진기의 구성을 상세하게 살펴 본다.FIG. 5 is a detailed circuit diagram illustrating an example of an RC oscillator according to the present invention of FIG. 4. Referring to this, the configuration of the RC oscillator will be described in detail.
RC 발진부(40)는 발진 주파수 제어용 외부 저항(R)과, 외부 저항(R)과 직렬 접속되어 충전 및 방전 시간을 결정하는 캐패시터(C)로 구성되며, 방전 제어부(45)는 스위칭 신호(S_S)에 의해 게이트가 제어되며, 전원전압(VCC)과 외부 저항(R) 사이에 소스-드레인 경로가 형성되는 PMOS 트랜지스터(T41)로 구성된다. 캐패시터(C)의 방전시 스위칭 신호(S_S)가 '하이 레벨'을 갖도록 하면 PMOS 트랜지스터(T41)가 턴-오프되며, 이에 따라 전원전압(VCC)과 외부 저항(R)과 캐패시터(C) 및 접지전압(GND)을 통한 전류 패스가 차단된다.The RC oscillator 40 includes an external resistor R for oscillation frequency control and a capacitor C connected in series with the external resistor R to determine charge and discharge times, and the discharge controller 45 includes a switching signal S_S. Gate is controlled by the PMOS transistor T41 and a source-drain path is formed between the power supply voltage VCC and the external resistor R. When the switching signal S_S has a 'high level' when the capacitor C is discharged, the PMOS transistor T41 is turned off. Accordingly, the power supply voltage VCC, the external resistor R, the capacitor C and The current path through the ground voltage GND is interrupted.
한편, 방전 제어부(45)를 NMOS 트랜지스터로 구현할 수도 있는 바, 이 때에는 캐패시터(C)의 방전시 스위칭 신호(S_S)가 '로우 레벨'을 갖도록 하면 된다.Meanwhile, the discharge controller 45 may be implemented as an NMOS transistor. In this case, the switching signal S_S at the time of discharge of the capacitor C may have a low level.
비교부(41)는 전원전압(VCC)을 분압하여 서로 전원전압(VCC)의 일정비를 갖는 상기 제1 및 제2 비교신호(Vref1, Vref2)를 출력하기 위한 전압 분배부(412)와, 제1 비교신호(Vref1)와 입력 신호(Vin)를 각각 부입력과 정입력으로 인가받아 제1 비교신호(Vref1)와 입력 신호(Vin)의 크기의 비교 결과에 따라 '하이 레벨'과 '로우 레벨'이 교차되는 펄스 형태의 신호(CMP2)를 출력하는 제1 비교부(410)와, 제2 비교신호(Vref2)와 입력 신호(Vin)를 각각 정입력과 부입력으로 인가받아 제2 비교신호(Vref2)와 입력 신호(Vin)의 크기의 비교 결과에 따라 '하이 레벨'과 '로우 레벨'이 교차되는 펄스 형태의 신호(CMP1)를 출력하는 제2 비교부(411)로 구성된다.The comparator 41 divides the power supply voltage VCC and outputs the first and second comparison signals Vref1 and Vref2 having a constant ratio of the power supply voltage VCC to each other, and When the first comparison signal Vref1 and the input signal Vin are applied as the negative input and the positive input, respectively, 'high level' and 'low' according to the comparison result of the magnitudes of the first comparison signal Vref1 and the input signal Vin. The first comparison unit 410 outputs the pulse-shaped signal CMP2 at which the levels' cross, and the second comparison signal Vref2 and the input signal Vin are applied as the positive input and the negative input, respectively, and the second comparison is performed. The second comparator 411 outputs a pulse-shaped signal CMP1 in which 'high level' and 'low level' intersect according to a result of comparing the magnitude of the signal Vref2 and the input signal Vin.
제1 비교신호(Vref1)와 제2 비교신호(Vref2)는 전원전압(VCC)을 서로 일정 비로 분압한 것이므로, 두 신호의 크기의 합은 전원전압(VCC)의 크기와 실질적으로 동일하다.Since the first comparison signal Vref1 and the second comparison signal Vref2 divide the power supply voltage VCC at a predetermined ratio, the sum of the magnitudes of the two signals is substantially the same as the magnitude of the power supply voltage VCC.
전압 분배부(412)는 전원전압(VCC)과 접지전압(GND) 사이에 직렬 접속된 복수의 저항(R41 ∼ R43)으로 구성되는 바, 저항(R41 ∼ R43)이 서로 동일한 값을 갖는다면, 제1 비교신호(Vref1)는 (2/3)VCC의 전압 레벨을, 제2 비교신호(Vref2)는 (1/3)VCC의 전압 레벨을 갖을 것이다. 한편, 각 저항 사이의 노드와 전지전압(GND) 사이에 접속된 캐패시터(C1, C2)는 불안정한 전원전압(VCC)의 인가로 인한 전압 분배부(412)의 불안정한 동작을 방지하기 위한 보호용 캐패시터이다.The voltage divider 412 includes a plurality of resistors R41 to R43 connected in series between the power supply voltage VCC and the ground voltage GND. When the resistors R41 to R43 have the same value as each other, The first comparison signal Vref1 will have a voltage level of (2/3) VCC and the second comparison signal Vref2 will have a voltage level of (1/3) VCC. On the other hand, the capacitors C1 and C2 connected between the node between each resistor and the battery voltage GND are protective capacitors for preventing the unstable operation of the voltage divider 412 due to the application of the unstable power supply voltage VCC. .
구동부(42)는 제1 비교부(410)의 출력(CMP2)을 구동하기 위해 직렬 접속된 인버터 I40과 I41로 구성된 제1 구동부(420)와, 제2 비교부(411)의 출력(CMP1)을 구동하기 위해 직렬 접속된 인버터 I42와 I43로 구성된 제2 구동부(421)로 이루어진다.The driver 42 includes a first driver 420 composed of inverters I40 and I41 connected in series to drive the output CMP2 of the first comparator 410, and an output CMP1 of the second comparator 411. It consists of a second drive unit 421 consisting of inverters I42 and I43 connected in series to drive a.
래치부(43)로서는 RS-플립플롭를 그 예로 하였는 바, RS-플립플롭은 제1 구동부(420)를 거친 제1 비교부(410)의 출력(CMP2)을 리셋단(R)으로 인가받고 제2 구동부(421)를 거친 제2 비교부(411)의 출력(CMP1)을 셋단(S)으로 인가받는다. 또한, 정출력단(Q)으로 출력 신호(Vout)를 출력하고 부출력단으로는 스위칭 신호(S_S)를 출력한다.As the latch unit 43, an RS-flip flop is used as an example. The RS-flip-flop is applied with the output CMP2 of the first comparator 410 passing through the first driver 420 to the reset terminal R. The output CMP1 of the second comparator 411 passing through the second driver 421 is applied to the set terminal S. FIG. In addition, the output signal Vout is output to the positive output terminal Q, and the switching signal S_S is output to the negative output terminal.
궤환부(44)는 스위칭 신호(S_S)에 의해 게이트가 제어되며, 캐패시터(C)와 자신의 소스-드레인 경로가 병렬을 이루는 NMOS 트랜지스터(T40)로 구성된다.The feedback unit 44 is gate-controlled by the switching signal S_S, and includes a capacitor C and an NMOS transistor T40 having its source-drain path in parallel.
한편, 궤환부(44)를 PMOS 트랜지스터로 구현할 수도 있는 바, 이 때에는 스위칭 신호(S_S)가 NMOS 트랜지스터일 경우와 반대의 반대의 위상을 갖도록 하면 된다.Meanwhile, the feedback unit 44 may be implemented as a PMOS transistor. In this case, the switching signal S_S may have a phase opposite to that of the NMOS transistor.
분주부(46)는 래치부(43)의 출력 신호(Vout)를 2분주하여 출력 신호(OUT)을 출력하기 위한 T-플립플롭을 그 예로 하였다.The divider 46 divides the output signal Vout of the latch 43 into two and outputs the output signal OUT as an example.
도 6은 도 5의 동작을 나타내는 타이밍도로서, 전술한 구성을 갖는 본 발명의 RC 펄스 발진기의 동작을 도 6을 참조하여 상세히 살펴 본다.FIG. 6 is a timing diagram illustrating the operation of FIG. 5, and the operation of the RC pulse oscillator of the present invention having the above-described configuration will be described in detail with reference to FIG. 6.
전압 분배부(412)를 이루는 저항(R41, R42, R43)에 의해 제1 및 제2 비교신호(Vref1, Vref2)이 셍성되며, 't40'의 시점에서 캐패시터(C)는 충전을 시작한다. 이 때, 캐패시터(C)에 충전된 전하량에 해당하는 전압 레벨을 갖는 입력 신호(Vin)가 두 비교부(410, 411)의 각 정입력단과 부입력단으로 인가된다. The first and second comparison signals Vref1 and Vref2 are generated by the resistors R41, R42 and R43 constituting the voltage divider 412, and the capacitor C starts charging at a time t40. At this time, an input signal Vin having a voltage level corresponding to the amount of charge charged in the capacitor C is applied to each of the positive input terminal and the negative input terminal of the two comparison units 410 and 411.
캐패시터(C)에 충전된 전하량이 적어 입력 신호(Vin)가 제2 비교신호(Vref2) 보다 작은 't41'의 시점에서는 제2 비교신호(Vref2)가 제2 비교부(411)의 정입력단의 입력되므로 제2 비교부(411)의 출력(CMP1)은 '하이 레벨'을 갖는다. 캐패시터(C)에 충전된 전하량이 점차 증가하고, 이에 따라 입력 신호(Vin)의 전압 레벨이 증가하여 입력 신호(Vin)가 제2 비교신호(Vref2) 보다 커지는 't42'의 시점에서는 제2 비교신호(Vref2)가 제2 비교부(411)의 정입력단의 입력되므로 제2 비교부(411)의 출력(CMP2)은 '하이 레벨'에서 '로우 레벨'로 천이되며, 제2 비교부(411)의 출력(CMP2)은 입력 신호(Vin)가 제2 비교신호(Vref2) 보다 작아지는 't45'의 시점까지는 계속 '로우 레벨'을 유지한다.When the input signal Vin is smaller than the second comparison signal Vref2 because the amount of charge charged in the capacitor C is less than 't41', the second comparison signal Vref2 is applied to the positive input terminal of the second comparison unit 411. Since it is input, the output CMP1 of the second comparator 411 has a 'high level'. The amount of charge charged in the capacitor C is gradually increased, and accordingly the voltage level of the input signal Vin is increased so that the second comparison is performed at the time of 't42' where the input signal Vin is larger than the second comparison signal Vref2. Since the signal Vref2 is input to the positive input terminal of the second comparator 411, the output CMP2 of the second comparator 411 transitions from a 'high level' to a 'low level' and the second comparator 411. Output CMP2 maintains the 'low level' until a time point 't45' at which the input signal Vin is smaller than the second comparison signal Vref2.
캐패시터(C)에 충전된 전하량이 점차 증가하고, 이에 따라 입력 신호(Vin)의 전압 레벨이 증가하여 입력 신호(Vin)가 제1 비교신호(Vref1) 보다 커지는 't43'의 시점에서는 제1 비교신호(Vref1)가 제1 비교부(410)의 부입력단의 입력되므로 제2비교부(411)의 출력(CMP2)은 '로우 레벨'에서 '하이 레벨'로 천이되며, 제1 비교부(410)의 출력(CMP2)은 입력 신호(Vin)가 제1 비교신호(Vref1) 보다 작아지는 't44'의 시점까지 즉, 't46'의 기간 동안에는 계속 '하이 레벨'을 유지한다.The amount of charge charged in the capacitor C is gradually increased, and accordingly the voltage level of the input signal Vin is increased so that the first comparison is performed at the time of 't43' where the input signal Vin is larger than the first comparison signal Vref1. Since the signal Vref1 is input to the negative input terminal of the first comparator 410, the output CMP2 of the second comparator 411 transitions from a 'low level' to a 'high level' and the first comparator 410. Output CMP2 continues to be 'high level' until a time point 't44' at which the input signal Vin becomes smaller than the first comparison signal Vref1, that is, for a period of 't46'.
't42'의 시점에서 제2 비교부(411)의 출력(CMP1)의 '하이 레벨'이므로 제2 비교부(411)의 출력(CMP1)을 셋단(S)으로 인가받는 RS-플립플롭은 셋되어 래치부(43)의 출력 신호(Vout)는 '하이 레벨'을 갖는다. 이 때, 스위칭 신호(S_S)는 출력 신호(Vout)의 반대의 위상이므로 '로우 레벨'을 가진다. 따라서, NMOS 트랜지스터(T40)가 턴-오프되어 방전 경로가 형성되지 않으며, 이로 인해 캐패시터(C)는 충전을 계속한다.At the time t42, the RS-flip-flop receiving the output CMP1 of the second comparator 411 to the set stage S is set as the 'high level' of the output CMP1 of the second comparator 411. Thus, the output signal Vout of the latch unit 43 has a 'high level'. At this time, the switching signal S_S has a 'low level' because it is in the opposite phase of the output signal Vout. Accordingly, the NMOS transistor T40 is turned off so that a discharge path is not formed, which causes the capacitor C to continue charging.
캐패시터(C)의 충전이 계속되어 입력 신호(Vin)가 제1 비교신호(Vref1) 보다 커지면, 전술한 바와 같이 제1 비교부(410)의 출력(CMP2)이 '하이 레벨'로 천이되므로 이를 리셋단(R)으로 인가받는 RS-플립플롭은 리셋되어 래치부(43)의 출력 신호(Vout)는 '로우 레벨'을 갖는다. 이 때, 스위칭 신호(S_S)는 출력 신호(Vout)의 반대의 위상이므로 '하이 레벨'을 가진다. 따라서, NMOS 트랜지스터(T40)가 턴-온되어 캐패시터(C)와 병렬로 방전 경로가 형성되며, 이로 인해 캐패시터(C)는 방전을 시작한다.If the charging of the capacitor C is continued and the input signal Vin becomes larger than the first comparison signal Vref1, the output CMP2 of the first comparator 410 transitions to a 'high level' as described above. The RS flip-flop applied to the reset stage R is reset so that the output signal Vout of the latch unit 43 has a 'low level'. At this time, the switching signal S_S has a 'high level' because it is a phase opposite to that of the output signal Vout. Accordingly, the NMOS transistor T40 is turned on to form a discharge path in parallel with the capacitor C, which causes the capacitor C to start discharging.
이어서, 캐패시터(C)의 방전이 계속되어 입력 신호(Vin)가 제1 비교신호(Vref1) 보다 작아지는 't44'의 시점에서는 제1 비교부(410)의 출력(CMP2)이 '로우 레벨'로 천이되고, 방전이 진행됨에 따라 캐패시터(C)의 방전이 계속되어 입력 신호(Vin)가 제2 비교신호(Vref2) 보다 작아지는 't45'의 시점에서는 제2 비교부(411)의 출력(CMP1)이 '하이 레벨'로 천이되므로 제2 비교부(411)의 출력(CMP1)을 셋단(S)으로 인가받는 RS-플립플롭은 셋되어 래치부(43)의 출력 신호(Vout)는 '하이 레벨'을 갖는다. 이 때, 스위칭 신호(S_S)는 출력 신호(Vout)의 반대의 위상이므로 '로우 레벨'을 가진다. 따라서, NMOS 트랜지스터(T40)가 턴-오프되어 방전 경로가 형성되지 않으며, 이로 인해 캐패시터(C)는 충전을 계속하며, 이러한 동작을 계속 반복하게 된다.Subsequently, at the time t44 when the discharge of the capacitor C is continued and the input signal Vin becomes smaller than the first comparison signal Vref1, the output CMP2 of the first comparator 410 is 'low level'. Transitions to and the discharge of the capacitor C continues as the discharge proceeds, and the output of the second comparator 411 at the time of 't45' in which the input signal Vin becomes smaller than the second comparison signal Vref2 ( Since the CMP1 transitions to the 'high level', the RS-flip-flop that receives the output CMP1 of the second comparator 411 to the set end S is set so that the output signal Vout of the latch 43 is' High level '. At this time, the switching signal S_S has a 'low level' because it is in the opposite phase of the output signal Vout. Accordingly, the NMOS transistor T40 is turned off so that a discharge path is not formed, which causes the capacitor C to continue charging and repeat this operation.
종래기술에서는 비교신호들(Vref1, Vref2)이 제1 비교부(410)와 제2 비교부(411)의 모두 부입력단으로 인가됨으로 인해 't43'의 시점에서 제1 비교부(410)의 출력(CMP2)이 '하이 레벨'로 천이되며, 이 때 스위칭 신호(S_S)가 곧바로 '하이 레벨'이 되어 NMOS 트랜지스터(T40)가 턴-온되어 캐패시터(C)의 방전 경로를 형성함으로써, 't46'의 구간이 매우 짧아져서 제1 비교부(410)의 출력(CMP2)이 '하이 레벨'을 갖는 구간이 매우 짧아지는 문제점이 발생하였다.In the related art, since the comparison signals Vref1 and Vref2 are applied to the sub-input terminals of both the first comparator 410 and the second comparator 411, the output of the first comparator 410 at the time of 't43'. CMP2 transitions to a 'high level', whereby the switching signal S_S immediately goes to a 'high level' so that the NMOS transistor T40 is turned on to form a discharge path of the capacitor C, thereby 't46'. 'Has become very short, so that the section where the output CMP2 of the first comparator 410 has a' high level 'becomes very short.
그러나, 본 발명에서는 제2 비교신호(Vref2)가 제2 비교부(411)의 정입력단으로 인가되도록 함으로써, 't43'의 시점에서 제1 비교부(410)의 출력(CMP2)이 '하이 레벨'로 천이되며, 이 때 스위칭 신호(S_S)는 RS-플립플롭의 부출력단(/Q)에서 출력되므로 곧바로 '하이 레벨'이 되지 않고 RS-플립플롭을 거치는 동안의 약간의 시간이 지난 후에 '하이 레벨'을 갖게 된다. 따라서, 캐패시터(C)의 충전이 조금 더 진행된 후에 NMOS 트랜지스터(T40)가 턴-온되어 방전 경로가 형성된다.However, in the present invention, the second comparison signal Vref2 is applied to the positive input terminal of the second comparator 411 so that the output CMP2 of the first comparator 410 becomes 'high level' at the time 't43'. 'Switching signal (S_S) is output from the sub-output terminal (/ Q) of the RS-Flip-Flop, so it is not immediately' high level 'but after some time while passing through the RS-Flip-Flop, High level '. Therefore, after the charging of the capacitor C proceeds a little more, the NMOS transistor T40 is turned on to form a discharge path.
따라서, 종래게술에 비해 't46' 구간을 보다 길게 할 수 있으므로 제1 비교부(410)의 출력(CMP2)의 폭을 넓힐 수 있다.Therefore, since the 't46' section can be longer than the conventional art, the width of the output CMP2 of the first comparator 410 can be widened.
아울러, 방전시에는 스위칭 신호(S_S)가 '하이 레벨'이므로 PMOS 트랜지스터(T41)가 턴-오프되어 전원전압(VCC)과 외부 저항(R)과 캐패시터(C) 및 접지전압(GND)을 통한 전류 패스가 차단되므로 방전시에는 전류소모가 거의 일어나지 않게 된다.In addition, during the discharge, since the switching signal S_S is 'high level', the PMOS transistor T41 is turned off to supply the power voltage VCC, the external resistor R, the capacitor C, and the ground voltage GND. Since the current path is blocked, current consumption hardly occurs during discharge.
전술한 바와 같이 이루어지는 본 발명은, 별도의 방전 제어부를 추가하여 캐패시터의 방전 동작시 전원전압과 캐패시터 사이를 오픈시킴으로써, 전류 패스를 차단하여 방전 동작시 전류 소모를 줄일 수 있다.According to the present invention made as described above, by adding a separate discharge controller to open between the power supply voltage and the capacitor during the discharge operation of the capacitor, it is possible to cut off the current path to reduce the current consumption during the discharge operation.
또한, 제1 및 제2 비교부에서 각각 제1 및 제2 비교 신호를 각각 부입력과 정입력으로 하고 제1 및 제2 비교부의 출력을 각각 RS-플립플롭의 리셋단과 셋단으로 인가되도록 함으로써, 캐패시터 방전되는 시점을 조절하여 비교부의 출력 폭을 넓혀 RC 펄스 발진기가 보다 안정적인 동작을 할 수 있도록 한다.In addition, by allowing the first and second comparison units to respectively apply the first and second comparison signals as negative inputs and positive inputs, respectively, and apply the outputs of the first and second comparison units to the reset and set ends of the RS-flip-flop, respectively. By adjusting the discharge point of the capacitor, the output width of the comparator is widened so that the RC pulse oscillator can operate more stably.
따라서, 이러한 RC 펄스 발진기를 사용하는 STN LCD(Super Twisted Nematic Liquid Crystal Display) 및 평판 디스플레이(Flat panel display) 등의 성능 또한 크게 향상시킬 수 있다.Therefore, the performance of the STN LCD (Super Twisted Nematic Liquid Crystal Display) and flat panel display using such an RC pulse oscillator can also be greatly improved.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 RC 펄스 발진기의 동작의 안정성을 높이며 전류 소모를 줄임으로써, 성능을 향상시키는 효과가 있다.As described above, the present invention increases the stability of the operation of the RC pulse oscillator and reduces the current consumption, thereby improving the performance.
도 1은 종래기술에 따른 RC 펄스 발진기를 개략적으로 도시한 블럭도.1 is a block diagram schematically showing a RC pulse oscillator according to the prior art;
도 2는 도 1의 종래기술에 따른 RC 펄스 발진기의 일예를 도시한 상세 회로도.2 is a detailed circuit diagram illustrating an example of an RC pulse oscillator according to the related art of FIG. 1.
도 3은 종래기술의 문제점을 설명하기 위한 타이밍도.Figure 3 is a timing diagram for explaining the problem of the prior art.
도 4는 본 발명의 일실시예에 따른 RC 펄스 발진기를 개략적으로 도시한 블럭도.4 is a schematic block diagram of an RC pulse oscillator in accordance with one embodiment of the present invention;
도 5는 도 4의 본 발명에 따른 RC 펄스 발진기의 일예를 도시한 상세 회로도.5 is a detailed circuit diagram showing an example of an RC pulse oscillator according to the present invention of FIG.
도 6은 도 5의 동작을 나타내는 타이밍도.6 is a timing diagram illustrating the operation of FIG. 5.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
40 : RC 발진부 41 : 비교부40: RC oscillation unit 41: comparison unit
42 : 구동부 43 : 래치부42: drive portion 43: latch portion
44 : 궤환부 45 : 방전 제어부44: feedback unit 45: discharge control unit
46 : 분주부 410 : 제1 비교부46: dispensing unit 410: first comparison unit
411 : 제2 비교부411: second comparison unit
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