KR100525082B1 - Bi-directional shift register - Google Patents
Bi-directional shift register Download PDFInfo
- Publication number
- KR100525082B1 KR100525082B1 KR10-1999-0013382A KR19990013382A KR100525082B1 KR 100525082 B1 KR100525082 B1 KR 100525082B1 KR 19990013382 A KR19990013382 A KR 19990013382A KR 100525082 B1 KR100525082 B1 KR 100525082B1
- Authority
- KR
- South Korea
- Prior art keywords
- shift
- load
- mode
- signal
- selection signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
Landscapes
- Shift Register Type Memory (AREA)
Abstract
본 발명은 양방향 시프트레지스터에 관한 것으로, 종래에는 단방향 시프트레지스터로서 가변길이 시프트가 가능하지만 시프트할 스텝수를 미리 결정하여 일단 데이터가 들어오면 그 한가지 스텝만으로 사용가능하므로 효율이 떨어지고, 또한 패러럴/시리얼 컨버터에 사용할 경우 패러럴 데이터를 로드할 때 시프트 경로에 따라서 그 패러럴 데이터 비트수가 제한되어 임의의 스텝으로 시프트가 불가능한 문제점이 있었다. 따라서, 본 발명은 모드선택신호및 로드/시프트선택신호를 입력받아 그에 따라 로드 또는 시프트방향을 선택하는 모드및 로드선택부와; 모드선택신호및 스텝선택신호를 입력받아 그에 따라 시프트스텝을 결정하는 스텝선택부와; 셋신호에 의해 초기화된후 상기 모드및 로드선택부와 스텝선택부의 선택신호에 의해 로드 또는 시프트방향이 제어된 데이터를 래치하여 클럭신호의 상승에지에 동기하여 출력하는 시프트부로 구성함으로써 시프트중에도 프로그래머블하게 시프트스텝을 바꿀 수 있음과 아울러 양방향으로 자유롭게 시프트할 수 있고, 또한 패러럴/시리얼컨버터에 사용될 때 시프트 스텝에 따라 로드할 수 있는 비트수가 고정되지 않아 같은 경로로 8비트에서 1비트까지 로드할 수 있으며, 또한 그 데이터를 양방향으로 프로그래머블하게 시프트 스텝을 바꿀 수 있는 효과가 있다.The present invention relates to a bidirectional shift register, and in the related art, a variable length shift is possible as a unidirectional shift register. However, since the number of steps to be shifted is determined in advance, the data can be used in only one step. When used in a converter, when the parallel data is loaded, the number of parallel data bits is limited according to the shift path, and thus there is a problem in that the shift cannot be performed in any step. Accordingly, the present invention provides a mode and load selection unit for receiving a mode selection signal and a load / shift selection signal and selecting a load or shift direction accordingly; A step selector which receives a mode selection signal and a step selection signal and determines a shift step accordingly; Programmable during the shift by configuring a shift unit for latching data whose load or shift direction is controlled by the selection signal of the mode and load selection unit and the step selection unit after being initialized by the set signal and outputting in synchronization with the rising edge of the clock signal. In addition to changing the shift step, it is possible to shift freely in both directions, and when used in a parallel / serial converter, the number of bits that can be loaded according to the shift step is not fixed, so that 8 to 1 bits can be loaded in the same path. In addition, it has the effect of changing the shift step programmatically to the data in both directions.
Description
본 발명은 양방향 시프트레지스터에 관한 것으로, 특히 패러럴 또는 시리얼 데이터의 입력을 양방향으로 하여 임의의 스텝만큼 시프트할 수 있도록 한 양방향 시프트 레지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bidirectional shift register, and more particularly, to a bidirectional shift register, which allows the input of parallel or serial data in both directions to be shifted by an arbitrary step.
도1은 종래 단방향 시프트 레지스터에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 제어신호(CONT[3:0])에 의해 시리얼입력데이터의 출력경로를 선택하는 다수의 멀티플렉서(1~4)와, 정해진 경로마다 시프트시킬 비트에 따라 데이터를 래치하여 시프트시키는 다수의 디플립플롭(DFF1~DFF15)으로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a circuit diagram showing a conventional unidirectional shift register. As shown in FIG. 1, a plurality of multiplexers 1 to 4 select an output path of serial input data by a control signal CONT [3: 0]. The operation of the conventional apparatus configured as described above includes a plurality of deflip-flops DFF1 to DFF15 for latching and shifting data according to bits to be shifted for each predetermined path.
먼저, 입력단(D1)으로 데이터가 입력되기 전에 도2와 같이 디코딩하여 시프트될 경로를 선택하는데, 즉 최전단의 디플립플롭(DFF1)의 데이터 입력단(DI)으로 데이터가 들어가기 전에 미리 상기 도2와 같이 제어신호(CONT[3:0])를 세팅해 줌으로써 시프트될 디플립플롭(DFF1~DFF15)의 단수를 결정하게 된다.First, before data is input to the input terminal D1, the path to be decoded and selected is selected as shown in FIG. 2, that is, before the data enters the data input terminal DI of the flip-flop DFF1 at the foremost stage. By setting the control signal CONT [3: 0] as described above, the number of stages of the deflip-flops DFF1 to DFF15 to be shifted is determined.
만약, 7스텝 시프트트할 경우를 예를 들어 설명하면 다음과 같다.If the seven-step shift is described with an example as follows.
우선, 도2와 같이 7스텝 시프트할 경우에 대한 제어신호(CONT[3:0])는 '0,1,1,1'이므로 멀티플렉서(1)는 입력데이터를 시프트시키지 않고 그대로 출력하고, 멀티플렉서(2)는 상기 입력데이터가 디플립플롭(DFF9~DFF12)을 거쳐 시프트된 신호를 선택하여 출력하며, 또한 멀티플렉서(3)도 상기 제2 멀티플렉서(2)의 출력데이터를 디플립플롭(DFF13,DFF14)에서 시프트된 신호를 선택하여 출력하고, 멀티플렉서(4)도 상기 멀티플렉서(3)의 출력데이터가 디플립플롭(DFF15)을 통해 시프트된 신호를 선택하여 출력단(D0)을 통해 출력하게 된다.First, as shown in FIG. 2, since the control signal CONT [3: 0] for the seven-step shift is '0,1,1,1', the multiplexer 1 outputs the input data without shifting the multiplexer. (2) selects and outputs a signal whose input data is shifted through the deflip-flops DFF9 to DFF12, and the multiplexer 3 also outputs the output data of the second multiplexer 2 to the flip-flop DFF13, The shifted signal is selected and output from the DFF14, and the multiplexer 4 also selects the shifted signal of the multiplexer 3 through the deflip-flop DFF15 and outputs it through the output terminal D0.
즉, 상기 멀티플렉서(1~4)에 인가되는 제어신호(CONT[3:0])에 의해 멀티플렉서 (1~4)의 다중송신을 제어하여 입력데이터를 어떤 경로로 보낼것인지를 선택하고, 이후 입력단(D1)으로 들어온 데이터는 상기 선택된 경로를 통해 시프트되어 최종적으로 출력단(D0)을 통해 출력된다.That is, the multi-transmitter of the multiplexers 1 to 4 is controlled by the control signals CONT [3: 0] applied to the multiplexers 1 to 4 to select which path the input data is sent to, and then the input terminal. The data entered into D1 is shifted through the selected path and finally output through the output terminal D0.
따라서, 상기와 같은 종래 기술은 최고 15비트에서 최소 1비트까지 시프트가 가능하게 되고, 도3은 상기 멀티플렉서(1~4)의 펀션테이블이다.Therefore, the above-described prior art can shift from a maximum of 15 bits to a minimum of 1 bit, and FIG. 3 is a function table of the multiplexers 1 to 4.
그러나, 상기와 같이 동작하는 종래 장치는 단방향 시프트레지스터로서 가변길이 시프트가 가능하지만 시프트할 스텝수를 미리 결정하여 일단 데이터가 들어오면 그 한가지 스텝만으로 사용가능하므로 효율이 떨어지고, 또한 패러럴/시리얼 컨버터에 사용할 경우 패러럴 데이터를 로드할 때 시프트 경로에 따라서 그 패러럴 데이터 비트수가 제한되어 임의의 스텝으로 시프트가 불가능한 문제점이 있었다. However, the conventional apparatus which operates as described above is a unidirectional shift register, but variable length shift is possible, but since the number of steps to shift is determined in advance, it is possible to use it with only one step once the data comes in. In this case, when the parallel data is loaded, the number of parallel data bits is limited according to the shift path, which makes it impossible to shift in an arbitrary step.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 패러럴 또는 시리얼 데이터의 입력을 양방향으로 하여 임의의 스텝만큼 시프트할 수 있도록 한 양방향 시프트 레지스터를 제공함에 그 목적이 있다.Accordingly, it is an object of the present invention to provide a bidirectional shift register in which parallel or serial data can be shifted by an arbitrary step in both directions.
상기와 같은 목적을 달성하기 위한 본 발명은 모드선택신호및 로드/시프트선택신호를 입력받아 그에 따라 로드 또는 시프트방향을 선택하는 모드및 로드선택부와; 모드선택신호및 스텝선택신호를 입력받아 그에 따라 시프트스텝을 결정하는 스텝선택부와; 셋신호에 의해 초기화된후 상기 모드및 로드선택부와 스텝선택부에 의해 로드 또는 시프트방향이 제어된 데이터를 래치한후 클럭신호의 상승에지에 동기하여 출력하는 시프트부로 구성한 것을 특징으로 한다.The present invention for achieving the above object is a mode and the load selection unit for receiving the mode selection signal and the load / shift selection signal to select the load or shift direction accordingly; A step selector which receives a mode selection signal and a step selection signal and determines a shift step accordingly; And a shift unit for latching data whose load or shift direction is controlled by the mode and load selection unit and the step selection unit after being initialized by the set signal, and outputting in synchronization with the rising edge of the clock signal.
이하, 본 발명에 의한 양방향 시프트레지스터에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, operations and effects on the bidirectional shift register according to the present invention will be described in detail with reference to the accompanying drawings.
도4는 본 발명 양방향시프트레지스터에 대한 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 모드선택신호(Mode_Sel)및 로드/시프트선택신호(load_shift)를 입력받아 그에 따라 로드 또는 시프트방향을 선택하는 모드및 로드선택부(100)와; 모드선택신호(Mode_Sel)및 스텝선택신호(Step_sel)를 입력받아 그에 따라 시프트스텝을 결정하는 스텝선택부(200)와; 셋신호(Set)에 의해 초기화된후 상기 모드및 로드선택부(100)와 스텝선택부(200)에 의해 로드 또는 시프트방향이 제어된 데이터를 래치하여 클럭신호(Clk)의 상승에지에 동기하여 출력하는 시프트부(300)로 구성한다.FIG. 4 is a circuit diagram showing an embodiment of the bidirectional shift register according to the present invention. As shown therein, a mode selection signal Mode_Sel and a load / shift selection signal load_shift are input to select a load or shift direction accordingly. A mode and load selection unit 100; A step selector 200 which receives a mode selection signal Mode_Sel and a step selection signal Step_sel and determines a shift step accordingly; After the data is initialized by the set signal Set and latches the data whose load or shift direction is controlled by the mode and load selection unit 100 and the step selection unit 200, in synchronization with the rising edge of the clock signal Clk. It consists of the shift part 300 to output.
상기 모드및 로드선택부(100)는 패러럴 데이터(PDATA)와 순방향시리얼데이터 (FSDATA)및 역방향시리얼데이터(BSDATA)를 입력받아 이를 로드/시프트선택신호 (load_shift)와 모드선택신호(Mode_Sel)에 의해 다중송신하는 다수의 멀티플렉서 (100-1~100-8)로 구성한다. The mode and load selector 100 receives the parallel data PDATA, the forward serial data FSDATA, and the reverse serial data BSDATA, and receives the parallel data PDATA and the forward serial data BSDATA. Composed of multiplexers (100-1 to 100-8) for multiplexing.
상기 시프트부(300)는 셋신호(Set)에 의해 초기화되고 상기 모드및 로드선택부 (100)의 다중송신신호를 입력받아 래치하여 클럭신호(Clk)의 상승에지에 동기하여 출력단으로 출력하는 다수의 디플립플롭(300-1~300-8)으로 구성한다.The shift unit 300 is initialized by the set signal Set, receives and latches the multi-transmission signal of the mode and the load selection unit 100 to output to the output terminal in synchronization with the rising edge of the clock signal Clk. The flip flop (300-1 ~ 300-8) of the configuration.
상기 스텝선택부(200)는 상기 시프트부(300)의 제1 디플립플롭(300-1)의 출력신호를 입력받아 이를 스텝선택신호(Step_sel)와 모드선택신호(Mode_Sel)에 의해 다중 송신하는 다수의 멀티플렉서(200-1~200-24)로 구성한다.The step selector 200 receives an output signal of the first deflip-flop 300-1 of the shift unit 300 and multiplies the output signal by a step select signal Step_sel and a mode select signal Mode_Sel. It consists of a plurality of multiplexers (200-1 ~ 200-24).
이와같이 구성한 본 발명의 동작을 도5 및 도6를 참조하여 설명한다.The operation of the present invention configured as described above will be described with reference to Figs.
먼저, 데이터로드 모드일 경우에는 셋신호(Set)를 시프트부(300)의 디플립플롭 (300-1~300-8)에 인가하여 초기화한다음, 로드/시프트선택신호(load_shift)를 '로우'로 입력함으로써 패러럴데이터(PDATA)를 상기 시프트부(300)의 디플립플롭(300-1~300-8)에 로드하게 된다.First, in the data load mode, the set signal Set is initialized by applying to the flip-flops 300-1 to 300-8 of the shift unit 300, and then the load / shift selection signal load_shift is set to 'low'. By inputting ', the parallel data PDATA is loaded into the deflip-flops 300-1 to 300-8 of the shift unit 300.
즉, 모드및 로드선택부(100)의 멀티플렉서(100-1~100-8)는 상기 패러럴데이터 (PDATA)를 입력받아 로드/시프트선택신호(load_shift)가 '로우'일 경우에 모드선택신호(Mode_Sel)에 관계없이 그 패러럴데이터(PDATA)를 시프트부(300)의 디플립플롭(300-1~300-8)의 입력단에 패러럴하게 인가하고, 그러면 상기 시프트부(300)의 디플립플롭(300-1~300-8)은 클럭신호(Clk)의 상승에지에 동기하여 래치된 데이터를 출력단을 통해 출력한다.That is, the multiplexers 100-1 through 100-8 of the mode and load selector 100 receive the parallel data PDATA and receive a mode selection signal when the load / shift selection signal load_shift is 'low'. Irrespective of Mode_Sel, the parallel data PDATA is applied in parallel to the input ends of the de-flip flops 300-1 to 300-8 of the shift unit 300, and then the de-flip flop ( 300-1 to 300-8 output the latched data through the output terminal in synchronization with the rising edge of the clock signal Clk.
그리고, 순방향시프트모드일 경우에는 로드/시프트선택신호(load_shift)를 '하이'로 모드선택신호(Mode_Sel)를 '로우'로 고정시켜 순방향시리얼데이터(FSDATA)를 입력받아 이를 스텝선택신호(Step_sel)에 의해 시프트하게 된다.In the forward shift mode, the load / shift selection signal load_shift is set to high and the mode selection signal Mode_Sel is set to low to receive the forward serial data FSDATA. To shift.
즉, 도6에서 같이 스텝선택신호(Step_sel)가 '0,0,1'일 경우를 예를 들어 설명하면, 모드및 로드선택부(100)는 시리얼데이터(FSDATA)를 선택하여 이를 시프트부(300)의 제1 디플립플롭(300-1)에 인가하고, 이때 상기 제1 디플립플롭(300-1)은 클럭신호(Clk)가 상승에지일 경우에 래치된 데이터를 스텝선택부(200)에 인가한다.For example, as illustrated in FIG. 6, when the step selection signal Step_sel is '0, 0, 1', for example, the mode and load selection unit 100 selects the serial data FSDATA and shifts it to the shift unit ( Applied to the first deflip-flop 300-1 of 300, wherein the first de-flip-flop 300-1 receives the latched data when the clock signal Clk is rising edge. ) Is applied.
그러면, 상기 스텝선택부(200)의 멀티플렉서(200-1~200-24)는 도5에서와 같은 펀션을 가지고 동작하므로, 상기 시프트부(300)의 디플립플롭(300-1)의 래치신호는 스텝선택부(200)의 멀티플렉서(200-2,200-10,200-18)를 통해 다시 모드및 로드선택부(100)의 멀티플렉서(100-3)에 입력되고, 이후 상기 모드및 로드선택부(100)의 멀티플렉서(100-3)는 시리얼데이터를 시프트부(300)의 제3 디플립플롭(300-3)에 인가하며, 이때 상기 제3 디플립플롭(300-3)은 클럭신호(Clk)의 상승에지에 동기하여 래치한 시리얼데이터를 2스텝 시프트하여 출력하게 된다. Then, since the multiplexers 200-1 to 200-24 of the step selector 200 operate with the same function as in FIG. 5, the latch signal of the deflip-flop 300-1 of the shift unit 300 is performed. Is input to the multiplexer 100-3 of the mode and load selector 100 through the multiplexers 200-2, 200-10, 200-18 of the step selector 200, and then the mode and load selector 100 is input. The multiplexer 100-3 applies serial data to the third deflip-flop 300-3 of the shift unit 300, wherein the third de-flip-flop 300-3 is a clock signal Clk. The serial data latched in synchronism with the rising edge is output by two step shifts.
그리고, 역방향 시프트모드일 경우는 모드선택신호(Mode_Sel)및 로드/시프트선택신호(load_shift)를 '하이'로 고정하여 데이터로드모드에서 로드된 데이터나 역방향시리얼데이터(BSDATA)를 스텝선택신호(Step_sel)에 의해 도6과 같은 방법으로 시프트한다. In the case of the reverse shift mode, the mode selection signal Mode_Sel and the load / shift selection signal load_shift are fixed to 'high' so that the data loaded in the data load mode or the reverse serial data BSDATA is stepped. Is shifted in the same manner as in FIG.
이상에서 상세히 설명한 바와같이 본 발명은 시프트중에도 프로그래머블하게 시프트스텝을 바꿀 수 있음과 아울러 양방향으로 자유롭게 시프트할 수 있고, 또한 패러럴/시리얼컨버터에 사용될 때 시프트 스텝에 따라 로드할 수 있는 비트수가 고정되지 않아 같은 경로로 8비트에서 1비트까지 로드할 수 있으며, 또한 그 데이터를 양방향으로 프로그래머블하게 시프트 스텝을 바꿀 수 있는 효과가 있다. As described in detail above, the present invention can change the shift step programmatically during the shift, can freely shift in both directions, and the number of bits that can be loaded according to the shift step when used in the parallel / serial converter is not fixed. The same path can be loaded from 8 to 1 bit, and the shift step can be programmed programmatically in both directions.
도1은 종래 단방향 시프트레지스터의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional unidirectional shift register.
도2는 도1에 있어서, 시프트될 경로를 선택하기 위한 제어신호의 디코딩방법을 보인도. FIG. 2 shows a decoding method of a control signal for selecting a path to be shifted in FIG.
도3은 도1에 있어서, 멀티플렉서의 펀션데이블을 보인도. 3 is a diagram showing a function table of the multiplexer in FIG.
도4는 본 발명 양방향 시프트레지스터의 구성을 보인 회로도.Figure 4 is a circuit diagram showing the configuration of the bidirectional shift register of the present invention.
도5는 도4에 있어서, 멀티플렉서의 펀션테이블을 보인도.FIG. 5 is a diagram showing a multiplexer's function table in FIG. 4; FIG.
도6은 도4에 있어서, 시프트모드테이블을 보인도.Figure 6 shows a shift mode table in Figure 4;
*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****
100:모드및 로드선택부 200:스텝선택부100: mode and load selector 200: step selector
300:시프트부300: shift part
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0013382A KR100525082B1 (en) | 1999-04-15 | 1999-04-15 | Bi-directional shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0013382A KR100525082B1 (en) | 1999-04-15 | 1999-04-15 | Bi-directional shift register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000066354A KR20000066354A (en) | 2000-11-15 |
| KR100525082B1 true KR100525082B1 (en) | 2005-11-01 |
Family
ID=19580249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0013382A KR100525082B1 (en) | 1999-04-15 | 1999-04-15 | Bi-directional shift register |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100525082B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100602359B1 (en) * | 2004-09-01 | 2006-07-14 | 매그나칩 반도체 유한회사 | Source driver with shift-register of multi-channel |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629597A (en) * | 1985-07-05 | 1987-01-17 | Citizen Watch Co Ltd | Two-way shift register |
| JPH0713513A (en) * | 1993-06-25 | 1995-01-17 | Sony Corp | Bidirectional signal transmission circuit network and bidirectional signal transfer shift register |
| KR950024043U (en) * | 1994-01-31 | 1995-08-23 | Bidirectional Shift Register | |
| WO1998026423A1 (en) * | 1996-12-09 | 1998-06-18 | Thomson Multimedia S.A. | Bi-directional shift register |
| KR0140637B1 (en) * | 1994-12-14 | 1998-07-15 | 문정환 | Improved shift registor |
| KR19980077763A (en) * | 1997-04-22 | 1998-11-16 | 윤종용 | Operation control device of semiconductor memory device |
-
1999
- 1999-04-15 KR KR10-1999-0013382A patent/KR100525082B1/en not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS629597A (en) * | 1985-07-05 | 1987-01-17 | Citizen Watch Co Ltd | Two-way shift register |
| JPH0713513A (en) * | 1993-06-25 | 1995-01-17 | Sony Corp | Bidirectional signal transmission circuit network and bidirectional signal transfer shift register |
| KR950024043U (en) * | 1994-01-31 | 1995-08-23 | Bidirectional Shift Register | |
| KR0140637B1 (en) * | 1994-12-14 | 1998-07-15 | 문정환 | Improved shift registor |
| WO1998026423A1 (en) * | 1996-12-09 | 1998-06-18 | Thomson Multimedia S.A. | Bi-directional shift register |
| KR19980077763A (en) * | 1997-04-22 | 1998-11-16 | 윤종용 | Operation control device of semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000066354A (en) | 2000-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6184808B1 (en) | Parallel-to-parallel converter including common multiple register | |
| US7848318B2 (en) | Serializer circuitry for high-speed serial data transmitters on programmable logic device integrated circuits | |
| US6407606B1 (en) | Clock generating apparatus | |
| US20110170560A1 (en) | Multi-rate serializer/deserializer circuit with broad operating frequency range | |
| US6999407B2 (en) | Speed negotiation device and method | |
| US5757807A (en) | Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system | |
| KR100525082B1 (en) | Bi-directional shift register | |
| US7197053B1 (en) | Serializer with programmable delay elements | |
| US4837763A (en) | Multiplexer for multiplexing insertion codes and a digital data signal train | |
| US20020196062A1 (en) | Delay adjustment circuit for delay locked loop | |
| US6686856B1 (en) | Clocking domain conversion system and method | |
| US7342977B2 (en) | Serial data transmitter with bit doubling | |
| CN114520651A (en) | Pulse width modulator with reduced pulse width | |
| KR100617957B1 (en) | Method of sampling reverse data and reverse data sampling circuit using the same | |
| KR20060131743A (en) | A frequency divider and an electronic device incorporating such a frequency divider | |
| KR100376731B1 (en) | Method and Apparatus for Data Matching between Other Apparatus Having Different Bus Width | |
| JP3882674B2 (en) | Multiplexer and demultiplexer | |
| US7288972B1 (en) | Circuitry for synthesizing an arbitrary clock signal and methods for the synthesis thereof | |
| KR19980082682A (en) | Programmable delay circuit | |
| CN110928524B (en) | Pseudo-random signal generator | |
| KR100667546B1 (en) | Test device and method of serial data link | |
| US7450616B2 (en) | Area efficient serializer implementation for small functional-to-serial clock ratios | |
| EP1351419A1 (en) | Method and apparatus for barrel shifting of parallel output data signals | |
| US7116738B1 (en) | Data synchronization apparatus and method | |
| JPH0611133B2 (en) | Frame phase control circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120924 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130916 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140917 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20150923 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160926 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |