KR100520409B1 - Ball grid array type multi-chip package - Google Patents
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Abstract
본 발명은 볼 그리드 어레이 타입의 멀티 칩 패키지에 관한 것으로, 베이스 기판의 하부면 중 반도체 칩이 탑재되는 부분에는 솔더볼 패드들을 형성하고, 반도체 칩이 탑재되는 부분으로부터 반도체 칩의 두께만큼 이격된 부분에는 솔더볼 패드들과 대칭이되도록 연결용 솔더볼 패드들을 형성하며, 반도체 칩을 기준으로 베이스 기판을 반도체 칩의 상부면으로 절곡시켜 연결용 솔더볼 패드들을 반도체 칩의 상부면에 위치시켜 볼 그리드 어레이 패키지를 형성한 후에 솔더볼들이 연결용 솔더볼 패드들에 위치하도록 복수개의 볼 그리드 어레이 패키지들을 적층시켜 멀티 칩 패키지를 형성한다.The present invention relates to a multi-chip package of a ball grid array type, wherein solder ball pads are formed on a portion of a lower surface of a base substrate on which a semiconductor chip is mounted, and a portion spaced apart by a thickness of the semiconductor chip from a portion on which the semiconductor chip is mounted. Connection solder ball pads are formed to be symmetrical with the solder ball pads. The base substrate is bent to the upper surface of the semiconductor chip based on the semiconductor chip, and the connection solder ball pads are positioned on the upper surface of the semiconductor chip to form a ball grid array package. Thereafter, a plurality of ball grid array packages are stacked to form a multi-chip package such that the solder balls are positioned on the connecting solder ball pads.
그러면, 반도체 칩의 사이즈 및 본딩패드들의 위치와 관계없이 멀티 칩 패키지를 조립할 수 있어 반도체 칩의 선택의 폭이 넓어진다. 그리고, 양품으로 판정된 볼 그리드 어레이 패키지들을 이용하여 멀티 칩 패키지를 형성함으로써, 멀티 칩 패키지의 수율 및 신뢰성이 향상되고, 또한, 멀티 칩 패키지에서 어느 하나의 볼 그리드 어레이 패키지가 손상된 경우 손상된 볼 그리드 어레이 패키지를 새로운 볼 그리드 어레이 패키지로 교체할 수 있어 리워크가 용이하다.Then, the multi-chip package can be assembled regardless of the size of the semiconductor chip and the position of the bonding pads, thereby increasing the choice of the semiconductor chip. In addition, by forming a multi-chip package using the ball grid array packages that have been determined as good, the yield and reliability of the multi-chip package are improved, and the damaged ball grid when any one ball grid array package is damaged in the multi-chip package. The array package can be replaced with a new ball grid array package for easy rework.
Description
본 발명은 볼 그리드 어레이 타입의 멀티 칩 패키지에 관한 것으로, 더욱 상세하게는 반도체 칩이 탑재되는 베이스 기판으로 인해 반도체 칩의 상부면에 연결용 솔더볼 패드들이 형성된 볼 그리드 어레이 패키지를 적어도 2개이상 적층시켜 멀티 칩 패키지를 형성한 볼 그리드 어레이 타입의 멀티 칩 패키지에 관한 것이다.The present invention relates to a multi-chip package of a ball grid array type, and more particularly, to stack at least two ball grid array packages in which solder ball pads for connection are formed on an upper surface of a semiconductor chip due to a base substrate on which a semiconductor chip is mounted. The present invention relates to a multi-chip package of a ball grid array type in which a multi-chip package is formed.
최근, 전자·정보기기가 기능적으로는 고속화, 다기능화 및 대용량화되고, 외형적으로는 소형화, 경량화됨에 따라 이에 대응하기 위해서 반도체 칩 패키지를 하이핀(high pin)화시키고 사이즈는 현저히 줄이면서 메모리 용량은 증대시키기 위한 기술 개발이 이루어지고 있다.In recent years, as electronic and information devices are functionally speeded up, multi-functioned, and large-capacity, and in appearance, they have been miniaturized and lightened, the semiconductor chip package has been made high pin, and the size has been significantly reduced, and the memory capacity has been significantly reduced. Technology development is in progress to increase.
이러한 기술 개발에 따라 사방에 리드들이 형성된 QFP(quad flat package)가 개발되었고, 이에 더하여 반도체 칩 패키지의 크기가 반도체 칩 크기의 120％에 근접하는 칩 스케일 패키지(chip scale package)가 개발되면서 반도체 칩 패키지의 화이핀화 및 소형화 요구를 충족시키고 있다.The development of this technology has resulted in the development of quad flat packages (QFPs) with leads formed on all sides, and in addition to the development of chip scale packages in which the size of semiconductor chip packages approaches 120% of the size of semiconductor chips. It satisfies the requirements for packaging and miniaturization of packages.
그리고, 최근에는 여러개의 반도체 칩을 베이스 기판에 수평 또는 수직으로 부착한 칩 스케일 패키지 타입의 멀티 칩 패키지가 개발되면서 메모리 용량이 2배이상 증대되었고 고밀도 실장이 가능하게 되었다.Recently, with the development of a chip scale package type multi chip package in which several semiconductor chips are horizontally or vertically attached to a base substrate, the memory capacity is more than doubled and high density mounting is possible.
여기서, 반도체 칩을 수직으로 적층시켜 볼 그리드 어레이 타입의 멀티 칩 패키지를 제조하는 과정에 대해 개략적으로 설명하면 다음과 같다.Here, a process of manufacturing a multi-chip package of a ball grid array type by vertically stacking semiconductor chips will be described as follows.
연결부재에 의해서 반도체 칩과 전기적으로 연결되는 접속패드들과, 솔더볼 패드들 및 이들을 상호 연결시키는 회로패턴들이 형성된 베이스 기판의 일면 소정부분에 하나의 반도체 칩(이하, "제 1 반도체 칩"이라 함)을 부착한다.One semiconductor chip (hereinafter, referred to as a “first semiconductor chip”) on a predetermined portion of one surface of a base substrate on which connection pads electrically connected to the semiconductor chip by a connecting member, solder ball pads, and circuit patterns interconnecting them are formed. Attach).
그리고, 제 1 반도체 칩의 상부면에 접착제를 부착하고, 접착제의 상부면에 다른 하나의 반도체 칩(이하, "제 2 반도체 칩"이라 함)을 부착함으로써, 2개의 반도체 칩을 수직으로 적층시킨다. 이때, 베이스 기판의 상부면에 부착되는 제 1 반도체 칩의 사이즈는 제 2 반도체 칩의 사이즈보다 커야하며, 제 1 반도체 칩의 본딩패드들은 제 1 반도체 칩의 에지에 형성되어야 한다. 이는, 제 1 반도체 칩의 상부면에 제 2 반도체 칩을 적층시킬 때 제 1 반도체 칩의 본딩패드들이 제 2 반도체 칩의 외부로 노출되어야 하기 때문이다.Then, by attaching an adhesive to the upper surface of the first semiconductor chip and attaching another semiconductor chip (hereinafter referred to as "second semiconductor chip") to the upper surface of the adhesive, two semiconductor chips are stacked vertically. . In this case, the size of the first semiconductor chip attached to the upper surface of the base substrate should be larger than the size of the second semiconductor chip, and the bonding pads of the first semiconductor chip should be formed at the edge of the first semiconductor chip. This is because bonding pads of the first semiconductor chip should be exposed to the outside of the second semiconductor chip when the second semiconductor chip is stacked on the upper surface of the first semiconductor chip.
제 1 및 제 2 반도체 칩이 수직으로 적층되면, 도전성 재질의 와이어를 이용하여 제 1 및 제 2 반도체 칩들에 형성된 본딩패드들과 접속패드들을 연결시킴으로써, 제 1 및 제 2 반도체 칩과 베이스 기판을 전기적으로 도통시킨다.When the first and second semiconductor chips are stacked vertically, the bonding pads and the connection pads formed on the first and second semiconductor chips are connected by using a conductive wire to connect the first and second semiconductor chips and the base substrate. It is electrically conductive.
이후, 제 1 및 제 2 반도체 칩들과 와이어들을 외부환경으로부터 보호하기 위해서 몰딩수지를 이용하여 제 1 및 제 2 반도체 칩들과 와이어들을 감싸고, 베이스 기판의 하부면에 형성된 솔더볼 패드들에 멀티 칩 패키지의 입출력 리드 역할을 하는 솔더볼들을 안착시킨 다음 솔더볼들을 용융시켜 솔더볼 패드들에 솔더볼들을 접속시키는 리플로우 공정을 진행함으로써 볼 그리드 어레이 타입의 멀티 칩 패키지를 형성한다.Then, the first and second semiconductor chips and wires are wrapped around the first and second semiconductor chips and wires by using a molding resin to protect the first and second semiconductor chips and wires from the external environment, and the solder ball pads formed on the lower surface of the base substrate are used for the multi chip package. A solder chip serving as an input / output lead is seated, and then the solder balls are melted to perform a reflow process of connecting the solder balls to the solder ball pads, thereby forming a ball grid array type multi-chip package.
그러나, 두개이상의 반도체 칩을 수직으로 적층시킨 후 반도체 칩들을 몰딩수지로 감싸 멀티 칩 패키지를 형성하는 경우에, 반드시 베이스 기판의 상부면에 부착되는 제 1 반도체 칩의 사이즈가 제 1 반도체 칩의 상부면에 적층되는 제 2 반도체 칩들의 사이즈 보다 커야 하고, 에지에 본딩패드들이 형성된 제 1 반도체 칩을 사용해야 하기 때문에 반도체 칩을 선택하는데 많은 제약을 받게 된다. However, when two or more semiconductor chips are vertically stacked and the semiconductor chips are wrapped with a molding resin to form a multi-chip package, the size of the first semiconductor chip necessarily attached to the upper surface of the base substrate is necessarily the upper portion of the first semiconductor chip. Since the size of the second semiconductor chips stacked on the surface must be larger than the size of the second semiconductor chips having bonding pads formed at the edges, there are many limitations in selecting the semiconductor chips.
또한, 멀티 칩 패키지에 실장된 복수개의 반도체 칩들 중 어느 하나의 반도체 칩이 손상된 경우 손상된 반도체 칩을 리워크하지 못하며, 손상된 반도체 칩으로 인해 나머지 반도체 칩들도 전부 동작되지 않기 때문에 멀티 칩 패키지의 수율 및 신뢰성이 저하된다.In addition, when any one of the plurality of semiconductor chips mounted in the multi-chip package is damaged, the damaged semiconductor chip cannot be reworked and the remaining semiconductor chips are not operated by the damaged semiconductor chip. The reliability is lowered.
본 발명의 목적은 반도체 칩들의 크기와 본딩패드들의 형성 위치에 관계없이 볼 그리드 어레이 타입의 멀티 칩 패키지를 제작함으로써, 반도체 칩의 선택의 폭을 넓히는데 있다.An object of the present invention is to expand the choice of semiconductor chips by fabricating a ball grid array type multi-chip package regardless of the size of the semiconductor chips and the formation positions of the bonding pads.
본 발명의 다른 목적은 볼 그리드 어레이 패키지를 조립하고 테스트한 후에 후 완벽하게 동작하는 볼 그리드 어레이 패키지들만을 서로 적층시켜 멀티 칩 패키지를 형성함으로써, 멀티 칩 패키지의 수율 및 신뢰성을 향상시키고, 만약 멀티 칩 패키지를 형성하는 동안에 어느 하나의 볼 그리드 어레이 패키지가 구동되지 않는 경우 리워크를 용이하게 할 수 있도록 하는데 있다.Another object of the present invention is to assemble and test a ball grid array package and then stack only the fully functional ball grid array packages together to form a multi chip package, thereby improving the yield and reliability of the multi chip package, This is to facilitate rework when any one ball grid array package is not driven during chip package formation.
본 발명의 또 다른 목적은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해 질 것이다.Still other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
이와 같은 목적을 달성하기 위해서 본 발명은 소정부분에 본딩패드들이 형성된 반도체 칩;In order to achieve the above object, the present invention provides a semiconductor chip comprising bonding pads formed on a predetermined portion;
일면에 반도체 칩이 탑재되고 본딩패드들과 대응되는 부분에 윈도우가 형성되고 복수개의 열과 행으로 솔더볼 패드들이 형성되며 윈도우에서부터 각각 솔더볼 패드들까지 도전성 리드들이 연장된 탑재영역과, 서로 대향되는 탑재영역의 양측 단부로부터 반도체 칩의 두께보다 약간 크게 이격되어 반도체 칩의 측면을 따라 절곡되는 절곡영역과, 각각의 절곡영역과 접해 있고 절곡영역에 의해 반도체 칩의 상부면에 위치하며 솔더볼 패드들과 대칭이 되도록 연결용 솔더볼 패드들이 형성되며 연결용 솔더볼 패드들에서부터 절곡영역을 거쳐 솔더볼 패드들까지 연결리드들이 연장된 연결영역을 구비한 베이스 기판;A semiconductor chip is mounted on one surface, a window is formed in a portion corresponding to the bonding pads, solder ball pads are formed in a plurality of rows and rows, and a mounting area in which conductive leads extend from the window to the solder ball pads, respectively, and a mounting area facing each other. A bent region that is bent along the side of the semiconductor chip, slightly spaced apart from both ends of the semiconductor chip, and is in contact with each bent region and is located on the upper surface of the semiconductor chip by the bent region and is symmetrical with the solder ball pads. A base substrate having connection regions formed such that solder ball pads are formed so as to have connecting leads extending from the connecting solder ball pads to the solder ball pads through the bent region;
본딩패드들과 도전성 리드들을 전기적으로 연결시키는 연결부재들; 및Connecting members electrically connecting the bonding pads and the conductive leads; And
솔더볼 패드들 각각에 부착되어 반도체 칩과 외부단자를 전기적으로 연결시키는 솔더볼들을 포함하는 볼 그리드 어레이 패키지를 복수개 적층시키는데, 각각의 볼 그리드 어레이 패키지들에 형성된 연결용 솔더볼 패드들에 적층될 볼 그리드 어레이 패키지의 솔더볼들을 접속시켜 볼 그리드 어레이 패키지들을 전기적으로 도통시킨다.A plurality of ball grid array packages including solder balls attached to each of the solder ball pads and electrically connecting the semiconductor chip and the external terminal are stacked. The ball grid array to be stacked on the connection solder ball pads formed in the respective ball grid array packages. The solder ball of the package is connected to electrically connect the ball grid array packages.
이하, 본 발명에 의한 멀티 칩 패키지의 구조 및 제조 방법을 첨부된 도면 도 1 내지 도 3을 참조하여 설명하면 다음과 같다.Hereinafter, a structure and a manufacturing method of a multi-chip package according to the present invention will be described with reference to FIGS. 1 to 3.
본 발명에 의한 멀티 칩 패키지는 볼 그리드 어레이 패키지를 복수개 적층시켜 형성하는 것으로, 베이스 기판의 하부면 중 반도체 칩이 탑재되는 영역을 기준으로 탑재영역의 양쪽에 솔더볼 패드들과 대칭이 되도록 연결용 솔더볼 패드들을 형성하고, 반도체 칩의 하부면 모서리에서부터 반도체 칩의 상부면까지 베이스 기판을 접어 반도체 칩의 상부면에 연결용 솔더볼 패드들을 위치시킨 다음 적층되는 볼 그리드 어레이 패키지의 솔더볼들과 연결용 솔더볼 패드들을 접속시킴으로써, 적층되는 볼 그리드 어레이 패키지들을 전기적으로 도통시킨다.The multi-chip package according to the present invention is formed by stacking a plurality of ball grid array packages and connecting solder balls so as to be symmetrical with solder ball pads on both sides of the mounting area based on the area where the semiconductor chip is mounted on the lower surface of the base substrate. Form pads, fold the base substrate from the bottom edge of the semiconductor chip to the top surface of the semiconductor chip, place the solder ball pads on the top surface of the semiconductor chip, and then connect the solder balls and solder ball pads of the stacked ball grid array package. By connecting them, the stacked ball grid array packages are electrically conductive.
도 1과 도 2 및 도 3f를 참조하여 멀티 칩 패키지를 형성하는 볼 그리드 어레이 패키지의 구조에 를 설명하면 다음과 같다.The structure of the ball grid array package forming a multichip package with reference to FIGS. 1, 2, and 3F is as follows.
본 발명에 의한 볼 그리드 어레이 패키지(100)는 도 1과 도 3f에 도시된 바와 같이 일면 중앙부분에 복수개의 본딩패드들(113)이 형성된 반도체 칩(110), 상부면 소정영역에 반도체 칩(110)이 부착되며 하부면에 반도체 칩(110)에 전기적인 신호를 전달하는 회로패턴들이 형성된 베이스 기판(130), 베이스 기판(130)의 상부면 소정영역들에 부착되어 반도체 칩(110)과 베이스 기판(130)을 접착시키는 접착제들(120), 본딩패드들(113)과 회로패턴들을 전기적으로 연결시는 연결리드들(149) 및 외부장치(미도시)와 반도체 칩(110)을 전기적으로 연결시키며 볼 그리드 어레이 패키지(100)의 입출력 리드 역할을 하는 솔더볼들(180)로 구성된다.As shown in FIGS. 1 and 3F, the ball grid array package 100 includes a semiconductor chip 110 having a plurality of bonding pads 113 formed at a central portion of one surface thereof, and a semiconductor chip (eg, a predetermined region at an upper surface thereof). 110 is attached to the base substrate 130, the circuit pattern for transmitting an electrical signal to the semiconductor chip 110 on the lower surface, the upper surface of the base substrate 130 is attached to the semiconductor chip 110 and Adhesives 120 for bonding the base substrate 130, the bonding pads 113, and the connection leads 149 for electrically connecting the circuit patterns and the external device (not shown) and the semiconductor chip 110 may be electrically connected. The solder balls 180 are connected to each other and serve as input / output leads of the ball grid array package 100.
이들 구성 요소들 중 본 발명의 핵심인 베이스 기판(130)의 구조에 대해설명하면 다음과 같다. Among these components, the structure of the base substrate 130 which is the core of the present invention will be described as follows.
베이스 기판(130)은 연성을 갖는 테이프로, 회로패턴들이 인쇄된 베이스 필름(133)과, 베이스 필름(140)의 일면을 덮어 회로패턴들을 보호하는 보호필름(135)으로 구성된다. The base substrate 130 is a flexible tape, and includes a base film 133 on which circuit patterns are printed, and a protective film 135 that covers one surface of the base film 140 to protect the circuit patterns.
테이프(130)는 크게 반도체 칩(110)이 부착되는 탑재영역(140), 테이프(130)를 반도체 칩(110)의 상부면 쪽으로 절곡시키기 위한 절곡영역(150), 절곡영역(150)에 의해 반도체 칩(110)의 상부면에 위치하며 적층되는 볼 그리드 어레이 패키지들(110)을 서로 연결시키는 연결영역(160) 및 테이프(130)를 소정크기로 절단하는 커팅영역(155)으로 구분되는데, 절곡영역(150)과 연결영역(160)은 탑재영역(140)을 기준으로 탑재영역(140)의 양쪽에 한개씩 형성되며 탑재영역(140)의 중앙을 기준으로 각각의 절곡영역들(150) 및 각각의 연결영역들(160)은 서로 대칭되는 위치에 형성된다. The tape 130 is largely formed by the mounting region 140 to which the semiconductor chip 110 is attached, the bending region 150 and the bending region 150 for bending the tape 130 toward the upper surface of the semiconductor chip 110. It is divided into a connection area 160 for connecting the ball grid array packages 110 stacked on the upper surface of the semiconductor chip 110 and the cutting area 155 for cutting the tape 130 to a predetermined size. The bent area 150 and the connection area 160 are formed on each side of the mounting area 140 on the basis of the mounting area 140, and each of the bending areas 150 and the center of the mounting area 140 is provided. Each connection region 160 is formed at a position symmetrical with each other.
이들 중 탑재영역(140)의 중앙부분에는 반도체 칩(110)의 본딩패드들(113)을 테이프(130)의 외부로 노출시키기 위한 윈도우(143)가 탑재영역(140)의 길이방향을 따라 길게 형성되고, 탑재영역(140)의 상부면에는 반도체 칩(110)을 테이프(130)의 상부면에 접착시키기 위한 접착제(123)가 부착된다. In the center portion of the mounting region 140, a window 143 for exposing the bonding pads 113 of the semiconductor chip 110 to the outside of the tape 130 is extended along the longitudinal direction of the mounting region 140. An adhesive 123 is attached to the upper surface of the mounting region 140 to adhere the semiconductor chip 110 to the upper surface of the tape 130.
탑재영역(140)의 하부면에는 도 2에 도시된 바와 같이 솔더볼들(180)이 안착되는 솔더볼 패드들(145)과, 솔더볼(180)을 통해 외부에서 인가된 전기적 신호를 반도체 칩(110)으로 전달하는 제 1 도전성 패턴들(147)이 형성되는데, 솔더볼 패드들(145)은 윈도우(143)를 기준으로 윈도우(143)의 폭방향 양쪽에 서로 소정간격 이격되어 복수개의 열과 행으로 형성되며, 제 1 도전성 패턴들(147)은 각각의 솔더볼 패드들(145)로부터 윈도우(143)의 내부 소정영역까지 연장되어 형성된다. 여기서, 제 1 도전성 패턴들(147) 중 윈도우(143)를 통해 보호필름(135)의 외부로 노출되는 부분은 앞에서 설명한 연결리드(149; 이하, "빔리드"라 한다.)이며, 압력에 의해 빔리드들(149)이 반도체 칩(110) 쪽으로 절곡되어 본딩패드들(113)과 접속된다.As shown in FIG. 2, the lower surface of the mounting area 140 receives the solder ball pads 145 on which the solder balls 180 are seated, and electrical signals applied from the outside through the solder balls 180 to the semiconductor chip 110. First conductive patterns 147 are formed to be transferred to the solder ball pads 145. The solder ball pads 145 are formed in a plurality of columns and rows spaced apart from each other at predetermined intervals on both sides of the window 143 based on the window 143. The first conductive patterns 147 extend from the solder ball pads 145 to predetermined regions of the window 143. Here, the portion of the first conductive patterns 147 exposed to the outside of the protective film 135 through the window 143 is the connection lead 149 (hereinafter referred to as “beam lead”) described above. As a result, the beam leads 149 are bent toward the semiconductor chip 110 and connected to the bonding pads 113.
두번째로 절곡영역들(150)은 탑재영역(140)의 폭방향 테두리와 접해 있고, 각 절곡영역(150)의 폭은 반도체 칩(110)의 두께와 동일하거나 약간 크게 형성되어 반도체 칩(110)의 하부면 모서리로부터 반도체 칩(110)의 상부면 모서리까지 감싼다.Secondly, the bent regions 150 are in contact with the widthwise edge of the mounting region 140, and the width of each bent region 150 is formed to be equal to or slightly larger than the thickness of the semiconductor chip 110. It wraps from the bottom edge of the to the top edge of the semiconductor chip 110.
세번째로 연결영역들(160)은 각각의 절곡영역들(150)과 접해 있으며, 절곡영역(150)으로 인해 연결영역들(160)은 반도체 칩(110)의 상부면 모서리로부터 반도체 칩(110)의 상부면 중앙부분까지 감싼다.Third, the connection regions 160 are in contact with each of the bent regions 150, and because of the bent regions 150, the connection regions 160 are formed from the top edge of the semiconductor chip 110. Wrap the center of the upper surface of the
그리고, 연결영역들(160)의 상부면에는 반도체 칩(110)과 연결영역들(160)을 접착시키는 접착제(125)가 부착되고, 각 연결영역들(160)의 하부면에는 도 1에 도시된 바와 같이 제 1 볼 그리드 어레이 패키지(100a)의 상부면에 적층되는 제 2 볼 그리드 어레이 패키지(100b)의 솔더볼들(180)과 전기적으로 연결되는 연결용 솔더볼 패드들(145) 및 연결용 솔더볼 패드들(165)과 솔더볼 패드들(145)을 전기적으로 연결시키는 제 2 도전성 패턴들(167)이 형성된다.An adhesive 125 for adhering the semiconductor chip 110 and the connection regions 160 is attached to the upper surfaces of the connection regions 160, and the lower surface of each of the connection regions 160 is illustrated in FIG. 1. As described above, the connection solder ball pads 145 and the connection solder balls electrically connected to the solder balls 180 of the second ball grid array package 100b are stacked on the upper surface of the first ball grid array package 100a. Second conductive patterns 167 are formed to electrically connect the pads 165 and the solder ball pads 145.
여기서, 연결용 솔더볼 패드들(165)은 탑재영역(140)에 형성된 솔더볼 패드들(145)과 대칭이 되도록 형성되며, 제 2 도전성 패턴들(167)은 솔더볼 패드들(145)에서부터 절곡영역(150)을 지나 연결용 솔더볼 패드들(165)까지 연결된다.Here, the connection solder ball pads 165 are formed to be symmetrical with the solder ball pads 145 formed in the mounting region 140, and the second conductive patterns 167 may be bent from the solder ball pads 145. It is connected to the connection solder ball pads 165 through 150.
커팅영역(155)은 탑재영역(140)으로부터 절곡영역들(150) 및 연결영역들(160)의 외곽을 감싸도록 형성된다.The cutting area 155 may be formed to surround the bent regions 150 and the connection areas 160 from the mounting area 140.
한편, 보호 필름(135)은 솔더볼 패드들(145)과 연결용 솔더볼 패드들(165)이 형성되는 베이스 필름(133)의 하부면에 부착되는 것으로, 윈도우(143)와 솔더볼 패드들(145) 및 연결용 솔더볼 패드들(165)과 대응되는 부분은 개구되어 본딩패드들(113)과 솔더볼 패드들(145) 및 연결용 솔더볼 패드들(165)을 보호필름(135)의 외부로 노출시킨다.Meanwhile, the protective film 135 is attached to the lower surface of the base film 133 on which the solder ball pads 145 and the connection solder ball pads 165 are formed, and the window 143 and the solder ball pads 145 are formed. The portions corresponding to the connection solder ball pads 165 are opened to expose the bonding pads 113, the solder ball pads 145, and the connection solder ball pads 165 to the outside of the protective film 135.
이와 같이 구성된 볼 그리드 어레이 패키지를 이용하여 멀티 칩 패키지를 형성하는 과정에 대해 도 3a 내지 3f를 참조하여 설명하면 다음과 같다.A process of forming a multi-chip package using the ball grid array package configured as described above will be described with reference to FIGS. 3A through 3F.
도 3a에 도시된 바와 같이 테이프(110)의 상부면 중 탑재영역(140)과 연결영역들(160)에 접착제(123,125)를 부착하는데, 탑재영역(140)에서는 윈도우(143)를 기준으로 윈도우(143)의 양쪽에 부착한다.As shown in FIG. 3A, adhesives 123 and 125 are attached to the mounting area 140 and the connection areas 160 of the upper surface of the tape 110. In the mounting area 140, the window is based on the window 143. Attach to both sides of (143).
이후, 접착제(123)를 개재하여 탑재영역(140)의 상부면에 반도체 칩(110)을 부착시키는데, 이때, 본딩패드들(113)이 형성된 반도체 칩(110)의 일면은 접착제(123)와 마주보아야 하고, 본딩패드들(113)은 윈도우(143)를 통해 외부로 노출될 수 있도록 본딩패드들(113)과 윈도우(143)를 얼라인시킨다.Subsequently, the semiconductor chip 110 is attached to the upper surface of the mounting region 140 via the adhesive 123. At this time, one surface of the semiconductor chip 110 on which the bonding pads 113 are formed may be attached to the adhesive 123. Should face each other, the bonding pads 113 align the bonding pads 113 and the window 143 to be exposed to the outside through the window 143.
탑재영역(140)에 반도체 칩(110)이 부착되면, 테이프(130)와 반도체 칩(110)을 전기적으로 연결시키기 위해서 솔더볼 패드들(145)이 외부로 노출되도록 테이프를 뒤집은 후에 테이프(130)를 캐필러리(capillary)(미도시)의 하측으로 이동시키고, 빔리드들(149) 중 어느 하나와 캐필러리를 정합시킨 다음에 캐필러리를 하강시키는 과정을 여러번 반복하면서 빔리드들(149)을 각각의 대응하는 본딩패드들(113)과 열압착시키는 빔리드 본딩공정을 진행한다. When the semiconductor chip 110 is attached to the mounting area 140, the tape 130 is turned over after the tape is flipped so that the solder ball pads 145 are exposed to the outside in order to electrically connect the tape 130 and the semiconductor chip 110. Is moved to the lower side of the capillary (not shown), the capillary is matched with any one of the beam leads 149, and the process of lowering the capillary is repeated several times. A beam lead bonding process is performed to thermally compress 149 with the corresponding bonding pads 113.
그리고, 도 3b에 도시된 바와 같이 본딩패드들(113)과 빔리드들(149)을 외부환경으로부터 보호하기 위해서 윈도우(143)를 포함하여 윈도우 주변을 몰딩수지로 덮고 몰딩수지를 경화시켜 몰딩물(170)을 형성한다.In addition, as illustrated in FIG. 3B, in order to protect the bonding pads 113 and the beam leads 149 from the external environment, the window 143 may be covered with a molding resin around the window and the molding resin may be cured. Form 170.
계속해서, 도 3b에 도시된 바와 같이 커팅영역(155) 중 탑재영역과 대응되는 부분에 형성된 부분을 제외한 절단영역들(150)과 연결영역(160)의 외곽을 따라 커팅영역(155)을 절단하여 절곡영역들(150)과 연결영역들(160)의 소정부분을 테이프(130)로부터 분리시킨다.Subsequently, as illustrated in FIG. 3B, the cutting region 155 is cut along the outer edge of the cutting regions 150 and the connection region 160 except for the portion formed in the portion corresponding to the mounting region of the cutting region 155. Thus, the bent regions 150 and the predetermined portions of the connection regions 160 are separated from the tape 130.
절곡영역들(150)과 연결영역들(155)의 소정부분이 테이프(130)로부터 분리되면, 도 3c에 도시된 바와 같이 탑재영역(140)의 양측에 위치한 절곡영역들(150)을 반도체 칩(110)의 하부면 모서리부분으로부터 측면을 따라 상부면 모서리부분까지 접어 연결영역들(160)을 반도체 칩(110)의 상부면에 위치시킨 다음에 연결영역들(160)에 부착된 접착제(125)를 이용하여 연결영역들(160)을 반도체 칩(110)의 상부면에 접착시킨다. 그러면, 테이프(130)는 반도체 칩(110)의 하부면으로부터 반도체 칩(110)의 상부면 중앙부분까지 감싸게 되며, 연결용 솔더볼 패드들(165)은 외부로 노출되며 반도체 칩(110)의 상부면에 위치하는 솔더볼 패드들(145)과 일대일로 대응된다.When predetermined portions of the bent regions 150 and the connection regions 155 are separated from the tape 130, the bent regions 150 located at both sides of the mounting region 140 are separated as shown in FIG. 3C. The adhesives 125 attached to the connection regions 160 are placed on the upper surfaces of the semiconductor chip 110 by folding the connection regions 160 from the lower edges of the 110 to the upper edges of the sides. The connection regions 160 are attached to the upper surface of the semiconductor chip 110 by using. Then, the tape 130 is wrapped from the lower surface of the semiconductor chip 110 to the central portion of the upper surface of the semiconductor chip 110, the connecting solder ball pads 165 are exposed to the outside and the upper portion of the semiconductor chip 110 One-to-one correspondence with the solder ball pads 145 located on the surface.
연결영역들(160)이 반도체 칩(110)의 상부면에 부착되면, 테이프(130)의 하부면에 형성된 솔더볼 패드들(145) 각각에 반도체 칩(110)의 입출력 리드 역할을 하는 솔더볼들(180)을 안착시킨 다음 솔더볼들(180)을 용융시켜 솔더볼 패드들(145)에 솔더볼들(180)을 부착시키는 리플로우 공정을 진행한다.When the connection regions 160 are attached to the top surface of the semiconductor chip 110, solder balls serving as input / output leads of the semiconductor chip 110 may be formed on the solder ball pads 145 formed on the bottom surface of the tape 130. After the 180 is seated, the solder balls 180 are melted to attach the solder balls 180 to the solder ball pads 145.
이후, 도 3d에 도시된 바와 같이 커팅영역(155)에서 절단되지 않은 부분, 즉 탑재영역(140)의 길이방향 양단에 존재하는 커팅영역(155)을 절단하여 테이프(130)로부터 볼 그리드 어레이 패키지(100)를 분리시킨다.Thereafter, as shown in FIG. 3D, the non-cut portion of the cutting region 155, that is, the cutting regions 155 that exist at both ends of the mounting region 140 in the longitudinal direction, may be cut and the ball grid array package may be cut from the tape 130. Separate (100).
이와 같은 방법에 의해 볼 그리드 어레이 패키지(100)가 제작되면, 각각의 볼 그리드 어레이 패키지(100)를 테스트하여 불량품과 양품을 선별한 후에, 본 발명에 멀티 칩 패키지(1)를 제조하기 위해서 양품으로 판정된 볼 그리드 어레이 패키지(100)만을 적어도 2개이상 적층시킨다.When the ball grid array package 100 is manufactured by the method as described above, each ball grid array package 100 is tested to select defective products and good products, and then, in order to manufacture the multi-chip package 1 according to the present invention. Only at least two ball grid array packages 100 determined to be stacked are stacked.
도 3f를 참조하여 이를 좀더 상세히 설명하면, 가장 하부에 위치하게 될 제 1 볼 그리드 어레이 패키지(100a)의 상부면에 제 2 볼 그리드 어레이 패키지(100b)를 적층시키는데, 제 2 볼 그리드 어레이 패키지(100b)의 하부면에 형성된 솔더볼들(180)과 제 1 볼 그리드 어레이 패키지(100a)의 상부면에 형성된 연결용 솔더볼 패드들(165)을 얼라인시킨다. 이후, 제 2 볼 그리드 어레이 패키지(100b)를 제 1 볼 그리드 어레이 패키지(100a)의 상부면에 올려놓으면 제 2 볼 그리드 어레이 패키지(100a)의 솔더볼들(180)이 제 1 볼 그리드 어레이 패키지(100b)의 연결용 솔더볼 패드들(165)에 놓여진다.Referring to FIG. 3F, the second ball grid array package 100b is stacked on the top surface of the first ball grid array package 100a which is to be positioned at the lowermost level. The solder balls 180 formed on the bottom surface of 100b and the connection solder ball pads 165 formed on the top surface of the first ball grid array package 100a are aligned. Subsequently, when the second ball grid array package 100b is placed on the top surface of the first ball grid array package 100a, the solder balls 180 of the second ball grid array package 100a may have the first ball grid array package ( 100b) are placed on the connecting solder ball pads 165.
제 1 볼 그리드 어레이 패키지(100a)의 상부면에 제 2 볼 그리드 어레이 패키지(100b)가 적층되면, 제 2 볼 그리드 어레이 패키지(100b)에 형성된 솔더볼들(180)을 용융시키는 리플로우 공정을 진행하여 솔더볼들(180)을 연결용 솔더볼 패드(165)에 부착시킨다.When the second ball grid array package 100b is stacked on the top surface of the first ball grid array package 100a, a reflow process of melting the solder balls 180 formed in the second ball grid array package 100b is performed. The solder balls 180 are attached to the solder ball pads 165 for connection.
그러면, 도 3f에 도시된 바와 같이 제 1 볼 그리드 어레이 패키지(100a)와 제 2 볼 그리드 어레이 패키지(100b)는 연결용 솔더볼 패드들(165)과 솔더볼들(180)을 매개로 서로 도통된다. 상술한 방법으로 제 2 볼 그리드 어레이 패키지의 상부면에 복수개의 반도체 칩을 적층시켜 멀티칩 패키지를 형성한다.Then, as illustrated in FIG. 3F, the first ball grid array package 100a and the second ball grid array package 100b are connected to each other through the solder ball pads 165 and the solder balls 180 for connection. In the above-described method, a plurality of semiconductor chips are stacked on the upper surface of the second ball grid array package to form a multichip package.
이상에서 설명한 바와 같이 본 발명은 베이스 기판의 하부면 중 반도체 칩이 탑재되는 부분에는 솔더볼 패드들을 형성하고, 반도체 칩이 탑재되는 부분으로부터 반도체 칩의 두께만큼 이격된 부분에는 솔더볼 패드들과 대칭이되도록 연결용 솔더볼 패드들을 형성하며, 반도체 칩을 기준으로 베이스 기판을 반도체 칩의 상부면으로 절곡시켜 연결용 솔더볼 패드들을 반도체 칩의 상부면에 위치시켜 볼 그리드 어레이 패키지를 형성한 후에 솔더볼들이 연결용 솔더볼 패드들에 위치하도록 복수개의 볼 그리드 어레이 패키지들을 적층시켜 멀티 칩 패키지를 형성한다.As described above, the present invention forms solder ball pads on a portion of the lower surface of the base substrate on which the semiconductor chip is mounted, and is symmetrical with the solder ball pads on the portion separated from the semiconductor chip by the thickness of the semiconductor chip. Forming solder ball pads, the base substrate is bent to the upper surface of the semiconductor chip relative to the semiconductor chip to place the connection solder ball pads on the upper surface of the semiconductor chip to form a ball grid array package, the solder balls are connected to the solder ball A plurality of ball grid array packages are stacked to form the multi chip package so as to be located at the pads.
그러면, 반도체 칩의 사이즈 및 본딩패드들의 위치와 관계없이 멀티 칩 패키지를 조립할 수 있어 반도체 칩의 선택의 폭이 넓어지는 효과가 있다.Then, the multi-chip package can be assembled regardless of the size of the semiconductor chip and the positions of the bonding pads, thereby increasing the selection of the semiconductor chip.
또한, 볼 그리드 어레이 패키지를 만든 후에 양품으로 판정된 볼 그리드 어레이 패키지들을 이용하여 멀티 칩 패키지를 형성함으로써, 멀티 칩 패키지의 수율 및 신뢰성이 향상되고, 또한, 멀티 칩 패키지를 조립하는 과정에서 어느 하나의 볼 그리드 어레이 패키지가 손상된 경우 손상된 볼 그리드 어레이 패키지를 새로운 볼 그리드 어레이 패키지로 교체할 수 있어 리워크가 용이한 효과가 있다.In addition, since the multi-chip package is formed using the ball grid array packages which are judged as good quality after the ball grid array package is produced, the yield and reliability of the multi-chip package are improved, and any one in the process of assembling the multi-chip package. If the ball grid array package is damaged, the damaged ball grid array package can be replaced with a new ball grid array package, which facilitates rework.
도 1은 본 발명에 의한 볼 그리드 어레이 타입의 멀티 칩 패키지 구조를 나타낸 분해 사시도이고,1 is an exploded perspective view showing a multi-chip package structure of the ball grid array type according to the present invention,
도 2는 본 발명에 의한 베이스 기판의 배면 구조를 나타낸 사시도이며, 2 is a perspective view showing the back structure of the base substrate according to the present invention;
도 3a 내지 도 3f는 본 발명에 의한 볼 그리드 어레이 타입의 멀티 칩 패키지의 조립과정을 나타낸 순서도이다. 3A to 3F are flowcharts illustrating a process of assembling a multi-chip package of a ball grid array type according to the present invention.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0002910A KR100520409B1 (en) | 2000-01-21 | 2000-01-21 | Ball grid array type multi-chip package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0002910A KR100520409B1 (en) | 2000-01-21 | 2000-01-21 | Ball grid array type multi-chip package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010075955A KR20010075955A (en) | 2001-08-11 |
| KR100520409B1 true KR100520409B1 (en) | 2005-10-11 |
Family
ID=19640415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0002910A KR100520409B1 (en) | 2000-01-21 | 2000-01-21 | Ball grid array type multi-chip package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100520409B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8446018B2 (en) | 2010-03-08 | 2013-05-21 | Samsung Electronics Co., Ltd. | Package on package |
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| KR20010075955A (en) | 2001-08-11 |
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| A201 | Request for examination | ||
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