KR100518225B1 - Circuit for preventing glitches by using dynamic logic - Google Patents

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Abstract

본 발명은 DRAM 과 같은 메모리 장치에서 펄스 발생을 목적으로 인버터 체인을 이용하는 경우 일어날 수 있는 글리치성 손상을 방지할 수 있는 다이나믹 로직을 이용한 글리치 방지 회로에 관한 것으로, 입력 신호를 수신하여 서로 다른 펄스 파형을 출력하는 제 1 펄스 신호 발생부, 제 2 펄스 신호 발생부 및 제 3 펄스 신호 발생부를 구비하며, 제 1 펄스 신호 발생부는 제 2 펄스 신호 발생부의 출력 신호와 제 3 펄스 신호 발생부의 출력 신호를 피드백받아 수신한다.The present invention relates to a glitch prevention circuit using dynamic logic that can prevent glitch damage that may occur when using an inverter chain for the purpose of pulse generation in a memory device such as a DRAM. And a first pulse signal generator, a second pulse signal generator, and a third pulse signal generator, wherein the first pulse signal generator is configured to output an output signal of the second pulse signal generator and an output signal of the third pulse signal generator. Receive feedback.

본 발명에 따른 글리치 방지 회로를 사용하는 경우 피드백이되는 신호의 라이징 또는 폴링 에지를 사용하는 로직 회로를 구현하여 얻고자 하는 펄스 파형을 출력시키게 되므로 근본적으로 종래의 경우와는 달이 출력 펄스에 글리치가 발생할 가능성이 없다.In the case of using the glitch prevention circuit according to the present invention, a logic circuit using a rising or falling edge of a feedback signal is implemented to output a pulse waveform to be obtained. There is no possibility to occur.

Description

다이나믹 로직을 이용한 글리치 방지 회로{Circuit for preventing glitches by using dynamic logic}Circuit for preventing glitches by using dynamic logic

본 발명은 다이나믹 로직 회로를 이용한 글리치 방지 회로에 관한 것으로, 특히 DRAM 과 같은 메모리 장치에서 펄스 발생을 목적으로 인버터 체인을 이용하는 경우 일어날 수 있는 글리치(glitch)성 손상(fail)을 방지할 수 있는 다이나믹 로직을 이용한 글리치 방지 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a glitch prevention circuit using a dynamic logic circuit. In particular, the present invention relates to a glitch preventing circuit that may occur when an inverter chain is used for pulse generation in a memory device such as a DRAM. It relates to a glitch prevention circuit using logic.

도 1 은 글리치가 발생하던 종래 회로를 설명하기 위한 도면으로, 도시된 바와같이, 도 1 의 회로는 입력 펄스(S1)를 수신 및 지연한 후, 서로 상이한 파형을 갖는 출력 펄스 신호(P11, P12, P13)를 출력한다. FIG. 1 is a diagram for explaining a conventional circuit in which glitches have occurred. As shown in FIG. 1, after the circuit of FIG. 1 receives and delays an input pulse S1, the output pulse signals P11 and P12 having different waveforms are different from each other. , P13).

도 2 는 도 1 에 도시된 회로의 파형도가 입력 펄스의 주파수의 변화에 따라 어떻게 변하는지를 설명하기 위한 파형도이다. 참고로, 도 2에서 클락 신호(Clk)는 내부 메모리 장치에서 사용되는 클락신호를 나타낸다. FIG. 2 is a waveform diagram illustrating how the waveform diagram of the circuit shown in FIG. 1 changes in accordance with a change in the frequency of an input pulse. For reference, the clock signal Clk in FIG. 2 represents a clock signal used in the internal memory device.

이하, 도 1 및 도 2 를 참조하여 종래 기술의 문제점을 기술하기로 한다.Hereinafter, the problems of the prior art will be described with reference to FIGS. 1 and 2.

도 1 에서 입력 펄스(S1)은 라이트 모드 또는 리드 모드가 활성화되면 그 결과로써 만들어지는 제어 신호이며, 그 펄스 파형은 도 2에 도시하였다. 또한, 도 2 는 그 출력 신호(P11, P12, P13)의 파형을 도시하고 있으며, 도시된 바와같이, 출력신호(P11)의 펄스 신호에 글리치가 발생함을 알 수 있는 데, 이러한 글리치는 인버터 체인 (A) 의 딜레이 폭이 입력 신호(S1)의 펄스 폭을 초과하는 경우에 발생하게 된다. In FIG. 1, the input pulse S1 is a control signal produced as a result of the activation of the write mode or the read mode, and the pulse waveform thereof is shown in FIG. In addition, FIG. 2 shows waveforms of the output signals P11, P12, and P13, and as shown, it can be seen that glitches occur in the pulse signal of the output signal P11. This occurs when the delay width of the chain A exceeds the pulse width of the input signal S1.

본 발명은 종래 회로의 문제점을 해결하기 위한 것으로, 펄스 발생시 초래될 수 있는 펄스상의 글리치를 제거할 수 있는 회로를 제공하고자 한다. The present invention is to solve the problems of the conventional circuit, to provide a circuit that can eliminate the glitch on the pulse that can be caused when the pulse occurs.

상기 문제점을 해결하기 위해 구현된 본 발명의 기술적 사상인 다이나믹 로직을 이용한 글리치 방지 회로는 하나의 입력 신호를 수신하여 타이밍이 상이한 서로 다른 펄스 파형을 출력하는 제 1 펄스 신호 발생부, 제 2 펄스 신호 발생부 및 제 3 펄스 신호 발생부를 구비하며, 상기 제 1 펄스 신호 발생부는 상기 제 2 펄스 신호 발생부의 출력 신호와 상기 제 3 펄스 신호 발생부의 출력 신호를 피드백받아 상기 제 3 펄스 신호 발생부의 제어 신호로 사용한다.The glitch prevention circuit using dynamic logic, which is a technical idea of the present invention, implemented to solve the above problems, may include a first pulse signal generator and a second pulse signal that receive different input waveforms and output different pulse waveforms with different timings. And a generator and a third pulse signal generator, wherein the first pulse signal generator receives the output signal of the second pulse signal generator and the output signal of the third pulse signal generator to feed back a control signal of the third pulse signal generator. Used as.

본 발명에 있어서, 제 1 펄스 신호 발생부의 출력신호의 라이징 에지는 입력신호의 라이징 에지에 의하여 제어되며, 출력신호의 폴링 에지는 제 2 펄스 신호 발생부의 출력신호의 폴링 에지에 의하여 제어된다. In the present invention, the rising edge of the output signal of the first pulse signal generator is controlled by the rising edge of the input signal, and the falling edge of the output signal is controlled by the falling edge of the output signal of the second pulse signal generator.

본 발명에 있어서, 제 1 펄스 신호 발생부의 출력신호의 라이징 에지는 입력신호의 라이징 에지에 의하여 제어되며, 출력신호의 폴링 에지는 제 3 펄스 신호 발생부의 출력신호의 폴링 에지에 의하여 제어된다.In the present invention, the rising edge of the output signal of the first pulse signal generator is controlled by the rising edge of the input signal, and the falling edge of the output signal is controlled by the falling edge of the output signal of the third pulse signal generator.

(실시예) (Example)

이하, 도면을 참조하여 본 발명에 대하여 보다 구체적으로 살펴보기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 3 은 본 발명에 따른 다이나믹 로직을 이용한 글리치 방지 회로의 구성도이고, 도 4 는 도 3 회로의 출력 신호의 파형도를 도시한다. 3 is a block diagram of a glitch prevention circuit using dynamic logic according to the present invention, and FIG. 4 shows a waveform diagram of an output signal of the circuit of FIG.

도 3 에도시된 바와같이, 본 발명의 다이나믹 로직을 이용한 글리치 방지 회로는 입력 신호(S1)를 수신하여 서로 다른 펄스 파형(P21, P22, P24)을 출력하는 제 1 펄스 신호 발생부(30), 제 2 펄스 신호 발생부(31) 및 제 3 펄스 신호 발생부(32)를 구비한다. 참고로, 펄스 파형(P23)은 본 발명에서는 사용되지 않으나, 종래의 경우와 비교하기 위하여 도시한 것이다. 하지만, 본 발명의 실시예의 변형으로서 펄스 파형(P23)을 이용할 수도 있을 것이다. 이 경우에는 제 1 펄스 신호 발생부(30)의 구성이 변경될 것이다. As shown in FIG. 3, the glitch prevention circuit using the dynamic logic of the present invention receives the input signal S1 and outputs different pulse waveforms P21, P22, and P24 to the first pulse signal generator 30. And a second pulse signal generator 31 and a third pulse signal generator 32. For reference, the pulse waveform P23 is not used in the present invention, but is shown for comparison with the conventional case. However, the pulse waveform P23 may be used as a variation of the embodiment of the present invention. In this case, the configuration of the first pulse signal generator 30 will be changed.

구성에 있어서, 제 1 펄스 신호 발생부(30)는 전원전압과 접지사이에 직렬로 연결된 2 개의 PMOS 트랜지스터(MP1, MP2)와 2 개의 NMOS 트랜지스터(MN1, MN2)와, 2 개의 인버터로 이루어진 래치 회로와, 선택적으로 스위칭되는(예컨대 라이트 동작시에는 T1 이 턴온되고 리드 동작시에는 T2 가 턴온되는)전송 게이트(T1, T2)와, 제 3 펄스 신호 발생부(32)의 신호 및 래치 회로의 출력신호를 수신하는 NOR 게이트를 구비한다. PMOS 트랜지스터(MP1)의 게이트에는 제 2 펄스 신호 발생부(31)의 출력신호(P22)가 인가되며, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN1)의 공통 게이트에는 입력신호(S1)이 인가된다. PMOS 트랜지스터(MP2)의 드레인 단자(a)는 래치 회로의 입력단과 연결되며, 래치 회로의 출력은 인버터를 통하여 NMOS 트랜지스터(MN2)의 게이트로 인가된다. 래치 회로의 출력은 스위칭 수단인 전송 게이트(T1)로 전송되며, 전술한 바와같이, 제 3 펄스 신호 발생부(32)의 출력 신호 및 래치 회로의 출력신호를 수신하는 NOR 게이트의 출력신호는 인버터를 통하여 스위칭 수단인 전송 게이트(T2)로 전송된다. 스위칭 수단인 전송 게이트(T1, T2)는 제어신호인 /WE 에 의하여 제어된다. 즉, /WE 이 로직 하이인 경우에는 전송 게이트(T1)가 턴온되며, /WE 이 로직 로우인 경우에는 전송 게이트(T2)가 턴온된다. /WE 은 메모리 장치의 신호이나, 본 발명의 실시를 다른 장치에 사용하는 경우에는 소정의 제어 신호일 것이다. 이처럼, 본 발명의 제 1 펄스 신호 발생부(30)는 인버터 체인을 사용한 종래의 경우와는 달리 트랜지스터를 사용한 다이나믹 로직 회로로 구현하였다는 점에서 큰 차이가 있다. In the configuration, the first pulse signal generator 30 includes two PMOS transistors MP1 and MP2 and two NMOS transistors MN1 and MN2 connected in series between the power supply voltage and ground, and two inverters. Circuits, transfer gates T1 and T2 that are selectively switched (e.g., T1 is turned on during a write operation and T2 is turned on during a read operation), and signals and latch circuits of the third pulse signal generator 32 It has a NOR gate for receiving an output signal. The output signal P22 of the second pulse signal generator 31 is applied to the gate of the PMOS transistor MP1, and the input signal S1 is applied to the common gate of the PMOS transistor MP2 and the NMOS transistor MN1. . The drain terminal a of the PMOS transistor MP2 is connected to the input terminal of the latch circuit, and the output of the latch circuit is applied to the gate of the NMOS transistor MN2 through an inverter. The output of the latch circuit is transmitted to the transfer gate T1, which is a switching means. As described above, the output signal of the NOR gate that receives the output signal of the third pulse signal generator 32 and the output signal of the latch circuit is an inverter. Is transmitted to the transmission gate T2 which is a switching means. The transfer gates T1 and T2 as switching means are controlled by / WE which is a control signal. That is, when / WE is logic high, the transfer gate T1 is turned on. When / WE is logic low, the transfer gate T2 is turned on. / WE may be a signal from a memory device or a predetermined control signal when the implementation of the present invention is used in another device. As described above, the first pulse signal generator 30 of the present invention has a big difference in that the first pulse signal generator 30 is implemented with a dynamic logic circuit using a transistor, unlike the conventional case using an inverter chain.

다음, 제 2 펄스 신호 발생부(31)는 입력신호(S1) 을 수신하는 인버터 체인과, 이 인버터 체인의 출력신호를 일단자로 수신하고 이 인버터 체인의 출력 신호를 수신하는 또 다른 인버터 체인의 출력신호를 타단자로 수신하는 AND 수단으로 구현되며, 그 출력 파형은 도 4 에 도시되어 있다. 도 4 에 도시된 바와같이, 출력 신호(P22, P23, P24)의 출력 파형은 종래의 경우와 사실상 동일하다.Next, the second pulse signal generator 31 outputs the inverter chain that receives the input signal S1 and another inverter chain that receives the output signal of the inverter chain to one end and receives the output signal of the inverter chain. Implemented by AND means for receiving a signal at the other terminal, the output waveform is shown in FIG. As shown in Fig. 4, the output waveforms of the output signals P22, P23 and P24 are substantially the same as in the conventional case.

마지막으로, 제 3 펄스 신호 발생부(32)는 구체적인 회로 구성을 제시하지는 않았지만 도 4에 도시된 바와같이 입력신호(S1) 을 수신하였을 때, 출력신호(P24)의 파형을 출력시키는 회로로 구현된다. Lastly, although the third pulse signal generator 32 does not present a specific circuit configuration, the third pulse signal generator 32 outputs a waveform of the output signal P24 when the input signal S1 is received as shown in FIG. 4. do.

도 3 에 도시된 본 발명의 회로의 동작은 도 4 와 관련하여 충분히 설명되리라 믿는다. 도 4에서 알 수 있는 바와같이, 제어신호 /WE 이 로직 로우인 경우, 전송게이트(T2)가 턴온되며, 제 1 펄스 신호 발생부(30)의 출력신호(P21)의 라이징 에지는 입력신호(S1)의 라이징 에지에 의하여 제어되며, 출력신호(P21)의 폴링 에지는 제 2 펄스 신호 발생부(31)의 출력신호(P22)의 폴링 에지에 의하여 제어된다.It is believed that the operation of the circuit of the invention shown in FIG. 3 will be fully described with respect to FIG. As can be seen in FIG. 4, when the control signal / WE is logic low, the transfer gate T2 is turned on and the rising edge of the output signal P21 of the first pulse signal generator 30 is input signal ( It is controlled by the rising edge of S1, and the falling edge of the output signal P21 is controlled by the falling edge of the output signal P22 of the second pulse signal generator 31.

반면에, 제어신호 /WE 이 로직 하이인 경우, 전송게이트(T1)가 턴온되며, 제 1 펄스 신호 발생부(30)의 출력신호(P21)의 라이징 에지는 입력신호(S1)의 라이징 에지에 의하여 제어되며, 출력신호(P21)의 폴링 에지는 제 3 펄스 신호 발생부(32)의 출력신호(P24)의 폴링 에지에 의하여 제어된다.On the other hand, when the control signal / WE is logic high, the transfer gate T1 is turned on, and the rising edge of the output signal P21 of the first pulse signal generator 30 is applied to the rising edge of the input signal S1. The falling edge of the output signal P21 is controlled by the falling edge of the output signal P24 of the third pulse signal generator 32.

이상에서 알 수 있는 바와같이, 본 발명에 따른 글리치 방지 회로를 사용하는 경우 피드백이되는 신호의 라이징 또는 폴링 에지를 사용하는 로직 회로를 구현하여 얻고자 하는 펄스 파형을 출력시키게 되므로 근본적으로 종래의 경우와는 달이 출력 펄스에 글리치가 발생할 가능성이 없다. As can be seen from the above, in the case of using the glitch prevention circuit according to the present invention, since a logic circuit using a rising or falling edge of a signal to be fed back is implemented, a pulse waveform to be obtained is output. The moon is unlikely to glitches on the output pulse.

도 1 은 글리치가 발생하던 종래 회로도.1 is a conventional circuit diagram in which glitches have occurred.

도 2 는 도 1 에 도시된 회로의 파형도.FIG. 2 is a waveform diagram of the circuit shown in FIG. 1. FIG.

도 3 은 본 발명에 따른 다이나믹 로직을 이용한 글리치 방지 회로의 구성도.3 is a block diagram of a glitch prevention circuit using dynamic logic according to the present invention.

도 4 는 도 3 회로의 출력 신호의 파형도.4 is a waveform diagram of an output signal of the circuit of FIG. 3;

Claims (3)

하나의 입력 신호를 수신하여 타이밍이 상이한 서로 다른 펄스 파형을 출력하는 제 1 펄스 신호 발생부, 제 2 펄스 신호 발생부 및 제 3 펄스 신호 발생부를 구비하며, A first pulse signal generator, a second pulse signal generator, and a third pulse signal generator for receiving one input signal and outputting different pulse waveforms having different timings; 상기 제 1 펄스 신호 발생부는 상기 제 2 펄스 신호 발생부의 출력 신호와 상기 제 3 펄스 신호 발생부의 출력 신호를 피드백받아 상기 제 3 펄스 신호 발생부의 제어 신호로 사용하는 다이나믹 로직을 이용한 글리치 방지 회로.And the first pulse signal generator is fed back with an output signal of the second pulse signal generator and an output signal of the third pulse signal generator, and used as a control signal of the third pulse signal generator. 제 1 항에 있어서, 상기 제 1 펄스 신호 발생부의 출력신호의 라이징 에지는 상기 입력신호의 라이징 에지에 의하여 제어되며, 출력신호의 폴링 에지는 상기 제 2 펄스 신호 발생부의 출력신호의 폴링 에지에 의하여 제어되는 다이나믹 로직을 이용한 글리치 방지 회로.The method of claim 1, wherein the rising edge of the output signal of the first pulse signal generator is controlled by the rising edge of the input signal, and the falling edge of the output signal is controlled by the falling edge of the output signal of the second pulse signal generator. Glitch-proof circuitry with controlled dynamic logic. 제 1 항에 있어서, 상기 제 1 펄스 신호 발생부의 출력신호의 라이징 에지는 상기 입력신호의 라이징 에지에 의하여 제어되며, 출력신호의 폴링 에지는 상기 제 3 펄스 신호 발생부의 출력신호의 폴링 에지에 의하여 제어되는 다이나믹 로직을 이용한 글리치 방지 회로.The method of claim 1, wherein the rising edge of the output signal of the first pulse signal generator is controlled by the rising edge of the input signal, and the falling edge of the output signal is controlled by the falling edge of the output signal of the third pulse signal generator. Glitch-proof circuitry with controlled dynamic logic.
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