KR100516231B1 - Method for fabricating transistor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 트렌치형 게이트를 형성하여 추가적인 공정 없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, and more particularly, to form a trench type gate to reduce source / drain resistance and gate resistance without additional processing, and to efficiently control a short channel effect. It relates to a manufacturing method.
본 발명의 상기 목적은 기판에 이온주입하여 LDD 영역을 형성하는 단계, 상기 기판에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판에 제 2 절연막과 도전체를 전면 증착한 후 평탄화하여 트렌치 게이트를 형성하는 단계, 상기 제 1 절연막을 식각하여 스페이서를 형성하는 단계 및 상기 스페이서 및 게이트를 이온주입 마스크로 하고, 상기 기판에 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.According to another aspect of the present invention, there is provided a method of forming an LDD region by implanting ions into a substrate, forming a first insulating layer on the substrate, patterning the first insulating layer, and then etching the substrate to form a trench. Depositing a second insulating film and a conductor on the substrate on which the trench is formed, and then planarizing the trench to form a trench gate, etching the first insulating film to form a spacer, and forming the spacer and the gate as an ion implantation mask. It is achieved by a method of manufacturing a transistor of a semiconductor device comprising the step of ion implantation into a substrate to form a source / drain region.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 트렌치형 게이트를 형성하여 추가적인 공정 없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 효과가 있다.Therefore, the transistor manufacturing method of the semiconductor device of the present invention can form a trench type gate to lower the source / drain resistance and the gate resistance without additional processing, and the short channel effect can be efficiently controlled.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 자세하게는 트렌치형 게이트를 형성하여 추가적인 공정없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 반도체 소자의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor of a semiconductor device, and more particularly, to form a trench type gate to reduce source / drain resistance and gate resistance without additional processing, and to efficiently control a short channel effect. It relates to a manufacturing method.
반도체 소자의 고집적화에 따른 미세화의 발전으로 현재 트랜지스터의 선폭은 계속 미세화되고 있다. 이로 인해 트랜지스터 내에는 핫 캐리어(Hot Carrier) 현상이 발생하게 되는데, 이 현상은 외부 인가 전압에 비해 채널 길이가 짧을 경우 수평 전계가 드레인 영역 쪽으로 크게 집중되어 드레인 영역의 전기적 특성을 열화시키고 이때 발생된 정공들이 기판 방향으로 빠져나가게 된다. 반면에, 전자는 게이트산화막 아래쪽이나 스페이서 하부에 트랩되어 문턱전압에 영향을 미치게 된다.Due to the development of miniaturization due to the high integration of semiconductor devices, the line width of transistors continues to be miniaturized. As a result, a hot carrier phenomenon occurs in the transistor. When the channel length is short compared to the externally applied voltage, the horizontal electric field is concentrated toward the drain region, thereby deteriorating the electrical characteristics of the drain region. Holes exit in the direction of the substrate. On the other hand, electrons are trapped under the gate oxide layer or under the spacer to affect the threshold voltage.
즉, 이러한 핫 캐리어 현상은 소자의 미세화로 인해 채널 영역이 짧아지지만 공급전원전압이 변함없이 일정하기 때문에 반도체기판의 채널에 고전기장이 인가되는 경우에 많이 발생한다. 특히, 소오스 영역과 드레인 영역 사이에 있는 캐리어의 이동통로인 채널의 길이가 짧을수록 더 심하게 나타난다.That is, such a hot carrier phenomenon occurs when the high field is applied to the channel of the semiconductor substrate because the channel region is shortened due to the miniaturization of the device but the supply power supply voltage is constant. In particular, the shorter the channel length, which is the movement path of the carrier between the source region and the drain region, is more severe.
상기 핫 캐리어 효과를 극복하기 위하여 대부분의 트랜지스터의 제조공정은 LDD(Lightly Doped Drain) 구조를 채택하고 있는데, 이는 게이트전극을 사이에 두고 기판 내에 있는 소오스/드레인영역의 이온주입농도가 게이트전극 에지 부근에서는 저농도인 반면에 다른 중심 부분에서는 고농도인 이층구조의 접합(Graded Junction)을 형성함으로써 전기장의 급격한 변화를 줄이기 위한 것이다.In order to overcome the hot carrier effect, most transistor manufacturing processes adopt a LDD (Lightly Doped Drain) structure, in which the ion implantation concentration of the source / drain region in the substrate is positioned near the edge of the gate electrode with the gate electrode interposed therebetween. In order to reduce the abrupt change in the electric field by forming a Glazed Junction, which is low at, but high at the other central part.
그러나, 반도체소자의 고집적화 추세에 의해 계속적으로 채널길이가 짧아지기 때문에 상술한 LDD 구조의 트랜지스터 역시 단채널(short channel) 현상이 발생하게 된다. 그러면, LDD 영역의 도펀트가 채널로 확산되어 채널 에지에서 드레인 사이에 고전기장이 인가되어 핫-캐리어 현상을 발생하여 트랜지스터의 성능을 열화시킨다.However, a short channel phenomenon occurs in the above-described LDD structure transistor because the channel length is continuously shortened by the trend of high integration of semiconductor devices. Then, the dopant in the LDD region diffuses into the channel, and a high field is applied between the drain at the channel edge to generate a hot-carrier phenomenon, thereby degrading the performance of the transistor.
또한, 트랜지스터 동작시 소오스와 드레인의 불순물들이 측면으로 확산되어 펀치쓰루(punchthrough) 효과를 유발하기 쉬워 이를 방지하기 위한 이온주입 공정이 많아지는 번거러움이 있으며, 채널 길이 및 그 농도조절이 정확하지 않을 경우 문턱 전압을 조절하기 어려운 문제점이 있다.In addition, when the transistor is operating, impurities in the source and drain diffuse to the side, causing a punch-through effect, and the ion implantation process for preventing this is cumbersome, and the channel length and its concentration control are not accurate. There is a problem that it is difficult to adjust the threshold voltage.
이러한 문제점을 해결하기 위하여 기판 상부의 스페이서 사이에 트랜지스터 게이트 전극 하부면이 기판 내부에 매립되고 그 게이트전극의 측면과 하부면에 요(凹) 홈 형태로 이루어진 게이트산화막을 가지고 있는 트랜지스터 구조에 의해 유효 채널 길이를 증가시켜서 고집적 반도체소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트전극 구조의 트랜지스터가 대한민국 공개특허 제 2001-64434호에 기재되어 있다. 그러나 이러한 기술도 게이트가 부분적으로 매립되어 게이트가 실리콘 기판에 비해 높이 솟아 있는 형태의 구조를 갖고 있어 소자의 미세화시 문제점이 있다.In order to solve this problem, the transistor gate electrode has a lower surface of the transistor gate electrode embedded between the spacers on the substrate, and is effective by a transistor structure having a gate oxide film in the form of grooves on the side and the lower surface of the gate electrode. A transistor of a trench type gate electrode structure capable of increasing the channel length to improve electrical characteristics of a highly integrated semiconductor device is disclosed in Korean Patent Laid-Open No. 2001-64434. However, this technique also has a structure in which the gate is partially buried so that the gate rises higher than that of the silicon substrate, and thus there is a problem in miniaturization of the device.
미합중국 특허 제 6,511,886호와 대한민국 특허 제 10-0218260호에는 트렌치 게이트를 형성하기 위하여 트렌치를 형성시 트렌치 코너부분을 라운딩하여 상기 트렌치 표면에 균일한 산화막을 형성하는 기술이 기재되어 있다. 그러나, 상기 기술은 제조공정시 마스크의 증가로 제조공정이 복잡하다는 문제점이 있다.U.S. Patent No. 6,511,886 and Korean Patent No. 10-0218260 describe a technique for forming a uniform oxide film on the trench surface by rounding a trench corner when forming a trench to form a trench gate. However, the technique has a problem that the manufacturing process is complicated by the increase of the mask during the manufacturing process.
트렌치 게이트를 사용하는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: Metal Oxide Semiconductor Field Effect Transistor)는 낮은 턴-온(turn-on) 저항을 제공한다. 그러한 트렌치 MOSFET 소자에서, 채널은 대부분의 평면 구성에서와 같은 수평 방식 대신에 수직 방식으로 배열된다. 도 1은 종래의 트렌치 게이트 MOSFET 소자(2)에 대한 부분 단면도를 도시한다. MOSFET 소자는, 절연 물질(10)로 된 얇은 층에 의해 실리콘 영역(8)으로부터 분리된 전도성 물질(6)로 채워져 있는 트렌치(4)를 포함한다. 바디 영역(body region)(12)은 애피택셜 층(18)에서 확산되고, 소스 영역(14)은 바디 영역(12)에서 차례로 확산된다. 트렌치(4) 내의 전도성(6) 및 절연 물질(10)은 각각 트렌치 DMOS의 게이트 및 게이트 산화물층을 형성한다. 더욱이, 소스(14)에서 애피택셜 층(18)까지 측정된 깊이(L)는 트렌치 DMOS 디바이스의 채널 길이(L)를 구성한다. 애피택셜 층(18)은 트렌치 DMOS 디바이스의 드레인(20)의 일부분이다. 전위차가 바디(12) 및 게이트(15) 양단간에 인가될 때, 전하는 게이트 산화물 층(16)에 인접한 바디 영역(12) 내에서 용량적으로 유도되며, 이것으로 인해 트렌치 DMOS 디바이스의 채널(21)을 형성하게 된다.Metal oxide semiconductor field effect transistors (MOSFETs) using trench gates provide low turn-on resistance. In such trench MOSFET devices, the channels are arranged in a vertical manner instead of a horizontal manner as in most planar configurations. 1 shows a partial cross-sectional view of a conventional trench gate MOSFET device 2. The MOSFET device comprises a trench 4 filled with a conductive material 6 separated from the silicon region 8 by a thin layer of insulating material 10. Body region 12 diffuses in epitaxial layer 18, and source region 14 diffuses in body region 12 in turn. The conductive 6 and insulating material 10 in the trench 4 form the gate and gate oxide layers of the trench DMOS, respectively. Furthermore, the depth L measured from the source 14 to the epitaxial layer 18 constitutes the channel length L of the trench DMOS device. The epitaxial layer 18 is part of the drain 20 of the trench DMOS device. When a potential difference is applied across the body 12 and the gate 15, the charge is capacitively induced in the body region 12 adjacent the gate oxide layer 16, thereby causing the channel 21 of the trench DMOS device. Will form.
상기 구조의 트랜지스터는 바디영역과 에피택셜 층으로 확산되는 2가지 확산 단계로 인해 이중 확산 금속 산화막 반도체 전계 효과 트랜지스터 즉 '트렌치 DMOS'로 종종 언급된다. 이러한 트렌치 DMOS 트랜지스터는 미합중국 특허 제 5,907,776호, 제 5,072,266호, 제 5,541,425호 및 제 5,866,931호에 기재되어 있다. 그러나 상기의 기술들은 소오스 및 드레인 영역이 분리되어 있어 소자의 미세화에 한계가 있고, 제조 공정이 복잡하다는 문제점이 있다.Transistors of this structure are often referred to as double-diffusion metal oxide semiconductor field effect transistors, or 'trench DMOS', due to two diffusion stages that diffuse into the body region and epitaxial layer. Such trench DMOS transistors are described in US Pat. Nos. 5,907,776, 5,072,266, 5,541,425, and 5,866,931. However, the above techniques have a problem in that the source and drain regions are separated, thereby limiting the miniaturization of the device, and the manufacturing process is complicated.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치형 게이트를 형성하여 추가적인 공정 없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 반도체 소자의 트랜지스터 제조방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by forming a trench-type gate can reduce the source / drain resistance and gate resistance without additional processing, and the semiconductor device capable of efficiently controlling the short channel effect SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a transistor.
본 발명의 상기 목적은 기판에 이온주입하여 LDD 영역을 형성하는 단계, 상기 기판에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막을 패터닝한 후, 상기 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성된 기판에 제 2 절연막과 도전체를 전면 증착한 후 평탄화하여 트렌치 게이트를 형성하는 단계, 상기 제 1 절연막을 식각하여 스페이서를 형성하는 단계 및 상기 스페이서 및 게이트를 이온주입 마스크로 하고, 상기 기판에 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조방법에 의해 달성된다.According to another aspect of the present invention, there is provided a method of forming an LDD region by implanting ions into a substrate, forming a first insulating layer on the substrate, patterning the first insulating layer, and then etching the substrate to form a trench. Depositing a second insulating film and a conductor on the substrate on which the trench is formed, and then planarizing the trench to form a trench gate, etching the first insulating film to form a spacer, and forming the spacer and the gate as an ion implantation mask. It is achieved by a method of manufacturing a transistor of a semiconductor device comprising the step of ion implantation into a substrate to form a source / drain region.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.
우선 도 2a는 실리콘 기판(101)에 이온주입(102)으로 LDD 이온주입 영역(111)을 형성한 도면이다. 기존에 게이트가 실리콘 기판의 상부에 형성된 트랜지스터는 게이트를 형성한 후에 상기 게이트를 마스크로 저농도 불순물 이온주입 공정을 진행하여 LDD 이온주입 영역을 형성하였는데, 본 발명은 게이트가 형성되기 전에 저농도 불순물 이온주입 공정을 진행하여 LDD 이온주입 영역을 형성한다. 상기 LDD 이온주입 영역을 형성하기 위한 이온주입 에너지는 10 내지 80keV가 바람직하다.First, FIG. 2A illustrates an LDD ion implantation region 111 formed of an ion implantation 102 on a silicon substrate 101. Conventionally, a transistor in which a gate is formed on a silicon substrate has a low concentration impurity ion implantation process using a gate as a mask after forming a gate to form an LDD ion implantation region, and the present invention provides a low concentration impurity ion implantation before a gate is formed. The process proceeds to form an LDD ion implantation region. The ion implantation energy for forming the LDD ion implantation region is preferably 10 to 80 keV.
다음, 도 2b에 도시된 바와 같이, 실리콘 기판의 상부에 제 1 절연막(103)을 형성하고, 상기 제 1 절연막을 상부에 포토레지스트를 증착하고 패터닝한 도면이다. LDD 이온주입 영역이 형성된 기판의 상부에 제 1 절연막을 증착하고, 상기 제 1 절연막의 상부에 포토레지스트를 형성하고 현상 및 노광 공정으로 게이트가 형성될 영역을 패터닝한다. 상기 제 1 절연막은 질화막 또는 산화막이 바람직하다.Next, as shown in FIG. 2B, a first insulating film 103 is formed on the silicon substrate, and a photoresist is deposited and patterned on the first insulating film. A first insulating film is deposited on the substrate on which the LDD ion implantation region is formed, a photoresist is formed on the first insulating film, and a region where a gate is to be formed is developed by a developing and exposure process. The first insulating film is preferably a nitride film or an oxide film.
다음, 도 2c에 도시된 바와 같이, 제 1 절연막과 기판을 식각하여 트렌치(105)를 형성한다. 패터닝이 형성된 포토레지스트를 마스크로 상기 제 1 절연막과 실리콘 기판을 식각하여 게이트가 형성될 트렌치를 형성한 후 상기 포토레지스트를 제거한다. 상기 식각은 건식식각을 이용하여 트렌치를 형성하며, 또한 도 2d에 도시된 바와 같이, 경사식각을 이용한 건식식각을 진행한 후에 포토레지스트 패턴을 제거하고 CF4/02 또는 CHF3/02를 이용한 화학건식식각(Chemical Dry Etch ; CDE)를 이용하여 트렌치의 하부 모서리를 라운딩되게 형성(205)하여 추후 증착할 층의 균일성을 증가시킬 수 있다.Next, as shown in FIG. 2C, the trench 105 is formed by etching the first insulating layer and the substrate. The first insulating layer and the silicon substrate are etched using the patterned photoresist as a mask to form a trench in which a gate is to be formed, and then the photoresist is removed. The etching forms a trench by using a dry etching, and as shown in Fig 2d, the then proceed to dry etching using a gradient etch to remove the photoresist pattern and the CF 4/0 2 or CHF 3/0 2 Using the chemical dry etching (CED), the lower edge of the trench may be rounded (205) to increase the uniformity of the layer to be deposited later.
다음, 도 2e에 도시된 바와 같이, 제 2 절연막(106)과 도전체(107)를 증착한 후에 평탄화하여 트렌치 게이트를 형성한다. 트렌치가 형성된 기판에 게이트 절연막으로 제 2 절연막을 형성하고, 제 2 절연막의 상부에 게이트용 도전체를 형성한다. 이어 상기 도전체 및 상기 제 2 절연막을 CMP(Chemical Mechanical Polishing)를 이용하여 평탄화한다. 상기 CMP 공정시 상기 제 1 절연막을 식각정지층으로 이용하여 제 1 절연막이 드러나면 CMP 공정을 중지한다. 상기 도전체는 폴리 실리콘을 이용하거나 텅스턴계, 티타늄계 또는 탄탈륨계 금속화합물을 이용하는 것이 바람직하다. 상기 제 2 절연막으로는 탄탈륨계 옥사이드, 티타늄계 옥사이드 또는 하프늄계 옥사이드가 바람직하다.Next, as shown in FIG. 2E, the second insulating film 106 and the conductor 107 are deposited and then planarized to form a trench gate. A second insulating film is formed on the substrate on which the trench is formed as a gate insulating film, and a gate conductor is formed on the second insulating film. Subsequently, the conductor and the second insulating layer are planarized by using chemical mechanical polishing (CMP). In the CMP process, if the first insulating film is exposed using the first insulating film as an etch stop layer, the CMP process is stopped. The conductor is preferably made of polysilicon or a tungsten-based, titanium-based or tantalum-based metal compound. As the second insulating film, tantalum oxide, titanium oxide or hafnium oxide is preferable.
다음, 도 2f에 도시된 바와 같이, 상기 제 1 절연막을 식각하여 스페이서(108)를 형성하고 상기 게이트와 스페이스를 마스크로 이온주입(109)하여 소오스/드레인 영역(112)을 형성한다. 게이트 형성 후 게이트 절연막 즉, 제 2 절연막 양측에 존재하는 제 1 절연막을 이방성 식각으로 식각하여 상기 제 2 절연막의 측벽에만 존재하도록 남기고 나머지는 제거하여 스페이서를 형성한다.Next, as illustrated in FIG. 2F, the first insulating layer is etched to form a spacer 108, and the source / drain region 112 is formed by ion implantation 109 of the gate and space using a mask. After the gate is formed, the gate insulating film, that is, the first insulating film existing on both sides of the second insulating film is etched by anisotropic etching, leaving the remaining only on the sidewall of the second insulating film to form a spacer.
이어 상기 게이트와 스페이스를 마스크로 하여 고농도 불순물 이온주입 공정을 진행하여 소오스/드레인 영역을 형성한다. 상기 소오스/드레인 영역을 형성하기 위한 이온주입의 에너지는 10 내지 100keV가 바람직하다.Subsequently, a high concentration impurity ion implantation process is performed using the gate and the space as a mask to form a source / drain region. The energy of ion implantation for forming the source / drain regions is preferably 10 to 100 keV.
다음, 도 2g에 도시된 바와 같이, 열처리 공정을 진행하여 LDD 영역(111)과 소오스/드레인 영역(112)을 안정화시킨다. LDD영역(111)은 게이트보다 위에 형성되어 있으나 후속 열처리 공정에 의하여 상기 LDD 영역 및 소오스 드레인 영역을 안정화 시키는 동시에 상기 LDD 영역 및 소오스 드레인 영역을 확산시켜 채널의 길이를 조절할 수 있다.Next, as shown in FIG. 2G, a heat treatment process is performed to stabilize the LDD region 111 and the source / drain region 112. Although the LDD region 111 is formed above the gate, the LDD region and the source drain region may be stabilized by the subsequent heat treatment process, and the length of the channel may be adjusted by diffusing the LDD region and the source drain region.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 트랜지스터 제조방법은 트렌치형 게이트를 형성하여 추가적인 공정 없이 소오스/드레인 저항 및 게이트 저항을 낮출 수 있고, 단채널 효과를 효율적으로 조절이 가능한 효과가 있다.Therefore, the transistor manufacturing method of the semiconductor device of the present invention can form a trench type gate to lower the source / drain resistance and the gate resistance without additional processing, and the short channel effect can be efficiently controlled.
도 1은 종래기술에 의한 트렌치 게이트 MOSFET 소자에 대한 부분 단면도.1 is a partial cross-sectional view of a trench gate MOSFET device according to the prior art.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 제조 방법을 나타낸 공정단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a transistor according to the present invention.
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