KR100513805B1 - 반도체 소자의 갭매립 방법 - Google Patents

반도체 소자의 갭매립 방법 Download PDF

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Abstract

본 발명은 HDP-CVD 산화막의 DED 공정에 의한 갭매립 시 CVD 장비를 재구성하는 것 없이 웨이퍼 간 비균일성(WTWNU) 차이를 최소화하여 웨이퍼 전체에서 균일한 갭매립 특성을 얻을 수 있는 방법을 제공하는데 그 목적이 있다.
본 발명은 제 1 HDP-CVD 산화막 증착, 식각 및 제 2 HDP-CVD 산화막 증착으로 이루어지고, HDP-CVD 산화막 증착은 사전도포 단계, 사전가열 단계, 휴지기 단계, 메인증착 단계, 및 사후증착 단계를 포함하고, 사전도포 단계는 CVD 챔버벽에 산화막을 비교적 두껍게 증착하는 단계와, 챔버벽에 증착된 산화막을 일부 식각하는 단계로 이루어지는 반도체 소자의 갭매립 방법에 의해 달성될 수 있다.

Description

반도체 소자의 갭매립 방법{GAP FILLING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 HDP-CVD 산화막의 DED 공정을 이용한 반도체 소자의 갭매립 방법에 관한 것이다.
반도체 소자의 고집적화에 따른 패턴 선폭 감소에 의해, STI(Shallow Trench Isolation) 또는 층간절연막 형성 시 고밀도플라즈마-화학기상증착(High Density Plasma-Chemical Vapor Deposition; HDP-CVD)에 의한 산화막으로 갭매립(gap-fill)을 수행하고 있다. 또한, 예컨대 80㎚ 이하의 고집적 반도체 소자에서는 우수한 갭매립 특성을 얻기 위하여, 제 1 HDP-CVD 산화막을 증착하고, 인-시튜(in-situ)로 제 1 HDP-CVD 산화막을 일부 식각한 후, 다시 제 2 HDP-CVD 산화막을 증착하는 이른 바, HDP-CVD 산화막 DED(Deposition-Etch-Deposition) 공정을 적용하고 있다.
이러한 HDP-CVD 산화막의 DED 공정에서 제 1 및 제 2 HDP-CVD 산화막 증착은, 사전도포(pre-coating) 단계, 사전가열(pre-heat) 단계, 휴지기(idle) 단계, 메인 증착(main deposition) 단계, 및 사후증착(post-deposition) 단계로 이루어진다. 사전도포 단계는 웨이퍼가 유입되기전 CVD 챔버벽에 미리 산화막을 증착하고 일부 식각하는 단계로, 종래에는 소오스 개스로서 92 sccm의 O2, 74 sccm의 SiH4 및 300 sccm의 He 개스를 이용하여 3000W의 소오스 전력과 0W의 바이어스 전력 하에서 96초 동안 증착을 수행하고, 식각은 소오스 개스로서 400 sccm의 He 개스를 이용하여 4000W의 소오스 전력과 0W의 바이어스 전력 하에서 0초 동안 수행하기 때문에 식각이 거의 이루어지지 않는다. 또한, 사전가열 단계는 소오스 개스로서 100 sccm의 O2 와 100 sccm의 He 개스를 이용하여 4000W의 소오스 전력과 0W의 바이어스 전력 하에서 150초 동안 수행하고, 휴지기 단계는 소오스 개스의 O2와 He을 각각 475 sccm 및 325 sccm으로 조절하고, 소오스 전력 및 바이어스 전력은 각각 3500W 및 0W로 조절한다. 또한, 메인증착 단계는 제 1 증착-제 1 식각-제 2 증착-제 2 식각으로 이루어지는데, 제 1 증착은 소오스 개스로서 78 sccm의 O2, 60 sccm의 SiH4 및 400 sccm의 He 개스를 이용하여 3000W의 소오스 전력 및 700W의 바이어스 전력 하에서 27초 동안 수행하고, 제 1 식각은 소오스 개스로서 100 sccm의 NF3 와 400 sccm의 He 개스를 이용하여 3500W의 소오스 전력 및 700W의 바이어스 전력하에서 12초 동안 수행하고, 제 2 증착은 제 1 증착과 동일한 조건 하에서 18초 동안 수행하며, 제 2 식각은 제 1 식각과 동일한 조건 하에서 8 초 동안 수행한다. 또한, 사후증착 단계는 소오스 개스로서 475 sccm의 O2와 325 sccm의 He 개스를 이용하여 3000W의 전력 하에서 수행한다.
상술한 바와 같이 HDP-CVD 산화막 증착은 사전도포 단계에서 챔버 벽에 산화막을 미리 증착하는 메카니즘을 가지기 때문에, 메인 증착시 발생되는 파티클(particle)을 감소시키기 위해서는 HDP-CVD 산화막 증착과 함께 챔버벽 세정을 번갈아 가면서 수행하여야 한다. 그러나, CVD 챔버는 1주기(cycle)에 7장의 웨이퍼에 증착 및 세정을 수행하여야 하므로 증착과 세정을 반복하더라도, 각각의 웨이퍼에 대한 산화막 증착 시 챔버 벽에 증착된 산화막 두께 차이에 의해, 도 1에 나타낸 바와 같이, 산화막 증착 후 웨이퍼 간 비균일성(Wafer To Wafer Non-Uniformity; WTWNU) 차이가 약 200Å 정도로 심하게 발생하게 된다. 이에 따라, 전반부에 위치한 웨이퍼(예컨대, 첫 번째 및 두 번째 웨이퍼)에는 클리핑 (clipping)이 심하게 발생하고, 후반부에 위치한 웨이퍼(예컨대, 네 번째부터 일곱번 째 웨이퍼)에서는 다량의 보이드(void)가 발생하는 등 공정 불량률 및 웨이퍼 손실이 커짐으로써, 웨이퍼 전체에서 균일한 갭매립 특성을 얻을 수 없다.
이에 대하여 종래에는 CVD 장비에 수소혼합장치(Hydrogen Kit)를 추가로 설치하여 WTWNU 차이를 개선하는 방법 등을 적용하고 있으나, 이 경우 CVD 장비를 재구성 해야 하므로 제조비용이 증가하는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, HDP-CVD 산화막의 DED 공정에 의한 갭매립 시 CVD 장비를 재구성하는 것 없이 웨이퍼 간 비균일성(WTWNU) 차이를 최소화하여 웨이퍼 전체에서 균일한 갭매립 특성을 얻을 수 있는 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 제 1 HDP-CVD 산화막 증착, 식각 및 제 2 HDP-CVD 산화막 증착으로 이루어지고, HDP-CVD 산화막 증착은 사전도포 단계, 사전가열 단계, 휴지기 단계, 메인증착 단계, 및 사후증착 단계를 포함하고, 사전도포 단계는 CVD 챔버벽에 산화막을 비교적 두껍게 증착하는 단계와, 챔버벽에 증착된 산화막을 일부 식각하는 단계로 이루어지는 반도체 소자의 갭매립 방법에 의해 달성될 수 있다.
사전도포 단계에서, 증착은 200 내지 400sccm의 O2, 100 내지 200sccm의 SiH4, 및 310 내지 350sccm의 He를 이용하여, 3500 내지 4500W의 소오스 전력 하에서 96초 동안 수행하고, 식각은 400sccm의 He 에 60 내지 120sccm의 NF3 를 부가하여 50 내지 100초 동안 수행한다.
또한, 사전가열 단계는 100sccm의 He 와 350 내지 550sccm의 O2 를 이용하여 4000W의 전력 하에서 150초 동안 수행하고, 휴지기 단계는 475sccm의 O2와 325sccm의 He을 이용하여 4000 내지 5000W의 전력하에서 수행하며, 사후증착 단계는 475sccm의 O2와 325sccm의 He을 이용하여 3500 내지 4500W의 전력하에서 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
본 발명의 실시예에 따른 HDP-CVD 산화막의 DED 공정을 적용한 반도체 소자의 갭매립 방법은, 종래와 마찬가지로 소정의 갭이 형성된 반도체 기판 상에 제 1 HDP-CVD 산화막을 증착하고, 인-시튜로 제 1 HDP-CVD 산화막을 일부 식각한 후, 다시 제 2 HDP-CVD 산화막을 증착하여 갭을 매립하는 과정으로 이루어진다. 또한, 제 1 및 제 2 HDP-CVD 산화막 증착도 사전도포 단계, 사전가열 단계, 휴지기 단계, 메인증착 단계 및 사후증착 단계로 이루어지는데, 본 실시예에서는 웨이퍼 간 비균일성(WTWNU) 차이를 최소화하기 위해 메인증착 단계 이외의 공정 단계에 대한 조건을 다음과 같이 변화시켜 수행한다.
먼저, 사전도포 단계에서는 챔버벽 산화막 증착만 수행하던 종래와 달리 식각을 부가하는데, 증착시에는 식각에 의한 산화막 손실을 보상하도록, 소오스 개스의 유량 및 소오스 전력을 종래보다 증가시켜 수행한다. 바람직하게, 소오스 개스의 O2 는 92 sccm에서 200 내지 400sccm, 더욱 바람직하게는 300sccm으로, SiH4는 74sccm에서 100 내지 200sccm, 더욱 바람직하게는 150sccm으로, He는 300sccm에서 310 내지 350sccm, 더욱 바람직하게는 325 sccm으로 각각 증가시키고, 소오스 전력은 3000W에서 3500 내지 4500W, 더욱 바람직하게는 4000W로 증가시켜 96초 동안 수행한다. 또한, 식각은 400sccm의 He 개스에 60 내지 120sccm, 바람직하게는 120sccm, 더욱 바람직하게는 100sccm, 가장 바람직하게는 60sccm의 NF3 개스를 부가하여 50 내지 100초, 바람직하게 80초 동안 수행한다.
사전가열 단계에서는 챔버 내부로 웨이퍼가 유입된 직후 메인증착이 이루어지기 전에 웨이퍼를 일정 온도까지 유지시키는데, 이때 산소의 유입량에 따라 챔버벽의 산화도(degree of oxidation)가 다르고 이후 메인증착 또는 세정공정 동안 챔버벽에 잔존할 수 있는 F(fluorine)양이 변화하므로, O2 개스의 유량을 증가시켜 챔버벽에 사전도포된 막을 충분히 산화시켜 식각시 사용된 NF3 개스에 의해 발생되는 문제를 최소화한다. 바람직하게, 소오스 개스의 He 유량, 소오스 전력 및 시간은 종래와 마찬가지로 각각 100 sccm, 4000W 및 150초로 설정하고, 소오스 개스 중 O2 개스의 유량을 종래 100sccm에서 350 내지 550sccm, 바람직하게는 475 sccm으로 증가시켜 수행한다.
휴지기 단계에서는 메인증착이 진행되기 직전 바이어스 전력이 턴온될 때까지 대기하는데, 이때 챔버분위기를 대기상태(standby state) 또는 정상상태(steady state)로 유지시키면 산화막 증착속도가 조절되므로, 종래보다 소오스 전력을 증가시켜 챔버 내부의 변화를 최소화한다. 바람직하게, 소오스 개스인 O2와 He은 종래와 마찬가지로 각각 475 sccm 및 325 sccm으로 조절하고, 소오스 전력은 종래 3500W에서 4000 내지 5000W, 바람직하게는 4000W로 증가시켜 수행한다.
사후증착 단계에서는 메인증착에 의해 증착이 이루어진 웨이퍼를 챔버 밖으로 유출하고 새로운 웨이퍼를 챔버 내부로 유입하는 동안 챔버 내부의 플라즈마 상태를 유지시키는데, 이때 소오스 전력을 종래보다 증가시켜 챔버 내부의 변화를 최소화한다. 바람직하게, 소오스 개스인 O2와 He은 종래와 마찬가지로 각각 475 sccm 및 325 sccm으로 조절하고, 소오스 전력만 종래 3000W에서 3500 내지 4500W, 바람직하게는 3500W로 증가시켜 수행한다.
도 2 내지 도 4는 상술한 조건의 HDP-CVD 산화막 증착에서 사전도포 단계의 식각시 NF3 개스의 유량을 다르게 설정하여 DED 공정을 수행한 경우의 WTWNU를 나타낸 도면으로서, 도 2는 120sccm, 도 3은 100sccm, 도 4는 60sccm으로 NF3 개스의 유량을 설정하여 수행한 경우를 나타낸다. 즉, 사전도포 단계에서 식각을 부가하면 종래(도 1 참조)에 비해서는 WTWNU가 모두 개선되는데, 특히 NF3 개스의 유량이 가장 작은 도 4의 경우 WTWNU가 약 35Å으로 종래에 비해 현저하게 개선됨을 확인할 수 있다.
상기 실시예에 의하면, DED 공정의 HDP-CVD 산화막 증착시 사전도포에 식각을 부가하면서 각 공정 단계 사이의 변화가 최소화되도록 공정조건을 적절하게 변화시켜, 각각의 웨이퍼에 대한 산화막 증착 시 챔버 벽에 증착된 산화막 두께 차이를 최소화하여 산화막 증착 후의 WTWNU를 개선함으로써, 웨이퍼 전체에서 균일한 갭매립 특성을 얻을 수 있게 된다.
또한, CVD 장비에 별도의 수소혼합장치를 추가로 설치할 필요가 없으므로 제조비용을 감소시킬 수 있고, 이러한 수소혼합장치를 설치할 경우에는 도 4의 경우보다 WTWNU 차이를 더 감소시킬 수 있어 보다 우수한 갭매립 특성을 얻을 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 CVD 장지를 재구성하는 것 없이 HDP-CVD 산화막의 DED 공정에 의한 갭매립 시 웨이퍼 간 비균일성(WTWNU) 차이를 최소화함으로써 웨이퍼 전체에서 균일한 갭매립 특성을 얻을 수 있을 뿐만 아니라 원가절감 효과를 얻을 수 있다.
도 1은 종래 HDP-CVD 산화막의 DED 공정에 의해 갭매립 후의 WTWNU를 나타낸 도면.
도 2 내지 도 4는 본 발명의 실시예에 따른 HDP-CVD 산화막의 DED 공정에 의해 갭매립 후의 WTWNU를 나타낸 도면으로서,
도 2는 HDP-CVD 산화막 증착의 도포단계에서 식각시 NF3 개스의 유량을 각각 120sccm으로 설정한 경우를 나타내는 도면이고, 도 3 및 도 4는 NF3 개스의 유량을 각각 100sccm 및 60sccm 으로 설정한 경우를 나타내는 도면.

Claims (6)

  1. 제 1 HDP-CVD 산화막 증착, 식각 및 제 2 HDP-CVD 산화막 증착에 의한 반도체 소자의 갭매립 방법으로서,
    상기 HDP-CVD 산화막 증착은 사전도포 단계, 사전가열 단계, 휴지기 단계, 메인증착 단계, 및 사후증착 단계를 포함하고,
    상기 사전도포 단계는
    CVD 챔버벽에 산화막을 비교적 두껍게 증착하는 단계와,
    상기 챔버벽에 증착된 산화막을 일부 식각하는 단계로 이루어지는 반도체 소자의 갭매립 방법.
  2. 제 1 항에 있어서,
    상기 사전도포 단계에서, 증착은 200 내지 400sccm의 O2, 100 내지 200sccm의 SiH4, 및 310 내지 350sccm의 He를 이용하여, 3500 내지 4500W의 소오스 전력 하에서 96초 동안 수행하는 것을 특징으로 하는 반도체 소자의 갭매립 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 사전도포 단계에서, 식각은 400sccm의 He 에 60 내지 120sccm의 NF3 를 부가하여 50 내지 100초 동안 수행하는 것을 특징으로 하는 반도체 소자의 갭매립 방법.
  4. 제 3 항에 있어서,
    상기 사전가열 단계는 100sccm의 He 와 350 내지 550sccm의 O2 를 이용하여 4000W의 전력 하에서 150초 동안 수행하는 것을 특징으로 하는 반도체 소자의 갭매립 방법.
  5. 제 4 항에 있어서,
    상기 휴지기 단계는 475sccm의 O2와 325sccm의 He을 이용하여 4000 내지 5000W의 전력하에서 수행하는 것을 특징으로 하는 반도체 소자의 갭매립 방법.
  6. 제 5 항에 있어서,
    상기 사후증착 단계는 475sccm의 O2와 325sccm의 He을 이용하여 3500 내지 4500W의 전력하에서 수행하는 것을 특징으로 하는 반도체 소자의 갭매립 방법.
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