KR100512581B1

KR100512581B1 - 질화갈륨 에피층 성장 방법

Info

Publication number: KR100512581B1
Application number: KR10-2004-0000815A
Authority: KR
Inventors: 문영부
Original assignee: 엘지전자 주식회사
Priority date: 2004-01-07
Filing date: 2004-01-07
Publication date: 2005-09-06
Also published as: KR20050072861A

Abstract

본 발명은 질화갈륨 에피층 성장 방법에 관한 것으로, 기판 상부에 질화갈륨층을 성장시키고, 상기 질화갈륨층 상부에 버퍼층을 성장시켜 상기 질화갈륨층에 존재하는 전위의 끝단면에 중심이 일치되는 V-결함을 버퍼층에 형성하는 제 1 단계와; 상기 V-결함이 형성된 버퍼층 상부에 절연막을 형성하고, 상기 절연막 상부에 포토레지스트막을 형성하는 제 2 단계와; 상기 절연막이 노출되고, V-결함 내부에 포토레지스트막이 채워지도록, 상기 포토레지스트막의 일부를 플라즈마 에칭으로 제거하는 제 3 단계와; 상기 V-결함 내부에 채워진 포토레지스트막으로 마스킹하여, 상기 버퍼층이 노출되도록, 상기 절연막을 제거한 후, 포토레지스트막을 제거하는 제 4 단계와; 상기 버퍼층과 절연막 상부에 질화갈륨 에피층을 형성하는 제 5 단계로 구성된다.

따라서, 본 발명은 전위의 끝단면에 중심이 일치되는 V-결함을 갖는 버퍼층을 형성하고, 그 V-결함 내부에 전위를 차단하는 절연막을 형성하여, 성장된 질화갈륨층에 전위 전파를 억제하고, 전 기판 영역에 걸쳐 고르게 전위농도를 감소시킬 수 있는 효과가 발생한다.

Description

질화갈륨 에피층 성장 방법 {Method of growing GaN epi-layer}

본 발명은 질화갈륨 에피층 성장 방법에 관한 것으로, 보다 상세하게는 전위가 존재하는 위치에 V자 형태의 결함(Defect)(이하 'V-결함'이라 칭함.)을 갖는 버퍼층을 형성하고, 그 V-결함 내부에 전위(Dislocation)를 차단하는 절연막을 형성하여, 성장된 질화갈륨층에 전위의 전파를 억제하고, 전 기판 영역에 걸쳐 고르게 전위농도를 감소시킬 수 있어, 성장된 질화갈륨 에피층을 대면적 LED 소자에 적용할 수 있는 질화갈륨 에피층 성장 방법에 관한 것이다.

최근, III-Ⅴ계 화합물 반도체를 사용한 발광소자는 점차 그 용도가 여러 분야로 넓혀지고 있다.

특히, 이들 물질을 이용한 LD 및 LED는 총 천연색 전광판, 신호등과 같은 디스플레이와 고밀도 광 기록 매체의 개발 등을 위해서 필수적이라고 할 수 있겠다.

그러나, 이러한 III-Ⅴ계 화합물 반도체를 이용한 발광소자의 제조에서 현재까지 남아있는 가장 큰 어려움의 하나는 질화물계 화합물 반도체 성장의 기본이 되는 질화갈륨(GaN) 에피층의 전위(Dislocation) 농도를 쉽게 줄이기 어렵다는 점이다.

현재, 생산되고 있는 GaN 에피층의 전위 농도는 10⁸ ~ 10⁹/cm²이므로, 일반적인 III-V족 화합물 반도체의 전위 농도인 10⁴/cm² 대비할 때, 많은 기술적 개선이 필요함을 알 수 있다.

한편, 현재 가장 많이 사용되고 저 결함 농도의 GaN 성장 방법은 사파이어 기판 상부에 SiO₂ 또는 Si₃N₄ 등으로 패턴을 형성한 후, 마스킹되지 않은 부분에만, GaN 에피층을 성장시키는 LEO(Lateral Epitaxial Overgrowth)방법과 GaN 에피층을 1차 성장 후, 패턴 형성 후 일부 영역을 에칭하여 그루브(Groove)를 형성하고, 그 상부에 다시 GaN 에피층을 재 성장하는 펜디오(Pendeo) 방법이 있다.

이러한 종래의 방법들은 모두 에피층의 성장과정에서 측면 방향으로 대부분 성장되어 사파이어 기판과 GaN 에피층 사이의 계면에서 형성된 결함이 상층부로 이동하는 것을 억제하는 방법이다.

그러나, 이 방법들은 전위 자체의 생성을 억제하여 농도를 줄이기보다는 전위 생성 영역을 조절하여 국부적인 영역의 전위를 줄이는 방법을 택하고 있기 때문에, 측면 성장이 가지는 제한적 특성으로 조절 영역의 크기에 제한을 받게 된다.

따라서, LD와 같이 소자 면적이 작은 경우에는 전위가 없는 질화갈륨 영역에 소자를 구현할 수 있지만, LED와 같은 대면적 디바이스의 경우에는 성장된 질화갈륨에 불균일한 전위 농도 분포 때문에, 적용하기 어려운 것이 현실이다.

본 발명은 상기한 바와 같은 문제점을 해결하기 위하여, 전위의 끝단면에 중심이 일치되는 V-결함을 갖는 버퍼층을 형성하고, 그 V-결함 내부에 전위를 차단하는 절연막을 형성하여, 성장된 질화갈륨층에 전위 전파를 억제하고, 전 기판 영역에 걸쳐 고르게 전위농도를 감소시킬 수 있는 질화갈륨 에피층 성장 방법을 제공하는 데 목적이 있다.

상기한 본 발명의 목적들을 달성하기 위한 바람직한 양태(樣態)는, 기판 상부에 질화갈륨층을 성장시키고, 상기 질화갈륨층 상부에 버퍼층을 성장시켜 상기 질화갈륨층에 존재하는 전위의 끝단면에 중심이 일치되는 V-결함을 버퍼층에 형성하는 제 1 단계와;

상기 V-결함이 형성된 버퍼층 상부에 절연막을 형성하고, 상기 절연막 상부에 포토레지스트막을 형성하는 제 2 단계와;

상기 절연막이 노출되고, V-결함 내부에 포토레지스트막이 채워지도록, 상기 포토레지스트막의 일부를 플라즈마 에칭으로 제거하는 제 3 단계와;

상기 V-결함 내부에 채워진 포토레지스트막으로 마스킹하여, 상기 버퍼층이 노출되도록, 상기 절연막을 제거한 후, 포토레지스트막을 제거하는 제 4 단계와;

상기 버퍼층과 절연막 상부에 질화갈륨 에피층을 형성하는 제 5 단계로 구성된 질화갈륨 에피층 성장 방법이 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.

도 1a와 1b는 본 발명에 따른 V-결함(Defect)을 생성하는 방법을 설명하기 위한 개념도로서, 먼저, 도 1a에 도시된 바와 같이, 기판(100) 상부에 질화갈륨층(110)을 성장시키고, 상기 질화갈륨층(110) 상부에 500 ~ 1000℃ 정도의 저온에서 질화갈륨층과 InGaN층으로 이루어진 다층(Multi-layer)(120)을 성장시킨다.

여기서, 상기 기판(100)은 사파이어 기판 또는 실리콘 카바이드 기판이 바람직하다.

이렇게, 질화갈륨층 상부에 저온에서 질화갈륨층과 InGaN층으로 이루어진 다층(Multilayer)(120)을 성장시키면(다층(120)은 도 1a의 우측과 같이, 질화갈륨층(121), InGaN층(122), 질화갈륨층(123)과 InGaN층(124)을 순차적으로 적층하여 형성함), 기판(100)과 질화갈륨층(110) 사이의 계면에서 발생된 전위(10)에 접촉되는 V-결함(Defect)(20)이 상기 다층(120)에 생성되고, 이 V-결함(20)은 역 육각형 피라미드(Inverted hexagonal pyramid) 형태를 가진다.

이 때, 생성된 V-결함(20)은 질화갈륨층과 InGaN층으로 이루어진 다층(Multi-layer)(120)에 10⁸/cm²~ 10⁹/cm² 정도의 농도를 가지며 대부분의 전위 위치에서 발생시킬 수 있다.

그리고, 도 1b에 도시된 바와 같이, 기판(100) 상부에 제 1 질화갈륨층(131)을 성장시키고, 상기 제 1 질화갈륨층(131) 상부에 500 ~ 1000℃ 정도의 저온에서 제 2 질화갈륨층(132)을 성장시킨다.

상기 제 1 질화갈륨층(131) 상부에 저온에서 제 2 질화갈륨층(132)을 성장시키면, 상기 기판(100)과 제 1 질화갈륨층(131) 사이의 계면에서 발생된 전위(10)에 접촉되는 V-결함(Defect)(20)을 제 2 질화갈륨층(132)에 생성할 수 있게 된다.

도 2a 내지 2f는 본 발명에 따른 V-결함을 이용한 질화갈륨 에피층 성장 공정도로서, 기판(100) 상부에 질화갈륨층(150)을 성장시키고, 상기 질화갈륨층(150) 상부에 500 ~ 1000℃ 정도의 저온에서 InGaN층과 질화갈륨층으로 이루어진 다층(Multi-layer) 또는 질화갈륨층으로 이루어진 버퍼층(170)을 성장시켜 상기 사파이어 기판(100)에 접촉된 질화갈륨층(150)에 존재하는 전위(10)에 접촉되는 V-결함(20)을 버퍼층(170)에 형성한다.(도 2a)

이렇게, 상기 질화갈륨층(150) 상부에 500 ~ 1000℃ 정도의 저온에서 버퍼층(170)을 성장시키면, 10⁸ ~ 10⁹/㎠ 정도의 농도를 갖는 V-결함(20)이 버퍼층(170)에 형성된다.

여기서, 상기 V-결함(20)의 중심은 전위(10)의 끝단면에 일치된다.

이 때, 상기 버퍼층(170)은 상기 InGaN층과 질화갈륨층으로 이루어진 다층 이 적어도 둘 이상 적층되어 형성된 것이 바람직하다.

그리고, 상기 버퍼층(170)이 InGaN층과 질화갈륨층으로 이루어진 다층일 경우, 상기 InGaN층의 총 조성에서 In의 조성은 2 ~ 30%가 바람직하고, InGaN층은 5 ~ 100Å 정도의 두께로 형성하고, 질화갈륨층은 5 ~ 10000Å 정도의 두께로 형성하는 것이 바람직하다.

또한, 상기 버퍼층(170)이 질화갈륨층인 경우, 10 ~ 10000Å 정도의 두께로 형성한다.

그 후, 상기 V-결함(20)이 형성된 버퍼층(170) 상부에 절연막(210)을 형성하고(도 2b), 상기 절연막(210) 상부에 포토레지스트막(220)을 형성한다.(도 2c)

여기서, 상기 절연막(210)은 SiO₂ 또는 Si₃N₄인 것이 바람직하다.

이 때, 포토레지스트막(220)은 상기 V-결함(20)을 채우게 된다.

그 다음, 상기 절연막(210)이 노출되고, V-결함(20) 내부에 포토레지스트막(220)이 채워지도록, 상기 포토레지스트막(220)의 일부를 플라즈마 에칭으로 제거한다.(도 2d)

연이어, 상기 V-결함(20) 내부에 채워진 포토레지스트막(220)으로 마스킹하여, 상기 버퍼층(170)이 노출되도록, 상기 절연막(210)을 제거한 후, 포토레지스트막(220)을 제거하여, 상기 V-결함(20) 내부면에만 절연막(210a)을 남겨놓는다.(도 2e)

결국, 도 2e에 도시된 바와 같이, 전위(10)는 V-결함(20) 내부면에 남아 있는 절연막(210a)에 의해 차단되게 된다.

마지막으로, 상기 버퍼층(170)과 남아있는 절연막(210a) 상부에 질화갈륨 에피층(250)을 형성한다.(도 2f)

그러므로, 본 발명은 전위가 존재하는 위치에 V-결함 마스크를 형성하여 전위의 전파를 억제하여 전 기판 영역에 걸쳐 전위농도를 감소시킬 수 있게된다.

도 3은 본 발명에 따라 버퍼층에 형성된 V-결함을 도시한 상면도로서, 버퍼층(170)에는 상면에서 볼 때, 육각형 형상의 V-결함(20)이 형성된다.

이 때, V-결함의 크기는 육각형 한 면(20a)에서 대향되는 다른 면(20b)까지의 폭(W)으로 정의될 수 있는데, 이 V-결함의 크기는 500 ~ 5000Å이 바람직하다.

한편, 상기 V-결함의 크기는 다음과 같은 방법에 의해 조절될 수 있다.

1. InGaN층과 질화갈륨층으로 이루어진 다층의 전체 두께를 변화시켜 조절한다.

즉, InGaN층과 질화갈륨층으로 이루어진 다층의 전체 두께가 증가되면, V-결함의 크기가 증가된다.

2. InGaN층과 질화갈륨층으로 이루어진 다층을 적층한 후, 저온(500 ~ 1000℃)에서 추가적으로 질화갈륨층을 적층시키고, 이 추가적으로 적층된 질화갈륨층의 두께를 조절하여 V-결함의 크기를 조절할 수 있다.

전술된 바와 같이, 본 발명은 전위가 존재하는 위치에 V-결함을 형성하고, 그 V-결함 내부에 전위를 차단하는 절연막을 형성하여, 성장된 질화갈륨층에 전위의 전파를 억제하고, 전 기판 영역에 걸쳐 고르게 전위농도를 감소시킬 수 있는 장점이 있다.

따라서, 본 발명은 LD 제조에 사용하기 위하여, LEO 및 PENDEO 등 종래의 방법으로 성장된 질화갈륨 에피층에 불균일한 전위 농도 분포 때문에, 대면적 LED 소자에 적용하기 어려웠던 문제점을 해결할 수 있게 된다.

이상 상술한 바와 같이, 본 발명은 전위의 끝단면에 중심이 일치되는 V-결함을 갖는 버퍼층을 형성하고, 그 V-결함 내부에 전위를 차단하는 절연막을 형성하여, 성장된 질화갈륨층에 전위 전파를 억제하고, 전 기판 영역에 걸쳐 고르게 전위농도를 감소시킬 수 있으며, 성장된 질화갈륨 에피층을 대면적 LED 소자에 적용할 수 있는 효과가 있다.

본 발명은 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

도 1a와 1b는 본 발명에 따른 V-결함(Defect)을 생성하는 방법을 설명하기 위한 개념도

도 2a 내지 2f는 본 발명에 따른 V-결함을 이용한 질화갈륨 에피층 성장 공정도

도 3은 본 발명에 따라 버퍼층에 형성된 V-결함을 도시한 상면도

<도면의 주요부분에 대한 부호의 설명>

10 : 전위(Dislocation) 20 : V-결함(Defect)

100 : 기판 110,121,123,131,132,150 : 질화갈륨층

120 : 다층(Multi-layer) 122,124 : InGaN층

170 : 버퍼층 210,210a : 절연막

220 : 포토레지스트막

Claims

기판 상부에 질화갈륨층을 성장시키고, 상기 질화갈륨층 상부에 버퍼층을 성장시켜 상기 질화갈륨층에 존재하는 전위(Dislocation)의 끝단면에 중심이 일치되는 V-결함을 버퍼층에 형성하는 제 1 단계와;

상기 V-결함이 형성된 버퍼층 상부에 절연막을 형성하고, 상기 절연막 상부에 포토레지스트막을 형성하는 제 2 단계와;

상기 절연막이 노출되고, V-결함 내부에 포토레지스트막이 채워지도록, 상기 포토레지스트막의 일부를 플라즈마 에칭으로 제거하는 제 3 단계와;

상기 V-결함 내부에 채워진 포토레지스트막으로 마스킹하여, 상기 버퍼층이 노출되도록, 상기 절연막을 제거한 후, 포토레지스트막을 제거하는 제 4 단계와;

상기 버퍼층과 절연막 상부에 질화갈륨 에피층을 형성하는 제 5 단계로 구성된 질화갈륨 에피층 성장 방법.
제 1 항에 있어서,

상기 버퍼층은 질화갈륨층과 InGaN층으로 이루어진 다층(Multi-layer) 또는 질화갈륨층인 것을 특징으로 하는 질화갈륨 에피층 성장 방법.
제 2 항에 있어서,

상기 버퍼층은 질화갈륨층과 InGaN층으로 이루어진 다층(Multilayer)인 경우,

상기 InGaN층의 총 조성에서 In의 조성은 2 ~ 30%이고, InGaN층은 5 ~ 100Å 정도의 두께로 형성하고, 질화갈륨층은 5 ~ 10000Å 정도의 두께로 형성하는 것을 특징으로 하는 질화갈륨 에피층 성장 방법.
제 2 항에 있어서,

상기 버퍼층이 질화갈륨층인 경우,

상기 질화갈륨층은 10 ~ 10000Å 정도의 두께로 형성하는 것을 특징으로 하는 질화갈륨 에피층 성장 방법.
제 1 항에 있어서,

상기 절연막은 SiO₂ 또는 Si₃N₄인 것을 특징으로 하는 질화갈륨 에피층 성장 방법.
제 1 항에 있어서,

상기 기판은 사파이어 기판 또는 실리콘 카바이드 기판인 것을 특징으로 하는 질화갈륨 에피층 성장 방법.
제 1 항 또는 제 6 항 중 어느 한 항에 있어서,

상기 버퍼층은 500 ~ 1000℃ 정도의 저온에서 성장되는 것을 특징으로 하는 질화갈륨 에피층 성장 방법.
제 1 항 또는 제 6 항 중 어느 한 항에 있어서,

상기 V-결함의 형상은,

상기 버퍼층의 상부면에서 볼 때, 육각형 형상이며;

상기 V-결함의 크기를 상기 육각형 한 면에서 대향되는 다른 면까지의 폭(W)으로 정의될 때,

상기 V-결함의 크기는 500 ~ 5000Å인 것을 특징으로 하는 질화갈륨 에피층 성장 방법.