KR100511792B1 - Energy recovery apparatus and method of plasma display panel - Google Patents

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Abstract

본 발명은 스위치 소자에 의한 전류의 도통손실을 최소화시키고 회로구성을 간소화시킬 수 있도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법에 관한 것이다.The present invention relates to an energy recovery apparatus and a recovery method of a plasma display panel that can minimize the conduction loss of current by the switch element and simplify the circuit configuration.

본 발명은 플라즈마 디스플레이 패널과, 서스테인전압을 발생하는 전원과, 상기 전원에 의해 상기 패널의 전압이 상기 서스테인 전압으로 유지되는 동안 상기 전원으로부터의 에너지를 충전하는 인덕터와, 상기 인덕터에 에너지가 충전된 상태에서 상기 패널과 상기 전원 사이의 패스를 차단하여 상기 인덕터에 역전압이 유기되게하고 상기 역전압이 상기 패널에 공급되게 하는 스위치 소자들을 구비한다. The present invention provides a plasma display panel, a power supply for generating a sustain voltage, an inductor for charging energy from the power supply while the voltage of the panel is maintained by the power supply, and an energy charged in the inductor. And switching elements for blocking a path between the panel and the power supply so that a reverse voltage is induced in the inductor and the reverse voltage is supplied to the panel.

Description

플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법{ENERGY RECOVERY APPARATUS AND METHOD OF PLASMA DISPLAY PANEL} Energy recovery apparatus and recovery method of plasma display panel {ENERGY RECOVERY APPARATUS AND METHOD OF PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널의 에너지 회수장치에 관한 것으로, 특히 스위치 소자에 의한 전류의 도통손실을 최소화시키고 회로구성을 간소화시킬 수 있도록 한 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an energy recovery apparatus for a plasma display panel, and more particularly, to an energy recovery apparatus and a recovery method for a plasma display panel that can minimize a conduction loss of a current by a switch element and simplify a circuit configuration.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. Such flat panel displays include liquid crystal displays (LCDs), field emission displays (FEDs), plasma display panels (hereinafter referred to as "PDPs"), and electroluminescence (Electro). -Luminescence (EL) display.

이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.PDP is a display device using a gas discharge has the advantage that it is easy to manufacture a large panel. As a PDP, a three-electrode AC surface discharge type PDP having three electrodes and driven by an alternating voltage is typical.

도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1 전극(12Y) 및 제 2 전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.Referring to FIG. 1, a discharge cell of a three-electrode AC surface discharge type PDP includes a first electrode 12Y and a second electrode 12Z formed on the upper substrate 10, and an address formed on the lower substrate 18. An electrode 20X is provided.

제 1 전극(12Y)과 제 2 전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.The upper dielectric layer 14 and the passivation layer 16 are stacked on the upper substrate 10 having the first electrode 12Y and the second electrode 12Z side by side. Wall charges generated during plasma discharge are accumulated in the upper dielectric layer 14. The protective layer 16 prevents damage to the upper dielectric layer 14 due to sputtering generated during plasma discharge, and increases emission efficiency of secondary electrons. As the protective film 16, magnesium oxide (MgO) is usually used.

어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1 전극(12Y) 및 제 2 전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.The lower dielectric layer 22 and the partition wall 24 are formed on the lower substrate 18 on which the address electrode 20X is formed, and the phosphor 26 is coated on the surfaces of the lower dielectric layer 22 and the partition wall 24. The address electrode 20X is formed in the direction crossing the first electrode 12Y and the second electrode 12Z. The partition wall 24 is formed in parallel with the address electrode 20X to prevent ultraviolet rays and visible light generated by the discharge from leaking to the adjacent discharge cells.

형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.The phosphor 26 is excited by ultraviolet rays generated during plasma discharge to generate visible light of any one of red, green, and blue. Inert gas for gas discharge is injected into the discharge space provided between the upper and lower plates and the partition wall.

이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드는 다시 초기화 기간, 어드레스 기간, 서스테인 기간 및 소거기간으로 분할되어 구동된다. The three-electrode AC surface discharge type PDP is driven by being divided into a plurality of subfields, and gray scale display is performed by emitting light a number of times proportional to the weight of video data in each subfield period. The subfield is driven again by being divided into an initialization period, an address period, a sustain period, and an erase period.

여기서, 초기화 기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다.Here, the initialization period is a period during which uniform wall charges are formed in the discharge cells, the address period is a period during which selective address discharge occurs according to the logic value of the video data, and the sustain period is a discharge cell in which the address discharge has occurred. Is a period for maintaining the discharge. The erasing period is a period of erasing the sustain discharge generated in the sustain period.

이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 제 1 전극(12Y) 및 제 2 전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다. The address discharge and the sustain discharge of the AC surface discharge PDP driven in this way require a high voltage of several hundred volts or more. Therefore, an energy recovery apparatus is used to minimize the driving power required for the address discharge and the sustain discharge. The energy recovery apparatus recovers the voltage between the first electrode 12Y and the second electrode 12Z and uses the voltage recovered as the drive voltage at the next discharge.

도 2를 참조하면, 'Weber(USP-5081400)'에 의해 제안된 PDP의 에너지 회수장치(30, 32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 제 1 전극(Y)과 제 2 전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 에너지 회수장치(30)는 제 1 전극(Y)에 서스테인 펄스를 공급한다. 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번되게 동작하면서 제 2 전극(Z)에 서스테인 펄스를 공급한다. Referring to FIG. 2, the energy recovery devices 30 and 32 of the PDP proposed by 'Weber (USP-5081400)' are symmetrically installed with the panel capacitor Cp interposed therebetween. Here, the panel capacitor Cp equivalently represents the capacitance formed between the first electrode Y and the second electrode Z. FIG. The first energy recovery device 30 supplies a sustain pulse to the first electrode (Y). The second energy recovery device 32 supplies a sustain pulse to the second electrode Z while operating alternately with the first energy recovery device 30.

종래의 PDP의 에너지 회수장치(30, 32)의 구성을 제 1 에너지 회수장치(30)를 참조하여 설명하기로 한다. 제 1 에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2, S4)를 구비한다.The configuration of the energy recovery devices 30 and 32 of the conventional PDP will be described with reference to the first energy recovery device 30. The first energy recovery device 30 includes the inductor L connected between the panel capacitor Cp and the source capacitor Cs, and the first and the first connected in parallel between the source capacitor Cs and the inductor L. Three switches S1 and S3 and second and fourth switches S2 and S4 connected in parallel between the panel capacitor Cp and the inductor L are provided.

제 2 스위치(S2)는 서스테인 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다. The second switch S2 is connected to the sustain voltage source Vs, and the fourth switch S4 is connected to the ground voltage source GND. The source capacitor Cs recovers and charges the voltage charged to the panel capacitor Cp during the sustain discharge, and supplies the charged voltage to the panel capacitor Cp again. The source capacitor Cs is charged with a voltage of Vs / 2 corresponding to half of the sustain voltage source Vs. The inductor L forms a resonance circuit together with the panel capacitor Cp. The first to fourth switches S1 to S4 control the flow of current.

한편, 제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다. Meanwhile, the fifth and sixth diodes D5 and D6 respectively provided between the first and second switches S1 and S2 and the inductor L prevent the current from flowing in the reverse direction.

도 3은 제 1 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.3 is a timing diagram and waveform diagrams illustrating on / off timing of the first energy recovery device switches and an output waveform of the panel capacitor.

T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.The operation process will be described in detail assuming that the panel capacitor Cp is charged with a voltage of 0 volts and the source capacitor Cs is charged with a voltage of Vs / 2 before the T1 period.

T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 2배인 Vs 전압이 충전된다.In the T1 period, the first switch S1 is turned on to form a current path from the source capacitor Cs to the first switch S1, the inductor L, and the panel capacitor Cp. When the current path is formed, the voltage of Vs / 2 charged in the source capacitor Cs is supplied to the panel capacitor Cp. At this time, since the inductor L and the panel capacitor Cp form a series resonant circuit, the panel capacitor Cp is charged with a Vs voltage that is twice the voltage of the source capacitor Cs.

T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 제 1 전극(Y)에 공급된다. 제 1 전극(Y)에 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.In the T2 period, the second switch S2 is turned on. When the second switch S2 is turned on, the voltage of the sustain voltage source Vs is supplied to the first electrode Y. The voltage of the sustain voltage source Vs supplied to the first electrode Y prevents the voltage of the panel capacitor Cp from falling below the sustain voltage source Vs so that sustain discharge occurs normally. On the other hand, since the voltage of the panel capacitor Cp has risen to Vs in the period T1, the driving power supplied from the outside to cause the sustain discharge is minimized.

T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 제 1 전극(Y)은 T3의 기간동안 서스테인 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.In the T3 period, the first switch S1 is turned off. At this time, the first electrode Y maintains the voltage of the sustain voltage source Vs for the period of T3. In the T4 period, the second switch S2 is turned off and the third switch S3 is turned on. When the third switch S3 is turned on, a current path is formed from the panel capacitor Cp to the source capacitor Cs through the inductor L and the third switch S3 to charge the panel capacitor Cp. The voltage is recovered to the source capacitor Cs. At this time, the source capacitor Cs is charged with a voltage of Vs / 2.

T5 기간에는 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 제 1 전극(Y) 및 제 2 전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다. In the T5 period, the third switch S3 is turned off and the fourth switch S4 is turned on. When the fourth switch S4 is turned on, a current path is formed between the panel capacitor Cp and the base voltage source GND, so that the voltage of the panel capacitor Cp drops to zero volts. In the T6 period, the state of T5 is maintained for a certain time. In fact, the AC drive pulses supplied to the first electrode Y and the second electrode Z are obtained by periodically repeating the periods T1 to T6.

한편, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 서로 반대 극성을 가지는 서스테인 펄스전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다. Meanwhile, the second energy recovery device 32 alternately operates with the first energy recovery device 30 to supply a driving voltage to the panel capacitor Cp. Accordingly, the sustain capacitor voltage Vs having opposite polarities are supplied to the panel capacitor Cp. As such, sustain pulse voltages Vs having opposite polarities are supplied to the panel capacitor Cp so that sustain discharge occurs in the discharge cells.

하지만, 이와 같은 종래의 에너지 회수장치(30, 32)들은 제 1 전극(Y) 측에 설치된 제 1 에너지 회수장치(30) 및 제 2 전극(Z) 측에 설치된 제 2 에너지 회수장치(32)가 각각 동작함으로써 많은 회로부품들(스위칭 소자 등)이 필요하게 되고, 이에 따라 제조비용이 상승되는 문제점이 있다. 아울러, 전류의 패스 상의 다수의 스위치들(다이오드, 스위치소자, 인덕터)의 도통손실로 인하여 많은 소비전력이 소모되게 된다.However, these conventional energy recovery devices 30 and 32 are the first energy recovery device 30 provided on the first electrode (Y) side and the second energy recovery device (32) provided on the second electrode (Z) side. Each operation requires a large number of circuit components (switching elements, etc.), thereby increasing the manufacturing cost. In addition, a large amount of power is consumed due to the conduction loss of a plurality of switches (diode, switch element, inductor) on the path of current.

한편, 도 4를 참조하면, 'NEC(USP-5670974)'에 의해 제안된 PDP의 에너지 회수장치는 PDP(1)의 주사전극과 유지전극 사이에 형성되는 정전용량을 등가적으로 나타내는 패널 커패시터(40)와, 패널 커패시터(Cp)에 병렬로 접속되는 충방전 회로부(2) 및 전압 클램프부(3)를 구비한다. 특히, 충방전 회로부(2)는 상기 패널(1)의 패널 커패시터(40)에 병렬에 접속되고 패널 커패시터(40)의 방전시 발생되는 공진 전류의 역극성에 재충전하는 코일(8)과, 2개의 스위치들(12, 13)을 구비한다. 이 2개의 스위치(12, 13)들은 코일(8)에 대해 쌍방향 스위치를 형성하게 된다. 즉, 패널 커패시터(40)의 일측에는 게이트단자에 공급되는 다른 스위치 구동 입력신호(IN5, IN6) 각각에 의해 제어되는 N채널 FET에 의해 형성된 2개의 스위치들(12, 13) 및 각각의 2개의 스위치들(12, 13)에 직렬 접속되는 역방향 전류 저지용 다이오드(10, 11)가 직렬 접속된다. 또 패널 커패시터(40)의 다른 일측에는 병렬 접속된 코일(8)과 저항(9)의 일단이 접속된다. 이 때, 병렬 접속된 코일(8)과 저항(9)의 타단은 다이오드(10, 11)의 타단에 공통으로 접속된다. 상술한 패널(1)의 패널 커패시터(40)와 충방전 회로(2)는 병렬 공진회로를 형성한다. 한편, 충방전 회로부(2)의 코일(8)에 병렬 접속되는 저항(9)은 파형의 진동을 방지하기 위해서 설치된 덤핑 저항이다.On the other hand, referring to Figure 4, the energy recovery device of the PDP proposed by 'NEC (USP-5670974)' is a panel capacitor (equivalently showing the capacitance formed between the scan electrode and the sustain electrode of the PDP ( 40 and a charge / discharge circuit portion 2 and a voltage clamp portion 3 connected in parallel to the panel capacitor Cp. In particular, the charge / discharge circuit part 2 is connected to the panel capacitor 40 of the panel 1 in parallel and the coil 8 to recharge to the reverse polarity of the resonant current generated during the discharge of the panel capacitor 40, and 2 Two switches 12, 13. These two switches 12, 13 form a bidirectional switch with respect to the coil 8. That is, one side of the panel capacitor 40 has two switches 12 and 13 formed by the N-channel FET controlled by each of the other switch driving input signals IN5 and IN6 supplied to the gate terminal and each of the two switches 12 and 13. Reverse current blocking diodes 10, 11 connected in series to the switches 12, 13 are connected in series. On the other side of the panel capacitor 40, a coil 8 connected in parallel and one end of the resistor 9 are connected. At this time, the other ends of the coils 8 and the resistors 9 connected in parallel are commonly connected to the other ends of the diodes 10 and 11. The panel capacitor 40 and the charge / discharge circuit 2 of the panel 1 described above form a parallel resonance circuit. On the other hand, the resistor 9 connected in parallel to the coil 8 of the charge / discharge circuit part 2 is a dumping resistor provided in order to prevent vibration of a waveform.

전압 클램프부(3)는 제 1 내지 제 4 스위치들(4, 5, 6, 7)들로 구성되고, 이 중 제 1 및 제 3 스위치(4, 6)들은 패널 커패시터(40)의 일단과 전원 전압원들(GND, -VS) 사이에 각각 접속되고, 제 2 및 제 4 스위치(6, 7)들은 패널 커패시터(40)의 타단과 전원 전압원들(GND, -VS) 사이에 접속된다. 제 1 및 제 2 스위치들(4, 5)은 P채널 FET이고, 제 3 및 제 4 스위치들(6, 7)은 N채널 FET이고, 스위치들(4, 6)과 스위치들(5, 7) 각각은 CMOS형 회로 구성으로 형성된다.The voltage clamp part 3 is composed of first to fourth switches 4, 5, 6 and 7, wherein the first and third switches 4 and 6 are connected to one end of the panel capacitor 40. The power supply voltage sources GND and -VS are respectively connected, and the second and fourth switches 6 and 7 are connected to the other end of the panel capacitor 40 and the power supply voltage sources GND and -VS. The first and second switches 4, 5 are P-channel FETs, the third and fourth switches 6, 7 are N-channel FETs, the switches 4, 6 and the switches 5, 7. ) Are each formed in a CMOS circuit configuration.

이와 같은, PDP의 에너지 회수장치는 패널(1)의 패널 커패시터(40) 및 충방전 회로부(2)의 코일(8) 등으로 병렬 공진회로를 형성하고 각 스위치(4, 5, 6, 7) 각각의 구동에 의해 패널 커패시터(40)의 충방전을 반복하여 무효전력을 줄이게 된다.The energy recovery device of the PDP forms a parallel resonant circuit using the panel capacitor 40 of the panel 1 and the coil 8 of the charge / discharge circuit unit 2, and the switches 4, 5, 6, 7. Each driving is repeated to charge and discharge the panel capacitor 40 to reduce the reactive power.

도 5는 도 4에 도시된 패널의 구동전압 및 구동 전류파형의 파형도이다. 도 5를 참조하면, 파형들(IN1 내지 IN6)은 도 4에 도시된 FET 스위치들(12, 13)과 스위치들(4, 5, 6, 7)을 구동시키기 위한 입력파형이다. 파형(VCP)은 패널 커패시터(40)의 양단 전압파형이고, 파형(IL)은 코일(8)에 흐르는 전류파형이다.5 is a waveform diagram of a driving voltage and a driving current waveform of the panel shown in FIG. 4. Referring to FIG. 5, the waveforms IN1 to IN6 are input waveforms for driving the FET switches 12 and 13 and the switches 4, 5, 6, and 7 shown in FIG. 4. The waveform VCP is a voltage waveform at both ends of the panel capacitor 40, and the waveform IL is a current waveform flowing through the coil 8.

이를 상세히 하면, 먼저, A' 기간 이전인 t=0에서는 패널(1)의 패널 커패시터(40)에는 전하가 전혀 충전되어 있지 않다고 가정하여 동작과정을 상세히 설명하기로 한다.In detail, first, the operation process will be described in detail assuming that no charge is charged in the panel capacitor 40 of the panel 1 at t = 0 before the A 'period.

A' 기간에서는 제 2 스위치(4) 및 제 4 스위치(7)가 턴-온되면. 도 6a에 도시된 바와 같이 기저전압원(GND)으로부터 제 1 스위치(4), 패널 커패시터(40), 제 4 스위치(7) 및 역전압원(-VS)으로 이어지는 전류패스가 형성된다. 이렇게 전류패스가 형성되면 패널 커패시터(40)에 전하가 충전된다.In the period A ', when the second switch 4 and the fourth switch 7 are turned on. As shown in FIG. 6A, a current path is formed from the base voltage source GND to the first switch 4, the panel capacitor 40, the fourth switch 7, and the reverse voltage source (-VS). When the current path is formed in this way, the panel capacitor 40 is charged with charge.

B 기간에서는 스위치(12)가 턴-온되면, 도 6b에 도시된 바와 같이 패널 커패시터(40)의 일단, 코일(8), 다이오드(10), 스위치(12) 및 패널 커패시터(40)의 타단으로 이어지는 전류패스가 형성된다. 이렇게 전류패스가 형성되면 패널 커패시터(40)로부터의 방전전류가 코일(8)로 공급된다. 이 때, 코일(8)에는 역 기전력이 발생해 공진 전류(IL)가 흐르게 되므로 패널 커패시터(40)의 전류가 0(Zero)에 이르게 되면 패널 커패시터(40)에 인가되는 전압(VCP)은 최대의 역전압(-VS)이 된다.In the period B, when the switch 12 is turned on, one end of the panel capacitor 40, the other end of the coil 8, the diode 10, the switch 12, and the panel capacitor 40, as shown in FIG. 6B. A current path is formed that leads to. When the current path is formed, the discharge current from the panel capacitor 40 is supplied to the coil 8. At this time, since the counter electromotive force is generated in the coil 8 and the resonant current IL flows, when the current of the panel capacitor 40 reaches zero, the voltage VCP applied to the panel capacitor 40 is maximum. Becomes the reverse voltage (-VS).

C 기간에서는 패널 커패시터(40)에 최대의 역전압(-VS)이 인가되었을 때, 제 2 스위치(5) 및 제 3 스위치(6)가 턴-온됨으로써 도 6c에 도시된 바와 같이 기저전압원(GND), 제 2 스위치(5), 패널 커패시터(40), 제 3 스위치(6) 및 역전압원(-VS)으로 이어지는 전류패스가 형성된다. 이렇게 전류패스가 형성되면 패널 커패시터(40)의 제 3 스위치(6)의 일단은 역전압(-VS)에 클램프 된다. 이 때, 패널 커패시터(40)의 극성은 A' 기간에 역극성이 된다.In the C period, when the maximum reverse voltage (-VS) is applied to the panel capacitor 40, the second switch 5 and the third switch 6 are turned on so that the base voltage source ( GND), a second switch 5, a panel capacitor 40, a third switch 6 and a current path leading to the reverse voltage source (-VS) are formed. When the current path is formed in this way, one end of the third switch 6 of the panel capacitor 40 is clamped to the reverse voltage (-VS). At this time, the polarity of the panel capacitor 40 becomes reverse polarity in the period A '.

D 기간에서는 제 2 및 제 3 스위치(5, 6)가 턴-오프된 후 스위치(13)가 턴-온된다. 이로 인하여, D 기간에서는 도 6d에 도시된 바와 같이 패널 커패시터(40)의 타단, 스위치(13), 코일(8) 및 패널 커패시터(40)의 일단으로 이어지는 전류패스가 형성된다. 이렇게 전류패스가 형성되면 패널 커패시터(40)에 저장된 전하는 코일(8)로 방전된다. 즉, B 기간과는 역방향 전류(IL)가 흐르게 된다. 한편, 패널 커패시터(40)의 전압(VCP)이 상승하여 0이 될 때 코일(8)에는 최대 전류가 흐르게 된다. 따라서, 패널 커패시터(40)는 역극성 전압이 재충전된다.In the D period, the switch 13 is turned on after the second and third switches 5 and 6 are turned off. For this reason, in the period D, a current path is formed that leads to the other end of the panel capacitor 40, the switch 13, the coil 8, and one end of the panel capacitor 40, as shown in FIG. When the current path is formed, the electric charge stored in the panel capacitor 40 is discharged to the coil 8. That is, the reverse direction IL flows with the B period. On the other hand, when the voltage VCP of the panel capacitor 40 rises to zero, the maximum current flows in the coil 8. Thus, the panel capacitor 40 is recharged with reverse polarity voltage.

A 기간에서는 코일(8)의 역기전력에 의해 패널 커패시터(40)에 역극성 전압의 재충전이 종료되면 스위치(13)가 턴-오프되고, 도 6e에 도시된 바와 같이 제 1 및 제 4 스위치(4, 7)가 턴-온된다. 이에 따라, 패널 커패시터(40)의 전하는 다음의 사이클까지 유지된다. 그런 다음에는 A'로부터 D기간까지 반복적으로 동작된다.In period A, when the recharge of the reverse polarity voltage to the panel capacitor 40 is terminated by the counter electromotive force of the coil 8, the switch 13 is turned off, and as shown in FIG. 6E, the first and fourth switches 4 , 7) is turned on. Thus, the charge of the panel capacitor 40 is maintained until the next cycle. Then, the operation is repeatedly performed from A 'to D period.

이와 같이, PDP의 에너지 회수장치는 패널 커패시터(40), 코일(8) 및 각 스위치의 타이밍을 제어한 공진 동작에 의해 패널 커패시터(40)의 충방전 전력을 감소시키고, 다음의 사이클까지의 사이에 이전 사이클의 무효전력의 대부분을 적은 부품으로 회수할 수 있게 된다.In this way, the energy recovery device of the PDP reduces the charge / discharge power of the panel capacitor 40 by the resonant operation in which the timing of the panel capacitor 40, the coil 8, and each switch is controlled, and until the next cycle. Most of the reactive power of the previous cycle can be recovered in fewer parts.

그러나, 'NEC(USP-5670974)'에서 제안된 PDP의 에너지 회수장치는 PDP(1)의 주사전극과 유지전극 각각에 에너지 회수장치와 서스테인 회로가 필요하여 회로구성이 복잡하게 된다. 이에 따라, 제조비용이 상승되는 문제점이 있다. 아울러, 'NEC(USP-5670974)'에서 제안된 PDP의 에너지 회수장치는 전류의 패스 상의 다수의 스위치들의 도통손실이 'Weber(USP-5081400)'에 의해 제안된 에너지 회수장치에 비하여 작으나 여전히 스위칭 소자들의 도통손실로 인하여 소비전력이 많다. However, the energy recovery device of the PDP proposed in 'NEC (USP-5670974)' requires an energy recovery device and a sustain circuit at each of the scan electrode and the sustain electrode of the PDP 1, which complicates the circuit configuration. Accordingly, there is a problem that the manufacturing cost is increased. In addition, the energy recovery device of PDP proposed by 'NEC (USP-5670974)' has a smaller conduction loss of the multiple switches on the path of current than the energy recovery device proposed by 'Weber (USP-5081400)'. Power consumption is high due to the conduction loss of devices.

따라서, 본 발명의 목적은 스위치 소자에 의한 전류의 도통손실을 최소화시키고 회로구성을 간소화시킬 수 있도록 한 PDP의 에너지 회수장치 및 회수방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide an energy recovery apparatus and a recovery method of a PDP that can minimize the conduction loss of current by the switch element and simplify the circuit configuration.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치는 PDP와, 서스테인전압을 발생하는 전원과, 상기 전원에 의해 상기 PDP의 전압이 상기 서스테인 전압으로 유지되는 동안 상기 전원으로부터의 에너지를 충전하는 인덕터와, 상기 인덕터에 에너지가 충전된 상태에서 상기 PDP과 상기 전원 사이의 패스를 차단하여 상기 인덕터에 역전압이 유기되게하고 상기 역전압이 상기 PDP에 공급되게 하는 스위치 소자들을 구비한다. In order to achieve the above object, the energy recovery device of the PDP according to the embodiment of the present invention is a PDP, a power supply for generating a sustain voltage, and the power supply from the power supply while the voltage of the PDP is maintained at the sustain voltage by the power supply; Inductors for charging the energy of the switching element and the switch elements for blocking the path between the PDP and the power in the state in which the inductor is charged to cause a reverse voltage is induced in the inductor and the reverse voltage is supplied to the PDP Equipped.

상기 에너지 회수장치에서 상기 인덕터는 상기 PDP로부터 회수되는 에너지를 저장함과 아울러 유기된 상기 역전압을 상기 PDP에 공급하는 것을 특징으로 한다.In the energy recovery device, the inductor stores the energy recovered from the PDP and supplies the reversed voltage to the PDP.

상기 에너지 회수장치에서 상기 전원은 상기 PDP을 제 1 극성의 서스테인 전압으로 충전시키는 제 1 전원과, 상기 PDP을 제 1 극성과 다른 제 2 극성의 서스테인 전압으로 충전시키는 제 2 전원을 구비하는 것을 특징으로 한다.In the energy recovery apparatus, the power supply includes a first power supply for charging the PDP with a sustain voltage of a first polarity, and a second power supply for charging the PDP with a sustain voltage of a second polarity different from the first polarity. It is done.

상기 에너지 회수장치에서 상기 스위치 소자들은 상기 제 1 전원과 상기 PDP 사이에 접속되는 제 1 스위치 소자와, 상기 제 2 전원과 상기 PDP 사이에 접속되는 제 2 스위치 소자와, 상기 인덕터와 상기 PDP 사이에 병렬 접속되는 제 3 및 제 4 스위치 소자와, 상기 제 3 스위치와 상기 PDP 사이에 접속되어 상기 PDP로부터의 역방향 전류를 차단하는 제 1 다이오드와, 상기 제 4 스위치와 상기 PDP 사이에 접속되어 상기 제 4 스위치로부터의 역방향 전류를 차단하는 제 2 다이오드를 구비한다.In the energy recovery device, the switch elements include a first switch element connected between the first power source and the PDP, a second switch element connected between the second power source and the PDP, and between the inductor and the PDP. Third and fourth switch elements connected in parallel, a first diode connected between the third switch and the PDP to block reverse current from the PDP, and connected between the fourth switch and the PDP; And a second diode that blocks reverse current from the switch.

상기 에너지 회수장치에서 상기 제 1 스위치 소자는 상기 PDP의 전압이 상기 제 1 극성의 서스테인 전압으로 유지되는 기간에 상기 제 1 전원과 상기 PDP 사이의 패스를 형성하고, 상기 PDP의 전압이 제 1 극성의 서스테인 전압에서 하강할 때 상기 1 전원과 상기 PDP 사이의 패스를 차단하는 것을 특징으로 한다.In the energy recovery device, the first switch element forms a path between the first power supply and the PDP in a period in which the voltage of the PDP is maintained at the sustain voltage of the first polarity, and the voltage of the PDP is a first polarity. It characterized in that the path between the first power supply and the PDP is blocked when falling at the sustain voltage of.

상기 에너지 회수장치에서 상기 제 2 스위치 소자는 상기 PDP의 전압이 상기 제 2 극성의 서스테인 전압으로 유지되는 기간에 상기 제 2 전원과 상기 PDP 사이의 패스를 형성하고, 상기 PDP의 전압이 상기 제 1 극성의 서스테인 전압으로 상승할 때 상기 제 2 전원과 상기 PDP 사이의 패스를 차단하는 것을 특징으로 한다.In the energy recovery apparatus, the second switch element forms a path between the second power supply and the PDP in a period in which the voltage of the PDP is maintained at the sustain voltage of the second polarity, and the voltage of the PDP is set to the first. The path between the second power supply and the PDP is blocked when the voltage rises to the sustain voltage of the polarity.

상기 에너지 회수장치에서 상기 제 3 스위치 소자는 상기 PDP의 전압이 상기 제 2 극성의 서스테인 전압으로 유지된 상태에서 상기 제 1 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 PDP의 패스를 형성하는 것을 특징으로 한다.In the energy recovery device, the third switch element forms a path between the inductor and the PDP while the PDP is charged with the sustain voltage of the first polarity while the voltage of the PDP is maintained at the sustain voltage of the second polarity. It is characterized by.

상기 에너지 회수장치에서 상기 제 4 스위치 소자는 상기 PDP의 전압이 상기 제 1 극성의 서스테인 전압으로 유지된 상태에서 상기 제 2 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 PDP 사이의 패스를 형성하는 것을 특징으로 한다.본 발명의 실시 예에 따른 PDP의 에너지 회수방법은 서스테인전압을 발생하는 전원을 상기 PDP에 접속하여 상기 PDP을 충전시키는 단계와, 상기 전원에 의해 상기 PDP의 전압이 상기 서스테인 전압으로 유지되는 동안 상기 전원으로부터의 에너지를 인덕터에 충전하는 단계와, 스위치 소자들을 이용하여 상기 인덕터에 에너지가 충전된 상태에서 상기 PDP과 상기 전원 사이의 패스를 차단하여 상기 인덕터에 역전압이 유기되게하고 상기 역전압이 상기 PDP에 공급되게 하는 단계를 포함한다. In the energy recovery device, the fourth switch element forms a path between the inductor and the PDP in a period in which the voltage of the PDP is charged with the sustain voltage of the second polarity while the voltage of the PDP is maintained at the sustain voltage of the first polarity. An energy recovery method of a PDP according to an embodiment of the present invention includes connecting a power source generating a sustain voltage to the PDP to charge the PDP, wherein the voltage of the PDP is sustained by the power supply. Charging energy from the power supply to the inductor while maintaining the voltage; and blocking a path between the PDP and the power supply while the inductor is charged with switch elements to induce a reverse voltage to the inductor. And cause the reverse voltage to be supplied to the PDP.

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상기 에너지 회수방법에서 상기 인덕터는 상기 PDP로부터 회수되는 에너지를 저장함과 아울러 유기된 상기 역전압을 상기 PDP에 공급하는 것을 특징으로 한다.In the energy recovery method, the inductor stores the energy recovered from the PDP and supplies the reversed voltage to the PDP.

상기 에너지 회수방법에서 상기 전원으로부터의 전압을 상기 PDP에 충전시키기 단계는 제 1 전원으로부터의 제 1 극성의 서스테인 전압으로 상기 PDP에 충전시키는 단계와, 제 2 전원으로부터의 제 1 극성과 다른 제 2 극성의 서스테인 전압을 상기 PDP에 충전시키는 단계를 포함하는 것을 특징으로 한다.In the energy recovery method, charging the PDP with a voltage from the power source may include charging the PDP with a sustain voltage of a first polarity from a first power source, and a second voltage different from the first polarity from a second power source. Charging the PDP with a sustain voltage of polarity.

상기 에너지 회수방법에서 상기 PDP의 전압이 상기 제 1 극성의 서스테인 전압으로 유지되는 기간에 상기 제 1 전원과 상기 PDP 사이의 패스를 형성하는 단계와, 상기 PDP의 전압이 제 1 극성의 서스테인 전압에서 하강할 때 상기 1 전원과 상기 PDP 사이의 패스를 차단하는 단계를 포함하는 것을 특징으로 한다.Forming a path between the first power supply and the PDP during a period in which the voltage of the PDP is maintained at the sustain voltage of the first polarity, and the voltage of the PDP is at a sustain voltage of the first polarity. And blocking a path between the first power source and the PDP when the device descends.

상기 에너지 회수방법에서 상기 PDP의 전압이 상기 제 2 극성의 서스테인 전압으로 유지되는 기간에 상기 제 2 전원과 상기 PDP 사이의 패스를 형성하는 단계와, 상기 PDP의 전압이 상기 제 1 극성의 서스테인 전압으로 상승할 때 상기 제 2 전원과 상기 PDP 사이의 패스를 차단하는 단계를 포함하는 것을 특징으로 한다.Forming a path between the second power supply and the PDP during a period in which the voltage of the PDP is maintained at the sustain voltage of the second polarity in the energy recovery method, and wherein the voltage of the PDP is sustain voltage of the first polarity. And blocking a path between the second power supply and the PDP when rising to.

상기 에너지 회수방법에서 상기 PDP의 전압이 상기 제 2 극성의 서스테인 전압으로 유지된 상태에서 상기 제 1 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 PDP의 패스를 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a path between the inductor and the PDP in a period in which the voltage of the PDP is charged to the sustain voltage of the first polarity while the voltage of the PDP is maintained at the sustain voltage of the second polarity. It is done.

상기 에너지 회수방법에서 상기 PDP의 전압이 상기 제 1 극성의 서스테인 전압으로 유지된 상태에서 상기 제 2 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 PDP 사이의 패스를 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a pass between the inductor and the PDP in a period in which the voltage of the PDP is charged to the sustain voltage of the second polarity while the voltage of the PDP is maintained at the sustain voltage of the first polarity. It features.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 7 내지 도 14를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 7 to 14.

도 7을 참조하면, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치는 PDP의 제 1 및 제 2 전극에 등가적으로 형성되는 패널 커패시터(Cp)와, 제 1 극성의 전압(+VS)을 발생하는 제 1 서스테인 전압원(+VS)과, 제 1 극성과 다른 제 2 극성의 전압(-VS)을 발생하는 제 2 서스테인 전압원(-VS)과, 제 1 서스테인 전압원(+VS)과 패널 커패시터(Cp)의 일단, 즉 제 1 전극 사이에 접속된 제 1 스위치(Q1)와, 제 2 서스테인 전압원(-VS)과 제 1 전극 사이에 접속된 제 2 스위치(Q2)와, 제 1 및 제 2 스위치(Q1, Q2) 사이인 제 1 노드점(N1)과 제 1 및 제 2 전압원(+VS, -VS) 사이의 제 2 노드점(N2) 사이에 접속된 인덕터(L)와, 인덕터(L)와 제 1 노드점(N1) 사이에 병렬 접속된 제 3 및 제 4 스위치들(Q3, Q4)을 구비한다.Referring to FIG. 7, an energy recovery apparatus of a PDP according to an exemplary embodiment of the present invention uses a panel capacitor Cp equivalently formed at first and second electrodes of the PDP, and a voltage of a first polarity (+ VS). A first sustain voltage source (+ VS) to be generated, a second sustain voltage source (-VS) to generate a voltage (-VS) of a second polarity different from the first polarity, a first sustain voltage source (+ VS) and a panel capacitor One end of (Cp), that is, the first switch Q1 connected between the first electrode, the second switch Q2 connected between the second sustain voltage source (-VS) and the first electrode, and the first and the first The inductor L connected between the first node point N1 between the two switches Q1 and Q2 and the second node point N2 between the first and second voltage sources + Vs and -Vs, and the inductor Third and fourth switches Q3 and Q4 connected in parallel between L and the first node point N1 are provided.

제 1 서스테인 전압원(+VS)은 패널 커패시터(Cp)에 공급되는 정극성 서스테인 전압(+VS)을 발생한다. 제 2 서스테인 전압원(-VS)은 패널 커패시터(Cp)에 공급되는 부극성 서스테인 전압(-VS)을 발생한다.The first sustain voltage source + VS generates a positive sustain voltage + VS supplied to the panel capacitor Cp. The second sustain voltage source (-VS) generates a negative sustain voltage (-VS) supplied to the panel capacitor Cp.

제 1 및 제 2 스위치(Q1, Q2) 각각은 패널 커패시터(Cp)의 일단, 즉 제 1 노드점(제 1 전극)에 병렬 접속된다. 인덕터(L)는 패널 커패시터(Cp)에 직렬로 연결되어 에너지를 저장하였다가 에너지 회수시 형성된 역전압을 이용하여 패널 커패시터(Cp)에 충전된 에너지를 회수 및 공급하게 된다. 제 3 및 제 4 스위치(Q3, Q4) 각각은 인덕터(L)와 제 1 노드점(N1) 사이에 서로 다른 방향으로 병렬 접속된다.Each of the first and second switches Q1 and Q2 is connected in parallel to one end of the panel capacitor Cp, that is, to the first node point (first electrode). The inductor L is connected in series to the panel capacitor Cp to store energy and recover and supply the charged energy to the panel capacitor Cp using the reverse voltage formed at the time of energy recovery. Each of the third and fourth switches Q3 and Q4 is connected in parallel in different directions between the inductor L and the first node point N1.

이러한, 제 1 내지 제 4 스위치(Q1 내지 Q4)들은 턴-온 및 턴-오프 되면서 전류의 흐름을 제어한다. 이와 같은 제 1 내지 제 4 스위치(Q1 내지 Q4)들에 각각에는 다이오드가 병렬로 접속된다. 다이오드들은 제 1 내지 제 4 스위치(Q1 내지 Q4)의 내부 다이오드들로 이용될 수 있다. 또한, 다이오드들은 외부 다이오드들로 이용될 수 있다. 한편, 제 1 내지 제 4 스위치(Q1 내지 Q4) 각각은 반도체 스위치 소자 예를 들면, MOS FET, IGBT, SCR, BJT 중 어느 하나가 사용된다.The first to fourth switches Q1 to Q4 control the flow of current while being turned on and off. Diodes are connected in parallel to each of the first to fourth switches Q1 to Q4. The diodes may be used as internal diodes of the first to fourth switches Q1 to Q4. Also, diodes can be used as external diodes. On the other hand, each of the first to fourth switches Q1 to Q4 is a semiconductor switch element, for example, any one of MOS FET, IGBT, SCR, BJT.

한편, 제 3 스위치(S3)와 제 1 노드점(N1) 사이에는 패널 커패시터(Cp)로부터의 역방향 전류를 차단하기 위한 제 1 다이오드(D2)가 접속되고, 제 4 스위치(A4)와 제 1 노드점(N1) 사이에는 제 4 스위치(Q4)로부터의 역방향 전류를 차단하기 위한 제 2 다이오드(D2)가 접속된다.On the other hand, between the third switch S3 and the first node point N1, a first diode D2 for disconnecting the reverse current from the panel capacitor Cp is connected, and the fourth switch A4 and the first switch are connected. A second diode D2 for disconnecting the reverse current from the fourth switch Q4 is connected between the node points N1.

도 8은 도 7에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터에 인가되는 전압을 나타내는 타이밍도 및 파형도이다.FIG. 8 is a timing diagram and waveform diagrams illustrating on / off timings of the switches illustrated in FIG. 7 and voltages applied to a panel capacitor.

도 8을 참조하면, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치 및 회수방법을 설명하면 다음과 같다.Referring to FIG. 8, an energy recovery apparatus and a recovery method of a PDP according to an embodiment of the present invention will be described.

T0 기간은 제 1 스위치(Q1)만이 턴-온되는 TA 기간과, 제 1 및 제 4 스위치(Q1, Q4) 모두가 턴-온되는 TB 기간으로 나누어진다.The T0 period is divided into a TA period in which only the first switch Q1 is turned on, and a TB period in which both the first and fourth switches Q1 and Q4 are turned on.

T0 기간의 TA 기간에서는 제 1 스위치(Q1)가 턴-온됨으로써 도 9에 도시된 바와 같이 제 1 서스테인 전압원(+VS), 제 1 스위치(Q1), 제 1 노드점(N1), 패널 커패시터(Cp), 제 2 노드점(N2) 및 제 1 서스테인 전압원(+VS)으로 이어지는 전류패스가 형성된다. 이에 따라, 패널 커패시터(Cp)는 제 1 서스테인 전압원(+VS)으로부터 공급되는 서스테인 전압(+VS)을 충전하게 된다.In the TA period of the T0 period, the first switch Q1 is turned on so that the first sustain voltage source (+ VS), the first switch Q1, the first node point N1, and the panel capacitor as shown in FIG. Current paths leading to Cp, the second node point N2, and the first sustain voltage source (+ VS) are formed. Accordingly, the panel capacitor Cp charges the sustain voltage + VS supplied from the first sustain voltage source + VS.

T0 기간의 TB 기간에서는 제 1 스위치(Q1)가 턴-온된 상태에서 제 4 스위치(Q4)가 턴-온됨으로써 도 10에 도시된 바와 같이 제 1 서스테인 전압원(+VS), 제 1 스위치(Q1), 제 1 노드점(N1), 제 2 다이오드(D2), 제 4 스위치(Q4), 인덕터(L), 제 2 노드점(N2) 및 제 1 서스테인 전압원(+VS)으로 이어지는 전류패스가 형성된다. 이에 따라, 패널 커패시터(Cp)에 충전된 서스테인 전압(+VS)은 유지되게 되고, 인덕터(L)는 제 1 서스테인 전압원(+VS)으로부터의 전류(IL)를 충전하게 된다.In the TB period of the T0 period, the fourth switch Q4 is turned on while the first switch Q1 is turned on, so that the first sustain voltage source + VS and the first switch Q1 as shown in FIG. 10. ), The first node point N1, the second diode D2, the fourth switch Q4, the inductor L, the second node point N2, and the current path leading to the first sustain voltage source (+ VS) Is formed. Accordingly, the sustain voltage + VS charged in the panel capacitor Cp is maintained, and the inductor L charges the current IL from the first sustain voltage source + VS.

T1 기간에서는 제 4 스위치(Q4)가 턴-온 상태를 유지하는 반면에 제 1 스위치(Q1)가 턴-오프됨으로써 도 11에 도시된 바와 같이 인덕터(L), 패널 커패시터(Cp), 제 1 노드점(N1), 제 2 다이오드(D2), 제 4 스위치(Q4) 및 인덕터(L)로 이어지는 전류패스가 형성된다. 이에 따라, 인덕터(L)는 제 1 스위치(Q1)가 턴-오프될 때의 역기전력에 의해 발생된 역전압을 이용하여 패널 커패시터(Cp)에 충전된 전류를 회수 공급하게 된다. 따라서, 패널 커패시터(Cp)는 인덕터(L)로부터 공급되는 역전압에 의해서 부극성 서스테인 전압(-VS)으로 하강하게 된다. 이렇게 인덕터(L)가 역전압을 이용하여 패널 커패시터(Cp)에 충전된 전류를 회수 공급함으로써 서스테인 전압 파형의 하강기울기를 빠르게 할 수 있다.In the T1 period, the fourth switch Q4 remains turned on while the first switch Q1 is turned off, so that the inductor L, the panel capacitor Cp, and the first switch as shown in FIG. A current path is formed that leads to the node point N1, the second diode D2, the fourth switch Q4, and the inductor L. Accordingly, the inductor L recovers and supplies the charged current to the panel capacitor Cp by using the reverse voltage generated by the counter electromotive force when the first switch Q1 is turned off. Therefore, the panel capacitor Cp falls to the negative sustain voltage (-VS) by the reverse voltage supplied from the inductor L. As described above, the inductor L recovers and supplies the charged current to the panel capacitor Cp by using the reverse voltage, so that the falling slope of the sustain voltage waveform can be increased.

T2 기간은 제 2 스위치(Q2)만이 턴-온되는 TC 기간과, 제 2 및 제 3 스위치(Q2, Q3) 모두가 턴-온되는 TD 기간으로 나누어진다.The T2 period is divided into a TC period in which only the second switch Q2 is turned on, and a TD period in which both the second and third switches Q2 and Q3 are turned on.

T2 기간의 TC 기간에서는 제 2 스위치(Q2)가 턴-온됨으로써 도 12에 도시된 바와 같이 제 2 서스테인 전압원(-VS), 제 2 노드점(N2), 패널 커패시터(Cp), 제 1 노드점(N1), 제 2 스위치(Q2) 및 제 2 서스테인 전압원(-VS)으로 이어지는 전류패스가 형성된다. 이에 따라, 패널 커패시터(Cp)는 제 2 서스테인 전압원(-VS)으로부터 부극성 서스테인 전압(-VS)을 공급받아 T1 기간에서의 부극성 서스테인 전압(-VS)을 유지하게 된다.In the TC period of the T2 period, the second switch Q2 is turned on so that the second sustain voltage source (-VS), the second node point N2, the panel capacitor Cp, and the first node as shown in FIG. A current path is formed that leads to the point N1, the second switch Q2, and the second sustain voltage source -VS. Accordingly, the panel capacitor Cp receives the negative sustain voltage (-VS) from the second sustain voltage source (-VS) to maintain the negative sustain voltage (-VS) in the T1 period.

T2 기간의 TD 기간에서는 제 2 스위치(Q2)가 턴-온된 상태에서 제 3 스위치(Q3)가 턴-온됨으로써 도 13에 도시된 바와 같이 제 2 서스테인 전압원(-VS), 제 2 노드점(N2), 인덕터(L), 제 3 스위치(Q3), 제 1 다이오드(D1), 제 1 노드점(N1), 제 2 스위치(Q2) 및 제 2 서스테인 전압원(-VS)으로 이어지는 전류패스가 형성된다. 이에 따라, 패널 커패시터(Cp)에 충전된 부극성 서스테인 전압(-VS)은 유지되게 되고, 인덕터(L)는 제 2 서스테인 전압원(-VS)으로부터의 전류(IL)를 충전하게 된다.In the TD period of the T2 period, when the third switch Q3 is turned on while the second switch Q2 is turned on, as shown in FIG. 13, the second sustain voltage source (-VS) and the second node point ( N2), an inductor L, a third switch Q3, a first diode D1, a first node point N1, a second switch Q2, and a current path leading to the second sustain voltage source (-VS) Is formed. Accordingly, the negative sustain voltage (-VS) charged in the panel capacitor Cp is maintained, and the inductor L charges the current IL from the second sustain voltage source -VS.

T3 기간에서는 제 3 스위치(Q3)가 턴-온 상태를 유지하는 반면에 제 2 스위치(Q2)가 턴-오프됨으로써 도 14에 도시된 바와 같이 인덕터(L), 제 3 스위치(Q3), 제 1 다이오드(D1), 제 1 노드점(N1), 패널 커패시터(Cp), 제 2 노드점(N2) 및 인덕터(L)로 이어지는 전류패스가 형성된다. 이에 따라, 인덕터(L)는 제 2 스위치(Q2)가 턴-오프될 때의 역기전력에 의해 발생된 역전압을 이용하여 패널 커패시터(Cp)에 충전된 전류를 회수 공급하게 된다. 따라서, 패널 커패시터(Cp)는 인덕터(L)로부터 공급되는 역전압에 의해서 서스테인 전압(+VS)으로 상승하게 된다. 이렇게 인덕터(L)에서 유기되는 역전압을 이용하여 패널 커패시터(Cp)에 충전된 전류를 회수 공급함으로써 서스테인 전압 파형의 상승기울기를 빠르게 할 수 있다.In the T3 period, the third switch Q3 remains turned on while the second switch Q2 is turned off, so that the inductor L, the third switch Q3, and the third switch as shown in FIG. Current paths leading to the first diode D1, the first node point N1, the panel capacitor Cp, the second node point N2, and the inductor L are formed. Accordingly, the inductor L recovers and supplies the charged current to the panel capacitor Cp by using the reverse voltage generated by the counter electromotive force when the second switch Q2 is turned off. Therefore, the panel capacitor Cp rises to the sustain voltage (+ VS) by the reverse voltage supplied from the inductor L. The rising slope of the sustain voltage waveform can be increased by recovering and supplying the charged current to the panel capacitor Cp using the reverse voltage induced by the inductor L.

이와 같은, T0 내지 T3 기간이 주기적으로 반복됨으로써 패널 커패시터(Cp)에는 교류 서스테인 펄스가 공급된다. 실제로, PDP의 제 1 전극(Y) 및 제 2 전극(Z)에 공급되는 교류 구동펄스는 상술한 T0 내지 T3 기간이 주기적으로 반복되면서 발생하게 된다.As such, the periods T0 to T3 are periodically repeated, an AC sustain pulse is supplied to the panel capacitor Cp. In fact, the AC driving pulses supplied to the first electrode Y and the second electrode Z of the PDP are generated while the above-described T0 to T3 periods are periodically repeated.

이러한, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치 및 회수방법은 서스테인 전압(+VS)이 패널 커패시터(Cp)에 공급되는 중에 인덕터(L)에 에너지를 충전시키고, 에너지 회수시 역전압을 이용하여 패널 커패시터(Cp)에 충전된 에너지를 회수함과 동시에 공급하게 된다. 이에 따라, 에너지 회수시 서스테인 파형의 상승 및 하강기울기를 빠르게 할 수 있다.The energy recovery device and recovery method of the PDP according to the embodiment of the present invention charges the energy to the inductor L while the sustain voltage (+ VS) is supplied to the panel capacitor Cp, and the reverse voltage at the time of energy recovery. By using this method, the energy charged in the panel capacitor Cp is recovered and simultaneously supplied. As a result, the rising and falling slope of the sustain waveform can be accelerated during energy recovery.

상술한 바와 같이, 본 발명의 실시 예에 따른 PDP의 에너지 회수장치 및 회수방법은 서스테인 전압이 패널 커패시터에 공급되는 중에 인덕터에 에너지를 충전시키고, 에너지 회수시 역전압을 이용하여 패널 커패시터에 충전된 에너지를 회수함과 동시에 공급하게 된다. 이에 따라, 에너지 회수시 서스테인 파형의 상승 및 하강기울기를 빠르게 할 수 있다. 또한, 본 발명은 에너지 회수장치를 PDP의 제 1 및 제 2 전극들 중 어느 한쪽에만 구성할 수 있는 장점이 있으며, 서스테인 전류 패스 상에 스위치 소자가 하나만이 존재함으로써 스위치 소자에 의해 도통손실을 최소화할 수 있다. 한편, 본 발명은 4개의 스위치소자와 2개의 다이오드를 사용하게 되므로 소비전력을 감소시킬 수 있다.As described above, the PDP energy recovery apparatus and recovery method according to an embodiment of the present invention is charged to the inductor while the sustain voltage is supplied to the panel capacitor, and charged to the panel capacitor using the reverse voltage at the time of energy recovery The energy is recovered and supplied at the same time. As a result, the rising and falling slope of the sustain waveform can be accelerated during energy recovery. In addition, the present invention has the advantage that the energy recovery device can be configured only on either one of the first and second electrodes of the PDP, and there is only one switch element on the sustain current path to minimize the conduction loss by the switch element. can do. On the other hand, since the present invention uses four switch elements and two diodes, power consumption can be reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널을 나타내는 사시도. 1 is a perspective view showing a conventional three-electrode AC surface discharge type plasma display panel.

도 2는 종래의 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도. 2 is a circuit diagram showing an energy recovery apparatus of a conventional plasma display panel.

도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.FIG. 3 is a timing diagram and waveform diagram showing on / off timing of the switches shown in FIG. 2 and an output waveform of the panel capacitor. FIG.

도 4는 종래의 다른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도. 4 is a circuit diagram showing an energy recovery apparatus of another conventional plasma display panel.

도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.FIG. 5 is a timing diagram and waveform diagram showing on / off timing of the switches shown in FIG. 4 and an output waveform of the panel capacitor. FIG.

도 6a는 도 5에 도시된 A' 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 6A is a circuit diagram showing an on / off state and a current path of a switch element in the period A ′ shown in FIG. 5; FIG.

도 6b는 도 5에 도시된 B 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 6B is a circuit diagram showing an on / off state and a current path of a switch element in period B shown in FIG. 5; FIG.

도 6c는 도 5에 도시된 C 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 6C is a circuit diagram showing an on / off state and a current path of a switch element in period C shown in FIG. 5; FIG.

도 6d는 도 5에 도시된 D 기간에서의 스위치 소자의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 6D is a circuit diagram showing an on / off state and a current path of a switch element in period D shown in FIG. 5; FIG.

도 6e는 도 5에 도시된 A 기간에서의 스위치 소자의 온/오프 상태를 나타내는 회로도.Fig. 6E is a circuit diagram showing on / off states of switch elements in period A shown in Fig. 5;

도 7은 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 에너지 회수장치를 나타내는 회로도.7 is a circuit diagram illustrating an energy recovery apparatus of a plasma display panel according to an exemplary embodiment of the present invention.

도 8은 도 7에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.FIG. 8 is a timing diagram and waveform diagram showing on / off timing of the switches shown in FIG. 7 and an output waveform of the panel capacitor. FIG.

도 9는 도 8에 도시된 T0 기간 중 TA 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 9 is a circuit diagram showing on / off states and current paths of switches in a TA period during the T0 period shown in FIG. 8; FIG.

도 10은 도 8에 도시된 T0 기간 중 TB 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 10 is a circuit diagram showing on / off states and current paths of switches in a TB period during a T0 period shown in FIG. 8; FIG.

도 11은 도 8에 도시된 T1 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 11 is a circuit diagram showing on / off states and current paths of switches in the T1 period shown in FIG. 8; FIG.

도 12는 도 8에 도시된 T2 기간 중 TC 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 12 is a circuit diagram showing on / off states and current paths of switches in a TC period during the T2 period shown in FIG. 8; FIG.

도 13은 도 8에 도시된 T2 기간 중 TD 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 13 is a circuit diagram showing on / off states and current paths of switches in the TD period during the T2 period shown in FIG. 8; FIG.

도 14는 도 8에 도시된 T3 기간에서의 스위치들의 온/오프 상태 및 전류패스를 나타내는 회로도.FIG. 14 is a circuit diagram showing on / off states and current paths of switches in the period T3 shown in FIG. 8; FIG.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1 : 플라즈마 디스플레이 패널 2 : 충전 회로부1 plasma display panel 2 charging circuit

3 : 클램프부 4, 5, 6, 7 : 스위치3: clamp part 4, 5, 6, 7: switch

8 : 인덕터 9 : 저항8: inductor 9: resistance

12, 13 : FET 10 : 상부기판12, 13: FET 10: upper substrate

12Y : 제 1 전극 12Z : 제 2 전극12Y: first electrode 12Z: second electrode

14,22 : 유전체층 16 : 보호막14,22 dielectric layer 16: protective film

18 : 하부기판 20X : 어드레스전극18: lower substrate 20X: address electrode

24 : 격벽 26 : 형광체층24: partition 26: phosphor layer

30, 32 : 에너지 회수장치 40 : 패널 커패시터30, 32: energy recovery device 40: panel capacitor

Claims (15)

플라즈마 디스플레이 패널과, Plasma display panel, 서스테인전압을 발생하는 전원과,A power supply generating a sustain voltage, 상기 전원에 의해 상기 패널의 전압이 상기 서스테인 전압으로 유지되는 동안 상기 전원으로부터의 에너지를 충전하는 인덕터와,An inductor for charging energy from the power supply while the voltage of the panel is maintained by the power supply with the sustain voltage; 상기 인덕터에 에너지가 충전된 상태에서 상기 패널과 상기 전원 사이의 패스를 차단하여 상기 인덕터에 역전압이 유기되게하고 상기 역전압이 상기 패널에 공급되게 하는 스위치 소자들을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.And a switch device for blocking a path between the panel and the power supply while the inductor is charged with energy so that a reverse voltage is induced in the inductor and the reverse voltage is supplied to the panel. Panel energy recovery device. 제 1 항에 있어서,The method of claim 1, 상기 인덕터는 상기 패널로부터 회수되는 에너지를 저장함과 아울러 유기된 상기 역전압을 상기 패널에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.The inductor stores energy recovered from the panel and supplies the reversed voltage induced to the panel. 제 1 항에 있어서,The method of claim 1, 상기 전원은,The power source, 상기 패널을 제 1 극성의 서스테인 전압으로 충전시키는 제 1 전원과,A first power source for charging the panel to a sustain voltage of a first polarity; 상기 패널을 제 1 극성과 다른 제 2 극성의 서스테인 전압으로 충전시키는 제 2 전원을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.And a second power source for charging the panel to a sustain voltage having a second polarity different from that of the first polarity. 제 3 항에 있어서,The method of claim 3, wherein 상기 스위치 소자들은,The switch elements, 상기 제 1 전원과 상기 패널 사이에 접속되는 제 1 스위치 소자와,A first switch element connected between the first power source and the panel; 상기 제 2 전원과 상기 패널 사이에 접속되는 제 2 스위치 소자와,A second switch element connected between the second power supply and the panel; 상기 인덕터와 상기 패널 사이에 병렬 접속되는 제 3 및 제 4 스위치 소자와,Third and fourth switch elements connected in parallel between the inductor and the panel; 상기 제 3 스위치와 상기 패널 사이에 접속되어 상기 패널로부터의 역방향 전류를 차단하는 제 1 다이오드와,A first diode connected between the third switch and the panel to block reverse current from the panel; 상기 제 4 스위치와 상기 패널 사이에 접속되어 상기 제 4 스위치로부터의 역방향 전류를 차단하는 제 2 다이오드를 구비하는 것을 특징으로 하는 에너지 회수장치.And a second diode connected between the fourth switch and the panel to block reverse current from the fourth switch. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 스위치 소자는,The first switch element, 상기 패널의 전압이 상기 제 1 극성의 서스테인 전압으로 유지되는 기간에 상기 제 1 전원과 상기 패널 사이의 패스를 형성하고,Forming a path between the first power supply and the panel in a period where the voltage of the panel is maintained at the sustain voltage of the first polarity, 상기 패널의 전압이 제 1 극성의 서스테인 전압에서 하강할 때 상기 1 전원과 상기 패널 사이의 패스를 차단하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.And cut off the path between the first power supply and the panel when the voltage of the panel falls at the sustain voltage of the first polarity. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 스위치 소자는,The second switch element, 상기 패널의 전압이 상기 제 2 극성의 서스테인 전압으로 유지되는 기간에 상기 제 2 전원과 상기 패널 사이의 패스를 형성하고,Forming a path between the second power supply and the panel in a period where the voltage of the panel is maintained at the sustain voltage of the second polarity, 상기 패널의 전압이 상기 제 1 극성의 서스테인 전압으로 상승할 때 상기 제 2 전원과 상기 패널 사이의 패스를 차단하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.And cut off a path between the second power supply and the panel when the voltage of the panel rises to the sustain voltage of the first polarity. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 3 스위치 소자는 상기 패널의 전압이 상기 제 2 극성의 서스테인 전압으로 유지된 상태에서 상기 제 1 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 패널의 패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.Wherein the third switch element forms a path between the inductor and the panel in a period in which the voltage of the panel is maintained at the sustain voltage of the second polarity and is charged with the sustain voltage of the first polarity. Energy recovery device for display panel. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 4 스위치 소자는 상기 패널의 전압이 상기 제 1 극성의 서스테인 전압으로 유지된 상태에서 상기 제 2 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 패널 사이의 패스를 형성하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.And the fourth switch element forms a path between the inductor and the panel in a period in which the voltage of the panel is maintained at the sustain voltage of the first polarity and charged to the sustain voltage of the second polarity. Energy recovery device of plasma display panel. 플라즈마 디스플레이 패널의 에너지 회수방법에 있어서,In the energy recovery method of the plasma display panel, 서스테인전압을 발생하는 전원을 상기 패널에 접속하여 상기 패널을 충전시키는 단계와,Charging the panel by connecting a power source generating a sustain voltage to the panel; 상기 전원에 의해 상기 패널의 전압이 상기 서스테인 전압으로 유지되는 동안 상기 전원으로부터의 에너지를 인덕터에 충전하는 단계와,Charging energy from the power supply to the inductor while the voltage of the panel is maintained by the power supply at the sustain voltage; 스위치 소자들을 이용하여 상기 인덕터에 에너지가 충전된 상태에서 상기 패널과 상기 전원 사이의 패스를 차단하여 상기 인덕터에 역전압이 유기되게하고 상기 역전압이 상기 패널에 공급되게 하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.Cutting off a path between the panel and the power supply in a state where energy is charged in the inductor by using switch elements, causing a reverse voltage to be induced in the inductor and supplying the reverse voltage to the panel. An energy recovery method of a plasma display panel. 제 9 항에 있어서,The method of claim 9, 상기 인덕터는 상기 패널로부터 회수되는 에너지를 저장함과 아울러 유기된 상기 역전압을 상기 패널에 공급하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.The inductor stores energy recovered from the panel and supplies the reversed voltage induced to the panel. 제 9 항에 있어서,The method of claim 9, 상기 전원으로부터의 전압을 상기 패널에 충전시키기 단계는,Charging the panel with a voltage from the power source, 제 1 전원으로부터의 제 1 극성의 서스테인 전압으로 상기 패널에 충전시키는 단계와,Charging the panel with a sustain voltage of a first polarity from a first power source; 제 2 전원으로부터의 제 1 극성과 다른 제 2 극성의 서스테인 전압을 상기 패널에 충전시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.And charging the panel with a sustain voltage of a second polarity different from the first polarity from a second power source. 제 11 항에 있어서,The method of claim 11, 상기 패널의 전압이 상기 제 1 극성의 서스테인 전압으로 유지되는 기간에 상기 제 1 전원과 상기 패널 사이의 패스를 형성하는 단계와,Forming a path between the first power supply and the panel in a period where the voltage of the panel is maintained at the sustain voltage of the first polarity; 상기 패널의 전압이 제 1 극성의 서스테인 전압에서 하강할 때 상기 1 전원과 상기 패널 사이의 패스를 차단하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.And blocking a path between the first power supply and the panel when the voltage of the panel falls at the sustain voltage of the first polarity. 제 11 항에 있어서,The method of claim 11, 상기 패널의 전압이 상기 제 2 극성의 서스테인 전압으로 유지되는 기간에 상기 제 2 전원과 상기 패널 사이의 패스를 형성하는 단계와,Forming a path between the second power supply and the panel in a period where the voltage of the panel is maintained at the sustain voltage of the second polarity; 상기 패널의 전압이 상기 제 1 극성의 서스테인 전압으로 상승할 때 상기 제 2 전원과 상기 패널 사이의 패스를 차단하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.Blocking the path between the second power supply and the panel when the voltage of the panel rises to the sustain voltage of the first polarity. 제 11 항에 있어서,The method of claim 11, 상기 패널의 전압이 상기 제 2 극성의 서스테인 전압으로 유지된 상태에서 상기 제 1 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 패널의 패스를 형성하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.Forming a path between the inductor and the panel during a period in which the voltage of the panel is maintained at the sustain voltage of the second polarity and charged with the sustain voltage of the first polarity. Energy recovery method. 제 11 항에 있어서,The method of claim 11, 상기 패널의 전압이 상기 제 1 극성의 서스테인 전압으로 유지된 상태에서 상기 제 2 극성의 서스테인 전압으로 충전되는 기간에 상기 인덕터와 상기 패널 사이의 패스를 형성하는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.Forming a path between the inductor and the panel during a period of charging with the sustain voltage of the second polarity while the voltage of the panel is maintained at the sustain voltage of the first polarity. Panel energy recovery method.
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