KR100509912B1 - Method for forming metal line of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금선 배선 형성 방법에 관한 것으로, 층간 절연막에 비아 콘택홀 또는 트랜치를 포함하는 다마신 패턴을 형성하는 단계와, 다마신 패턴을 포함한 층간 절연막의 상부에 구리가 포함된 알루미늄을 증착하여 금속 배선층을 형성하는 단계와, 금속 배선층이 형성된 기판을 플라즈마에 노출시켜 구리의 쏠림에 의한 금속 배선층의 국부적 전위차를 제거하는 단계와, 금속 배선층을 층간 절연막의 표면이 노출되는 시점까지 식각하는 단계를 포함하며, 국부적으로 구리(Cu)가 많고 적은 영역에서의 전위차를 제거하여 금속 배선층을 등전위면을 만들어 줌으로써 세정공정에서 전위차에 의한 피팅 발생을 억제하는 이점이 있다.The present invention relates to a method for forming a gold wire of a semiconductor device, the method comprising: forming a damascene pattern including a via contact hole or a trench in an interlayer insulating film, and forming aluminum including copper on an upper portion of the interlayer insulating film including a damascene pattern. Depositing a metal wiring layer to form a metal wiring layer; exposing the substrate on which the metal wiring layer is formed to plasma to remove a local potential difference of the metal wiring layer due to copper's tendency; and etching the metal wiring layer to a point where the surface of the interlayer insulating film is exposed. It includes the step, there is an advantage of suppressing the occurrence of fittings due to the potential difference in the cleaning process by removing the potential difference in the region having a large amount of copper (Cu), making the metal wiring layer an equipotential surface.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조시 소자와 소자간 또는 배선과 배선간을 전기적으로 연결시키기 위한 금속 배선을 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly, to a method for forming a metal wiring for electrically connecting the device and the device or between the wiring and the wiring in the manufacturing of the semiconductor device.
반도체 소자의 배선 재료로는 알루미늄(Al)이 주로 사용되는데, 반도체 소자의 초고집적화에 따라 비저항을 낮추고 일렉트로마이그레이션(electromigration; EM) 특성의 향상을 위하여 0.5∼1.0%의 구리(Cu)가 첨가된 알루미늄을 사용하고 있다.Aluminum (Al) is mainly used as a wiring material for semiconductor devices, and 0.5 to 1.0% of copper (Cu) is added to reduce specific resistance and improve electromigration (EM) characteristics due to ultra high integration of semiconductor devices. Aluminum is used.
종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 도 1을 통해 살펴보면 다음과 같다.Looking at the metal wiring formation method of the semiconductor device according to the prior art as follows.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 공정을 거친 기판(11)상에 층간 절연막(12)을 형성한다. 싱글 다마신 공정 또는 듀얼 다마신 공정으로 층간 절연막(12)의 일부분을 식각 하여 비아 콘택홀(via contact hole; 13) 및/또는 트랜치(trench; 14)를 포함하는 다마신 패턴(damascene pattern)을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 12 is formed on a substrate 11 that has undergone various processes for forming a semiconductor device. A portion of the interlayer insulating layer 12 is etched by a single damascene process or a dual damascene process to form a damascene pattern including via contact holes 13 and / or trenches 14. Form.
기판(11)은 반도체 기판에 형성되는 접합부이거나 전극 또는 배선으로 사용되는 도전성 패턴을 포함한다. 비아 콘택홀(13)은 기판(11)과 배선을 연결시켜주는 부분이고, 트랜치(14)는 배선이 형성될 부분이다.The substrate 11 includes a junction formed on a semiconductor substrate or a conductive pattern used as an electrode or a wiring. The via contact hole 13 is a portion connecting the substrate 11 and the wiring, and the trench 14 is a portion where the wiring is to be formed.
도 1b를 참조하면, 다마신 패턴(13,14)을 포함한 층간 절연막(12)의 표면부에 확산 장벽층(15)을 형성한다. 이 확산 장벽층(15)은 이후에 매립될 금속 원자가 층간 절연막(12)으로 확산하는 것을 방지하는 역할을 한다.Referring to FIG. 1B, the diffusion barrier layer 15 is formed on the surface of the interlayer insulating layer 12 including the damascene patterns 13 and 14. This diffusion barrier layer 15 serves to prevent the metal atoms to be buried later from diffusing into the interlayer insulating film 12.
도 1c를 참조하면, 확산 장벽층(15)상에 0.5∼1.0%의 구리(Cu)가 첨가된 알루미늄(Al)을 증착하여 금속 배선층(16)을 형성한다. Referring to FIG. 1C, the metal wiring layer 16 is formed by depositing aluminum (Al) added with 0.5 to 1.0% of copper (Cu) on the diffusion barrier layer 15.
금속 배선층(16)은 무전해도금법, 전해도금법, 스퍼터링법, 화학기상증착법(CVD) 등의 방법으로 구리가 첨가된 알루미늄을 증착하여 다마신 패턴(13,14)이 매립되도록 형성된다. 다마신 패턴(13,14)의 크기가 작고 애스팩트 비가 클 경우 비아 콘택 매립 특성이 우수한 전해도금법 및 CVD를 적용하는 것이 유리하다.The metal wiring layer 16 is formed such that the damascene patterns 13 and 14 are embedded by depositing aluminum to which copper is added by a method such as an electroless plating method, an electroplating method, a sputtering method, or a chemical vapor deposition method (CVD). When the size of the damascene patterns 13 and 14 is small and the aspect ratio is large, it is advantageous to apply the electroplating method and CVD having excellent via contact filling properties.
도 1d를 참조하면, 금속 배선층(16)을 확산 장벽층(15)의 표면이 충분히 노출되는 시점까지 식각하여 다마신 패턴(13,14)에만 금속 배선층(16)을 남긴다.Referring to FIG. 1D, the metal wiring layer 16 is etched until the surface of the diffusion barrier layer 15 is sufficiently exposed to leave the metal wiring layer 16 only in the damascene patterns 13 and 14.
도 1e를 참조하면, 확산 장벽층(15)을 금속 배선층(16)과 층간 절연막(12)의 표면이 충분히 노출되는 시점까지 식각하며, 이후 세정공정을 실시한다.Referring to FIG. 1E, the diffusion barrier layer 15 is etched until the surface of the metal wiring layer 16 and the interlayer insulating layer 12 are sufficiently exposed, and then a cleaning process is performed.
그러나, 전술한 바와 같은 종래의 금속 배선 형성 방법에 의하면, 도 1c와 같이 금속 배선층(16)의 증착 중에 구리(Cu)가 아주 국부적으로 특정 지역에 많이 모일 수 있는데, 이에 따라 국부적으로 구리(Cu)의 많고 적은 영역에서 전위차가 발생한다. 즉 구리 고농도 지역은 캐소드(Cathod)가 되고, 구리가 고갈된 쪽은 애노드(Anode)가 된다.However, according to the conventional metal wiring forming method as described above, as shown in FIG. 1C, during the deposition of the metal wiring layer 16, copper (Cu) may be collected very locally in a specific region. Potential difference occurs in many and small areas of In other words, the copper high concentration region becomes the cathode, and the copper depleted side becomes the anode.
이후, 세정공정에서 두 전극이 솔벤트(Solvent) 등의 캐미컬(Chemical) 또는 초순수(DI Water)에 노출되어 패스(Path)가 형성되면 전위차에 의해 전류가 흐르고 이 지역에 0.5um 수준의 피팅(Pitting)이 발생한다. 이를 갈바닉 부식(Galvanic Corrosion)이라 한다.Then, in the cleaning process, when two electrodes are exposed to a chemical or DI water such as solvent, a path is formed, a current flows due to a potential difference, and a 0.5 μm fitting is applied to the region. Pitting occurs. This is called Galvanic Corrosion.
이와 같이 피팅이 발생되면 금속 배선층의 단락이 발생할 수 있으며, 금속 배선층 상부의 파드(Pod) 부분에 피팅이 발생할 경우에는 와이어 본딩(Wire Bonding)을 어렵게 만들며, 결국 반도체 소자의 정상적 구동을 어렵게 할 뿐만 아니라 신뢰성에 치명적인 영향을 미치는 문제점이 있었다.When the fitting is generated as described above, a short circuit may occur in the metal wiring layer. When the fitting occurs in the pod portion of the upper portion of the metal wiring layer, wire bonding becomes difficult, and as a result, normal driving of the semiconductor device is difficult. But there was a problem that has a fatal effect on reliability.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 금속 배선 증착 후 또는 금속 배선 식각 후의 세정공정 실시 이전에 반도체 기판을 플라즈마(Plasma)에 노출시켜 국부적으로 구리(Cu)가 많고 적은 영역에서의 전위차를 제거하여 등전위면을 만들어 줌으로써 세정공정에서 전위차에 의한 피팅 발생을 억제하는 데 그 목적이 있다.The present invention has been proposed to solve such a conventional problem, and the semiconductor substrate is exposed to plasma before the cleaning process after metal wiring deposition or metal wiring etching. The purpose is to suppress the occurrence of fittings due to the potential difference in the cleaning process by removing the potential difference and making the equipotential surface.
이와 같은 목적을 달성하기 위한 본 발명의 한 견지로서 금속 배선 형성 방법은, 층간 절연막에 비아 콘택홀 또는 트랜치를 포함하는 다마신 패턴을 형성하는 단계; 상기 다마신 패턴을 포함한 층간 절연막의 상부에 구리가 포함된 알루미늄을 증착하여 금속 배선층을 형성하는 단계; 상기 금속 배선층이 형성된 기판을 플라즈마에 노출시켜 상기 구리의 쏠림에 의한 상기 금속 배선층의 국부적 전위차를 제거하는 단계; 상기 금속 배선층을 상기 층간 절연막의 표면이 노출되는 시점까지 식각하는 단계;를 포함한다.In accordance with an aspect of the present invention, a method of forming a metal wiring includes: forming a damascene pattern including a via contact hole or a trench in an interlayer insulating film; Depositing aluminum including copper on the interlayer insulating layer including the damascene pattern to form a metal wiring layer; Exposing the substrate on which the metal wiring layer is formed to a plasma to remove a local potential difference of the metal wiring layer due to the copper being pulled out; And etching the metal wiring layer to a time point at which the surface of the interlayer insulating layer is exposed.
본 발명의 다른 견지로서 금속 배선 형성 방법은, 층간 절연막에 비아 콘택홀 또는 트랜치를 포함하는 다마신 패턴을 형성하는 단계; 상기 다마신 패턴을 포함한 층간 절연막의 상부에 구리가 포함된 알루미늄을 증착하여 금속 배선층을 형성하는 단계; 상기 금속 배선층을 상기 층간 절연막의 표면이 노출되는 시점까지 식각하는 단계; 상기 금속 배선층이 식각된 기판을 플라즈마에 노출시켜 상기 구리의 쏠림에 의한 상기 금속 배선층의 국부적 전위차를 제거하는 단계;를 포함한다.According to another aspect of the present invention, a method of forming a metal wiring includes: forming a damascene pattern including a via contact hole or a trench in an interlayer insulating film; Depositing aluminum including copper on the interlayer insulating layer including the damascene pattern to form a metal wiring layer; Etching the metal wiring layer to a point where the surface of the interlayer insulating film is exposed; And exposing the substrate on which the metal wiring layer is etched to the plasma to remove a local potential difference of the metal wiring layer due to the copper pulling.
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.There may be a plurality of embodiments of the present invention. Hereinafter, preferred embodiments will be described in detail with reference to the accompanying drawings. This embodiment allows for a better understanding of the objects, features and advantages of the present invention.
<제 1 실시예><First Embodiment>
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for explaining a method of forming metal wirings in a semiconductor device according to a first embodiment of the present invention.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 공정을 거친 기판(101)상에 층간 절연막(102)을 형성한다. 싱글 다마신 공정 또는 듀얼 다마신 공정으로 층간 절연막(102)의 일부분을 식각 하여 비아 콘택홀(via contact hole; 103) 및/또는 트랜치(trench; 104)를 포함하는 다마신 패턴(damascene pattern)을 형성한다.Referring to FIG. 2A, an interlayer insulating layer 102 is formed on a substrate 101 that has undergone various processes for forming a semiconductor device. A portion of the interlayer insulating layer 102 is etched by a single damascene process or a dual damascene process to form a damascene pattern including a via contact hole 103 and / or a trench 104. Form.
기판(101)은 반도체 기판에 형성되는 접합부이거나 전극 또는 배선으로 사용되는 도전성 패턴을 포함한다. 비아 콘택홀(103)은 기판(101)과 배선을 연결시켜주는 부분이고, 트랜치(104)는 배선이 형성될 부분이다.The substrate 101 includes a junction formed on a semiconductor substrate or a conductive pattern used as an electrode or a wiring. The via contact hole 103 is a portion connecting the substrate 101 and the wiring, and the trench 104 is a portion where the wiring is to be formed.
도 2b를 참조하면, 다마신 패턴(103,104)을 포함한 층간 절연막(102)의 표면부에 확산 장벽층(105)을 형성한다. 이 확산 장벽층(105)은 이후에 매립될 금속 원자가 층간 절연막(102)으로 확산하는 것을 방지하는 역할을 한다.Referring to FIG. 2B, the diffusion barrier layer 105 is formed on the surface of the interlayer insulating layer 102 including the damascene patterns 103 and 104. This diffusion barrier layer 105 serves to prevent diffusion of metal atoms to be buried later into the interlayer insulating film 102.
도 2c를 참조하면, 확산 장벽층(105)상에 0.5∼1.0%의 구리(Cu)가 첨가된 알루미늄(Al)을 증착하여 금속 배선층(106)을 형성한다.Referring to FIG. 2C, the metal wiring layer 106 is formed by depositing aluminum (Al) added with 0.5 to 1.0% of copper (Cu) on the diffusion barrier layer 105.
금속 배선층(106)은 무전해도금법, 전해도금법, 스퍼터링법, 화학기상증착법(CVD) 등의 방법으로 구리가 첨가된 알루미늄을 증착하여 다마신 패턴(103,104)이 매립되도록 형성된다. 다마신 패턴(103,104)의 크기가 작고 애스팩트 비가 클 경우 비아 콘택 매립 특성이 우수한 전해도금법 및 CVD를 적용하는 것이 유리하다.The metal wiring layer 106 is formed to deposit the damascene patterns 103 and 104 by depositing aluminum to which copper is added by a method such as electroless plating, electroplating, sputtering, chemical vapor deposition (CVD), or the like. When the size of the damascene patterns 103 and 104 is small and the aspect ratio is large, it is advantageous to apply the electroplating method and the CVD having excellent via contact filling properties.
여기서, 금속 배선층(16)의 증착 중에 구리(Cu)가 아주 국부적으로 특정 지역에 많이 모일 경우에는 구리(Cu)의 많고 적은 영역에서 전위차가 발생한다. 즉 구리 고농도 지역은 캐소드(Cathod)가 되고, 구리가 고갈된 쪽은 애노드(Anode)가 된다. 이러한 전위차는 후속의 세정공정에서 갈바닉 부식에 의한 피팅을 유발하므로 이를 제거하여야 한다.Here, when a large amount of copper (Cu) is locally collected in a specific region during the deposition of the metal wiring layer 16, a potential difference occurs in many areas of copper (Cu). In other words, the copper high concentration region becomes the cathode, and the copper depleted side becomes the anode. This potential difference should be eliminated as it causes fitting by galvanic corrosion in subsequent cleaning processes.
도 2d를 참조하면, 이를 위해 캐소드와 애노드로 국부적 전위차가 발생하는 반도체 기판을 플라즈마(107)에 담가주면 플라즈마(107)에 의해 전위차가 사라지는 등전위면이 만들어진다.Referring to FIG. 2D, if a semiconductor substrate having a local potential difference between the cathode and the anode is immersed in the plasma 107, an equipotential surface is formed in which the potential difference disappears by the plasma 107.
이러한 플라즈마 처리공정의 바람직한 공정조건은 DC 보다는 RF 플라즈마가 데미지 측면에서 유리하며, 가스로는 아르곤(Ar), 수소(H2), 질소(N2) 등을 사용한다. RF 플라즈마 파워 레인지는 10∼300kW, RF 진동수는 100∼1000kHz 영역에서 수행한다.Preferred process conditions of the plasma treatment process is that RF plasma is advantageous in terms of damage rather than DC, and argon (Ar), hydrogen (H 2), nitrogen (N 2), and the like are used as gases. RF plasma power range is 10 ~ 300kW, RF frequency is performed in the 100 ~ 1000kHz region.
도 2e를 참조하면, 금속 배선층(106)을 확산 장벽층(105)의 표면이 충분히 노출되는 시점까지 식각하여 다마신 패턴(103,104)에만 금속 배선층(106)을 남긴다.Referring to FIG. 2E, the metal wiring layer 106 is etched until the surface of the diffusion barrier layer 105 is sufficiently exposed to leave the metal wiring layer 106 only in the damascene patterns 103 and 104.
도 2f를 참조하면, 확산 장벽층(105)을 금속 배선층(106)과 층간 절연막(102)의 표면이 충분히 노출되는 시점까지 식각하며, 이후 세정공정을 실시한다. 여기서 플라즈마 처리공정에 의하여 전위차가 제거된 상태이므로 금속 배선층(106)이 캐미컬(Chemical) 또는 초순수(DI Water)에 노출되더라도 갈바닉 부식에 의한 피팅이 발생되지 않는다.Referring to FIG. 2F, the diffusion barrier layer 105 is etched to a point where the surfaces of the metallization layer 106 and the interlayer insulating layer 102 are sufficiently exposed, and then a cleaning process is performed. In this case, since the potential difference is removed by the plasma treatment process, the fitting due to galvanic corrosion does not occur even when the metal wiring layer 106 is exposed to chemical or ultra pure water.
<제 2 실시예>Second Embodiment
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다. 제 1 실시예에서는 금속 배선층(106)의 증착 직후에 플라즈마 처리공정을 수행하였으나 제 2 실시예에서는 금속 배선층(106)의 식각 직후에 플라즈마 처리공정을 수행하는 것이다.3 is a cross-sectional view of a device for explaining a method of forming metal wirings in a semiconductor device according to a second embodiment of the present invention. In the first embodiment, the plasma treatment process is performed immediately after the deposition of the metal wiring layer 106. In the second embodiment, the plasma treatment process is performed immediately after the etching of the metal wiring layer 106.
도 2a 내지 도 2c의 공정을 수행하여 확산 장벽층(105)상에 0.5∼1.0%의 구리(Cu)가 첨가된 알루미늄(Al)을 증착하여 금속 배선층(106)을 형성하며, 도 2e와 같이 금속 배선층(106)을 확산 장벽층(105)의 표면이 충분히 노출되는 시점까지 식각하여 다마신 패턴(103,104)에만 금속 배선층(106)을 남기고, 도 2f와 같이 확산 장벽층(105)을 금속 배선층(106)과 층간 절연막(102)의 표면이 충분히 노출되는 시점까지 식각한다.2A to 2C are performed to deposit aluminum (Al) added with 0.5 to 1.0% of copper (Cu) on the diffusion barrier layer 105 to form a metal wiring layer 106, as shown in FIG. 2E. The metal wiring layer 106 is etched to the point where the surface of the diffusion barrier layer 105 is sufficiently exposed to leave the metal wiring layer 106 only in the damascene patterns 103 and 104, and the diffusion barrier layer 105 is formed as shown in FIG. 2F. Etching is performed until the surface of the 106 and the interlayer insulating film 102 are sufficiently exposed.
이후, 구리(Cu)의 쏠림에 의한 금속 배선층(106)의 국부적 전위차를 제거하기 위하여 도 3과 같이 반도체 기판을 플라즈마(107)에 담가주면 플라즈마(107)에 의해 전위차가 사라져 등전위면이 만들어진다. Subsequently, when the semiconductor substrate is immersed in the plasma 107 as shown in FIG. 3 in order to remove the local potential difference of the metal wiring layer 106 due to the copper Cu, the potential difference disappears by the plasma 107 to form an equipotential surface.
이러한 플라즈마 처리공정의 바람직한 공정조건은 제 1 실시예와 동일하게 DC 보다는 RF 플라즈마가 데미지 측면에서 유리하며, 가스로는 아르곤(Ar), 수소(H2), 질소(N2) 등을 사용한다. RF 플라즈마 파워 레인지는 10∼300kW, RF 진동수는 100∼1000kHz 영역에서 수행한다.Preferred process conditions of the plasma treatment process is that RF plasma is advantageous in terms of damage rather than DC as in the first embodiment, and argon (Ar), hydrogen (H2), nitrogen (N2), and the like are used as gases. RF plasma power range is 10 ~ 300kW, RF frequency is performed in the 100 ~ 1000kHz region.
다음으로, 세정공정을 실시한다. 여기서 플라즈마 처리공정에 의하여 전위차가 제거된 상태이므로 금속 배선층(106)이 캐미컬(Chemical) 또는 초순수(DI Water)에 노출되더라도 갈바닉 부식에 의한 피팅이 발생되지 않는다.Next, a washing process is performed. In this case, since the potential difference is removed by the plasma treatment process, the fitting due to galvanic corrosion does not occur even when the metal wiring layer 106 is exposed to chemical or ultra pure water.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.In the above description, but limited to one embodiment of the present invention, it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.
전술한 바와 같이 본 발명은 금속 배선 증착 후 또는 금속 배선 식각 후의 세정공정 실시 이전에 반도체 기판을 플라즈마에 노출시켜 국부적으로 구리(Cu)가 많고 적은 영역에서의 전위차를 제거하여 등전위면을 만들어 줌으로써 세정공정에서 전위차에 의한 피팅 발생을 억제한다.As described above, according to the present invention, the semiconductor substrate is exposed to plasma before the cleaning process is performed after the deposition of the metal wiring or the etching of the metal wiring, thereby removing the potential difference in a region having a large amount of copper (Cu) and making an equipotential surface. In the process, fitting occurrence by the potential difference is suppressed.
이로서, 금속 배선층 상부의 파드(Pod) 부분에 발생되는 피팅에 의한 와이어 본딩(Wire Bonding)의 실패를 방지하며, 안정된 금속 배선 공정이 가능하여 금속 배선의 신뢰성이 향상되는 효과가 있다.As a result, failure of wire bonding due to the fitting generated in the pod portion of the upper portion of the metal wiring layer is prevented, and a stable metal wiring process is possible, thereby improving the reliability of the metal wiring.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도,1A to 1E are cross-sectional views of a device for describing a method for forming metal wirings of a semiconductor device according to the prior art;
도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도,2A to 2F are cross-sectional views of devices for explaining a method for forming metal wirings of a semiconductor device according to a first embodiment of the present invention;
도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.3 is a cross-sectional view of a device for explaining a method of forming metal wirings in a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 기판 102 : 층간 절연막101 substrate 102 interlayer insulating film
103 : 비아 콘택홀 104 : 트랜치103: via contact hole 104: trench
105 : 확산 장벽층 106 : 금속 배선층105: diffusion barrier layer 106: metal wiring layer
107 : 플라즈마107: plasma
Claims (3)
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| KR10-2003-0046018A KR100509912B1 (en) | 2003-07-08 | 2003-07-08 | Method for forming metal line of semiconductor device |
Applications Claiming Priority (1)
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- 2003-07-08 KR KR10-2003-0046018A patent/KR100509912B1/en not_active IP Right Cessation
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