KR100500515B1 - 패킷 플로 제어 장치 및 방법 - Google Patents

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KR100500515B1 KR10-2003-0043877A KR20030043877A KR100500515B1 KR 100500515 B1 KR100500515 B1 KR 100500515B1 KR 20030043877 A KR20030043877 A KR 20030043877A KR 100500515 B1 KR100500515 B1 KR 100500515B1
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Abstract

비트 스트림 송신 중 패킷 송신 요청이 있는 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신할 수 있는 패킷 플로 제어 장치에 관한 발명을 개시한다. 포트 제어부들은 패킷을 각기 송/수신하며, 패킷 플로를 제어하는 패킷 플로 제어 신호를 각기 발생시키고, 룩업부는 상기 포트 제어부들로부터 상기 패킷을 제공받아 소스 정보, 목적지 정보 및 맥 주소 정보를 가지는 룩업 테이블을 구성하고, 상기 룩업 테이블에 대한 정보를 제공하며, 패킷 메모리는 상기 패킷을 저장하고, 큐 매니저는 상기 패킷 메모리의 상태를 모니터하고, 상기 룩업 테이블에 대한 정보를 이용하여 패킷 전송에 대한 정보를 가지는 패킷 전송 정보를 발생시키며, 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 제공한다. 물리계층들은 포트로부터 상기 패킷을 제공받아 각기 신호 변환시키고, 패킷 충돌을 각기 감지하며, 맥들은 상기 변환된 패킷을 상기 포트 제어부들과 각기 송/수신하며, 상기 패킷 플로 제어 신호를 이용하여 비트 스트림을 생성하고, 상기 비트 스트림을 송신하여 상기 패킷의 플로를 각기 제어하고, 상기 플로 제어 시, 상기 패킷에 대한 송신 요청이 있는 경우, 상기 비트 스트림 대신 상기 패킷을 이용하여 상기 패킷의 플로를 제어한다. 패킷 플로 제어를 위해 포트의 아이들 상태 감지 후 64 비트 타임 전에 비트 스트림이 송신되므로, 백 프레셔 제어 동작이 효율적으로 수행된다.

Description

패킷 플로 제어 장치 및 방법{APPARATUS FOR CONTROLLING FLOW OF A PACKET, METHOD USING THE SAME}
본 발명은 패킷 플로 제어 장치 및 방법에 관한 것으로, 더욱 상세하게는 비트 스트림 송신 중 패킷 송신 요청이 있는 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신할 수 있는 패킷 플로 제어 장치 및 방법에 관한 것이다.
이더넷 스위치는 반 이중 통신의 경우, 백 프레셔(back pressure) 제어 방법을 이용하여 패킷의 플로를 제어한다. 상기 백 프레셔 제어 방법에는 충돌(collision) 방식과 캐리어(carrier) 방식이 있다. 상기 충돌 방식은 패킷이 수신될 때, 더미(dummy) 패킷을 전송하여 충돌을 발생시키는 방식이다. 그러나, 이 방식은 스위치와 단말기 사이가 최대 길이만큼 떨어져 있을 경우, 레이트 충돌(late collision)이 발생될 수 있는 문제점이 있다. 상기 캐리어 방식은 일정 시간 동안 더미 패킷(dummy packet)을 전송하는 방식이다. 그러나, 이 방식은 전송되는 시간이 패킷 메모리가 비워지기 위해 필요한 시간보다 너무 길거나 너무 짧아질 수 있는 문제점이 있다. 또한, 이 방식은 백 프레셔 동작이 실행되는 동안에는 패킷을 송신할 수 없는 문제점도 있다. 그러므로, 백 프레셔 동작 중에도 패킷을 송신할 수 있고, 효율적으로 패킷의 플로를 제어할 수 있는 패킷 플로 제어 장치가 요구된다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 포트의 아이들 상태 감지 후 64 비트 타임 전에 비트 스트림을 송신하여 백 프레셔 제어 동작을 효율적으로 수행할 수 있는 패킷 플로 제어 장치 및 방법을 제안하는 것을 목적으로 한다.
본 발명의 다른 목적은, 상기 패킷의 송신 요청이 있는 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신하여 백 프레셔 제어 동작을 수행할 수 있는 패킷 플로 제어 장치 및 방법을 제안하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 패킷 플로 제어 장치는 패킷을 각기 송/수신하며, 패킷 플로를 제어하는 패킷 플로 제어 신호를 각기 발생시키는 복수의 포트 제어부들; 상기 포트 제어부들로부터 상기 패킷을 제공받아 소스 정보, 목적지 정보 및 맥 주소 정보를 가지는 룩업 테이블을 구성하고, 상기 룩업 테이블에 대한 정보를 제공하는 룩업부; 상기 패킷을 저장하는 패킷 메모리; 상기 패킷 메모리의 상태를 모니터하고, 상기 룩업 테이블에 대한 정보를 이용하여 패킷 전송에 대한 정보를 가지는 패킷 전송 정보를 발생시키며, 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 제공하는 큐 매니저; 포트로부터 상기 패킷을 제공받아 각기 신호 변환시키고, 패킷 충돌을 각기 감지하는 복수의 물리계층들; 및 상기 변환된 패킷을 상기 포트 제어부들과 각기 송/수신하며, 상기 패킷 플로 제어 신호를 이용하여 비트 스트림을 생성하고, 상기 비트 스트림을 송신하여 상기 패킷의 플로를 각기 제어하고, 상기 플로 제어 시, 상기 패킷에 대한 송신 요청이 있는 경우, 상기 비트 스트림 대신 상기 패킷을 송신하여 상기 패킷의 플로를 제어하는 복수의 맥들을 포함한다. 상기 패킷 플로 제어는 백 프레셔 제어일 수 있다. 상기 맥은, 상기 포트가 아이들 상태일 경우, 상기 백 프레셔 동작을 수행한다. 상기 맥은, 상기 백 프레셔 동작 중 상기 패킷 송신 요청이 없는 경우, 상기 비트 스트림을 송신한다. 상기 맥은, 상기 포트의 아이들 상태 감지 후 64비트 타임 이전에 상기 비트 스트림을 송신한다. 상기 맥은, 초과 지연 타임이 발생된 경우, 상기 비트 스트림의 송신을 중지하고 아이피지 타임을 기다린 후 상기 비트 스트림을 재송신한다. 상기 맥은, 상기 비트 스트림 송신 중 상기 패킷 송신 요청을 상기 포트 제어부로부터 수신한 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신한다. 상기 맥은, 상기 패킷 송신 요청을 수신한 경우, 상기 포트의 아이들 상태 감지 후 64비트 타임 이전에 상기 패킷을 송신한다. 상기 맥은 상기 포트의 상태가 아이들하고 동시에 상기 포트 제어부로부터 상기 패킷 송신 요청을 수신한 경우, 상기 포트의 아이들 상태 감지 후 96비트 타임 후 상기 패킷을 송신한다. 각 포트 제어부는, 상기 패킷의 플로를 제어하는 상기 패킷 플로 제어 신호를 발생시키는 플로 제어부; 및 상기 패킷을 송/수신하고, 상기 룩업 테이블에 대한 정보를 수신하여 제공하고, 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 수신하는 송/수신부를 각기 포함한다. 상기 큐 매니저는, 상기 룩업 테이블에 대한 정보를 이용하여 상기 패킷 전송에 대한 정보를 저장하는 큐 메모리; 및 상기 패킷 메모리와 정보 교환하여 상기 패킷 메모리의 상태를 모니터하는 패킷 메모리 관리부를 포함한다. 상기 포트 제어부들과 상기 맥들이 일대일 대응한다. 상기 각 맥은, 상기 비트 스트림을 생성하여 상기 결합된 포트에 제공하는 비트 스트림부; 상기 포트의 아이들 상태를 감지하는 포트 상태 감지부; 및 상기 패킷 송신 요청을 상기 포트 제어부로부터 수신한 경우, 상기 요청된 패킷을 송신하는 패킷 전송부를 각기 포함한다. 상기 비트 스트림부는, 상기 비트 스트림을 생성하는 비트 스트림 생성부; 상기 생성된 비트 스트림을 상기 결합된 포트에 제공하는 비트 스트림 전송부; 및 상기 비트 타임을 측정하는 시간 측정부를 포함한다. 상기 각 물리 계층들은, 패킷 수신 시, 아날로그 신호를 디지털 신호를 변환시키고, 패킷 송신 시, 디지털 신호를 아날로그 신호로 변환시키는 신호 변환부; 및 상기 포트에서 발생되는 충돌 상태를 감지하는 충돌 감지부를 각기 포함한다. 상기 각 맥은 상기 충돌 상태를 감지한 경우, 일정 시간 후 상기 비트 스트림을 재전송한다. 상기 일정 시간은 상기 포트의 아이들 상태 감지 후 64 비트 타임 전의 시간일 수 있다.
본 발명의 패킷 플로 제어 방법은 패킷을 제공받는 단계; 패킷 메모리의 상태를 모니터하는 단계; 상기 패킷을 제공하는 단계; 상기 제공받은 패킷을 이용하여 소스 주소, 목적지 주소 및 맥 주소에 대한 정보를 가지는 룩업 테이블을 만드는 단계; 상기 룩업 테이블에 대한 정보를 이용하여 패킷 전송에 대한 정보를 가지는 패킷 전송 정보를 발생시키는 단계; 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 이용하여 패킷 플로 제어 신호를 발생시키는 단계; 및 상기 패킷 플로 제어 신호에 따라 비트 스트림을 생성하고, 생성된 비트 스트림을 전송하여 패킷 플로를 제어하며, 패킷 송신 요청이 있는 경우, 상기 비트 스트림 대신에 상기 요청된 패킷을 전송하여 상기 패킷 플로를 제어하는 단계를 포함한다. 상기 패킷 플로 제어는 백 프레셔 제어일 수 있다. 상기 패킷 전송 정보를 발생시키는 단계는, 포트별로 상기 전송할 패킷을 저장하는 단계를 포함한다. 상기 패킷 플로를 제어하는 단계는, 상기 포트가 아이들 상태인 경우, 상기 백 프레셔 동작을 수행한다. 상기 패킷 플로를 제어하는 단계는, 상기 백 프레셔 동작 중 상기 패킷 송신 요청이 없는 경우, 상기 비트 스트림을 생성하는 단계; 및 상기 생성된 비트 스트림을 송신하는 단계를 포함한다. 상기 비트 스트림을 송신하는 단계는, 상기 포트의 아이들 상태 감지 후 64 비트 타임 이전에 상기 비트 스트림을 송신한다. 상기 비트 스트림을 전송하는 단계는, 초과 지연 타임이 발생된 경우, 상기 비트 스트림의 전송을 중지하고, 아이피지 타임을 기다린 후 상기 비트 스트림을 재송신한다. 상기 비트 스트림을 송신하는 단계는, 상기 비트 스트림 송신 중 상기 패킷 송신이 요청된 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신한다. 상기 패킷 송신이 요청된 경우, 상기 포트의 아이들 상태 감지 후 64 비트 타임 이전에 상기 패킷을 송신한다. 상기 패킷 플로를 제어하는 단계는, 상기 포트의 상태가 아이들하고 상기 패킷의 송신이 요청된 경우, 상기 포트의 아이들 상태 감지 후 96비트 타임 후 상기 패킷을 송신한다. 상기 패킷 플로를 제어하는 단계는, 상기 비트 스트림이 프리앰블과 동일한 패킷이다. 상기 패킷 플로를 제어하는 단계는, 상기 패킷 메모리의 상태에 따라 상기 비트 스트림의 길이가 변화된다. 본 발명의 패킷 플로 제어 방법은 상기 제공되는 패킷의 신호를 변환시키는 단계; 및 상기 패킷의 충돌 상태를 감지하는 단계를 더 포함한다. 상기 신호를 변환시키는 단계는, 상기 패킷을 상기 포트로부터 제공받는 경우, 아날로그 신호를 디지털 신호로 변환시키는 단계; 및 상기 패킷을 상기 포트에 제공하는 경우, 디지털 신호를 아날로그 신호로 변환시키는 단계를 포함한다. 상기 비트 스트림을 전송하는 단계는, 상기 비트 스트림 전송 중에 상기 포트에서 충돌이 발생한 경우, 일정 시간 경과 후 상기 비트 스트림을 재전송한다. 상기 일정 시간은 상기 포트의 아이들 상태 감지 후 64 비트 타임 이전의 시간일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 패킷 플로 제어 장치 및 방법의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 패킷 플로 제어 장치의 구성을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 패킷 플로 제어 장치는 복수의 포트 제어부들(10, 20), 룩업부(30), 큐 매니저(40), 패킷 메모리(50), 복수의 물리계층들(60, 80) 및 복수의 맥들(medium access control, 70, 90)을 포함할 수 있다.
본 발명의 일 실시예에 따른 패킷 플로 제어 장치는 이더넷 스위치일 수 있다.
포트 제어부(10, 20)는 패킷을 송/수신하며, 룩업 테이블에 대한 정보를 제공하고, 상기 패킷 메모리의 상태 정보 및 패킷 전송 정보를 수신하며, 패킷 플로를 제어하는 패킷 플로 제어 신호를 발생시킨다.
룩업부(30)는 포트 제어부(10, 20)로부터 상기 패킷을 제공받아 상기 룩업 테이블을 만든다. 상기 룩업 테이블은 소스 정보, 목적지 정보 및 맥 주소 등을 기록하고 있다. 룩업부(30)는 상기 룩업 테이블을 만든 후, 상기 룩업 테이블에 대한 정보를 상기 포트 제어부(10, 20)에 제공한다.
패킷 메모리(50)는 포트 제어부(10, 20)로부터 상기 패킷을 제공받아 저장한다. 상세하게는, 패킷 메모리(50)는 상기 패킷의 데이터를 포트별로 저장한다.
큐 매니저(40)는 패킷 메모리(50)와 정보 교환하여 패킷 메모리(50)의 상태를 모니터링하고, 상기 룩업 테이블에 대한 정보를 포트 제어부(10, 20)로부터 제공받으며, 상기 룩업 테이블에 대한 정보를 이용하여 상기 패킷 전송에 대한 정보를 저장하고, 패킷 메모리(50)의 상태 정보 및 상기 패킷 전송 정보를 포트 제어부(10, 20)에 제공한다. 상세하게는, 큐 매니저(40)는 상기 룩업 테이블에 대한 정보를 이용하여 전송할 패킷에 대한 정보를 포트별로 저장하고 있다. 이에 대한 자세한 설명은 이하 첨부된 도면을 참조하여 상술하겠다.
포트 제어부(10, 20)는 큐 매니저(40)로부터 제공된 상기 패킷 메모리의 상태 정보를 이용하여 패킷 메모리(50)의 빈영역에 제 1 포트로부터 제공된 상기 패킷을 라이트(write)하고, 상기 패킷 전송 정보를 이용하여 패킷 메모리(50)로부터 상기 패킷을 리드(read)한다. 그런 후, 포트 제어부(10, 20)는 상기 리드된 패킷을 제 2 포트에 제공한다. 또한 포트 제어부(10, 20)는 패킷 메모리(50)의 상기 패킷의 저장량이 임계치(threshold)를 초과하는 경우, 상기 패킷 플로 제어 신호를 발생시켜 패킷 플로를 제어한다. 상세하게는, 큐 매니저(40)는 패킷 메모리(50)의 상태를 모니터하여, 상기 제 2 포트로 전송될 패킷의 양이 임계치를 초과하는 지를 감지한다. 상기 제 2 포트로 전송될 상기 패킷의 양이 임계치를 초과하는 경우, 큐 매니저(40)는 포트 제어부(10, 20)에 상기 패킷의 양이 임계치를 초과한다는 정보를 제공한다. 그 결과, 포트 제어부(10, 20)는 상기 패킷 플로 제어 신호를 발생시켜 패킷 전송을 중지시킨다. 즉, 포트 제어부(10, 20)는 패킷 메모리(50)의 패킷 저장량이 임계치 이하가 될 때까지 상기 패킷의 전송을 중지시킨다.
물리계층(60, 80)은 제공되는 신호를 변환시키고, 패킷 충돌을 감지한다. 상세하게는, 물리계층(60, 80)은 상기 제 1 포트로부터 패킷을 수신할 경우, 전송되는 아날로그 신호를 디지털 신호로 변환시키고, 상기 제 2 포트에 패킷을 송신할 경우, 디지털 신호를 아날로그 신호로 변화시킨다. 또한, 물리계층(60, 80)은 상기 포트의 상태를 감시하여 상기 포트에서 패킷의 충돌이 발생하는지를 체크한다.
맥(70, 90)은 상기 패킷 플로 제어 신호를 수신하여 패킷 플로를 제어한다. 상세하게는, 맥(70, 90)은 상기 패킷 플로 제어 신호를 수신하면, 상기 제 1 포트가 아이들(idle) 상태인지를 파악하고, 상기 제 1 포트가 아이들(idle) 상태이면, 비트 스트림을 생성하여 상기 제 1 포트로 송신한다. 다만, 맥(70, 90)은 상기 비트 스트림 전송 중 포트 제어부(10, 20)로부터 패킷 송신 요청을 수신하면, 상기 비트 스트림 전송을 중지하고, 상기 요청된 패킷을 송신한다. 본 발명의 일 실시예에 따른 상기 비트 스트림은 프리앰블(preamble)일 수 있다. 그 결과, 상기 비트 스트림을 수신한 경우, 상대방 스테이션(station)은 상기 비트 스트림을 전송 패킷으로 인식하지 않고 플로 제어 패킷으로 인식한다.
본 발명의 일 실시예에 따른 패킷 플로 제어는 백 프레셔 (back pressure) 방식이다.
본 발명의 패킷 플로 제어 장치는 백 프레셔 제어 방식으로 상기 비트 스트림을 해당 포트에 전송하며, 상기 포트로 송신할 패킷이 있는 경우, 상기 비트 스트림 대신에 상기 패킷을 송신한다. 그러므로, 본 발명의 패킷 플로 제어 장치는 종래의 장치보다 더 효율적으로 패킷 플로를 제어할 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 따른 포트 제어부의 구성을 도시한 블록도이다.
도 2를 참조하면, 포트 제어부(10, 20)는 플로 제어부(100) 및 송/수신부(120)를 포함할 수 있다.
플로 제어부(100)는 패킷 메모리(50)의 패킷 저장량이 임계치를 초과한 경우, 상기 패킷 플로 제어 신호를 맥(70, 90)에 제공한다.
송/수신부(120)는 상기 제 1 포트로부터 제공된 패킷, 즉 맥(70, 90)으로부터 제공된 상기 패킷을 패킷 메모리(50) 및 룩업부(30)에 제공하고, 패킷 메모리(50)로부터 리드한 상기 패킷을 상기 제 2 포트에 제공한다. 또한, 송/수신부(120)는 상기 룩업 테이블에 대한 정보를 큐 매니저(40)에 제공하고, 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 수신한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 큐 매니저의 구성을 도시한 블록도이다.
도 3을 참조하면, 큐 매니저(40)는 큐 메모리(200) 및 패킷 메모리 관리부(220)를 포함할 수 있다.
큐 메모리(200)는 상기 룩업 테이블에 대한 정보를 이용하여 상기 패킷 전송 정보를 발생시킨다. 즉, 큐 메모리(200)는 포트에 전송할 패킷에 대한 정보를 저장하고 있다. 상세하게는, 큐 메모리(200)는 전송할 패킷에 대한 정보를 포트별로 저장하고 있다. 예를 들어, 포트 1, 포트 3 및 포트 4로부터 전송된 패킷이 포트 2로 전송될 패킷이면, 큐 메모리(200)는 상기 포트 2 영역에 포트 1, 포트 3 및 포트 4에서 전송된 패킷에 대한 정보를 저장하고, 상기 패킷 전송 정보를 제 2 포트 제어부에 제공한다. 그 결과, 상기 포트 1, 포트 3 및 포트 4로부터 전송된 패킷이 차례로 상기 제 2 포트에 전송된다.
패킷 메모리 관리부(220)는 패킷 메모리(50)와 정보 교환하여 패킷 메모리(50)의 상태를 모니터한다. 상세하게는, 패킷 메모리 관리부(220)는 패킷 메모리(50)의 빈 영역 및 패킷 메모리(50)가 저장하고 있는 패킷에 대한 정보를 모니터한다. 그런 후, 패킷 메모리 관리부(220)는 상기 모니터한 정보를 포트 제어부(10, 20)에 제공한다.
도 4는 본 발명의 바람직한 일 실시예에 따른 맥의 구성을 도시한 블록도이다.
도 4를 참조하면, 맥(70, 90)은 비트 스트림부(300), 포트 상태 감지부(320) 및 패킷 전송부(340)를 포함할 수 있다.
본 발명의 일 실시예에 따른 맥(70, 90)은 포트 제어부(10, 20)에 일대일 대응한다.
포트 상태 감지부(320)는 결합된 포트가 아이들(idle) 상태인지를 체크한다.
비트 스트림부(300)는 상기 패킷 플로 제어 신호를 수신한 경우, 상기 비트 스트림을 생성하고, 상기 비트 스트림을 상기 포트로 전송한다. 상세하게는, 비트 스트림부(320)는 상기 패킷 플로 제어 신호를 수신하고 동시에 상기 포트가 아이들(idle) 상태인 경우, 상기 비트 스트림을 생성하고, 상기 생성된 비트 스트림을 일정 시간 후 상기 포트에 송신한다. 본 발명의 일 실시예에 따른 상기 비트 스트림은 상기 포트의 아이들(idle) 상태 감지 후 64비트 타임이 흐르기 전에 송신된다.
패킷 전송부(340)는 상기 포트가 아이들 상태이고, 상기 패킷 송신 요청을 포트 제어부(10, 20)로부터 수신한 경우, 상기 요청된 패킷을 상기 포트에 전송한다. 상세하게는, 패킷 전송부(340)는 백 프레셔 동작 전에 상기 패킷 송신 요청을 받으면, IPG(inter-packet gap, 96비트 타임) 타임 후 상기 요청된 패킷을 송신하고, 백 프레셔(back pressure) 동작이 시작된 후 상기 패킷 송신 요청을 받으면, 상기 비트 스트림 대신 상기 패킷을 상기 포트의 아이들 상태 감지 후 64비트 타임 전에 송신한다. 이에 대한 자세한 설명은 이하 첨부된 도면을 참조하여 상술하겠다.
도 5는 본 발명의 바람직한 일 실시예에 따른 비트 스트림부의 구성을 도시한 블록도이다.
도 5를 참조하면, 비트 스트림부(300)는 비트 스트림 생성부(400), 비트 스트림 전송부(420) 및 시간 측정부(440)를 포함할 수 있다.
비트 스트림 생성부(400)는 상기 패킷 플로 제어 신호에 따라 상기 비트 스트림을 생성한다.
비트 스트림 전송부(420)는 상기 생성된 비트 스트림을 상기 결합된 포트에 제공한다.
시간 측정부(440)는 상기 비트 스트림 또는 상기 패킷을 전송하기 위해 상기 포트의 아이들(idle) 상태 감지 후 흐르는 시간을 체크한다.
도 6은 본 발명의 바람직한 일 실시예에 따른 물리계층의 구성을 도시한 블록도이다.
도 6을 참조하면, 물리계층(60, 80)은 신호 변환부(500) 및 충돌 감지부(520)를 포함할 수 있다.
신호 변환부(500)는 상기 제 1 포트를 통해 상기 패킷을 수신하는 경우, 전송되는 아날로그 신호를 디지털 신호로 변환하여 주고, 상기 제 2 포트에 상기 패킷을 전송할 경우, 디지털 신호를 아날로그 신호로 변환하여 준다.
충돌 감지부(520)는 상기 비트 스트림 또는 상기 패킷이 상기 포트에 전송된 경우, 상기 포트에서 충돌이 발생되었는지를 체크한다.
도 7은 본 발명의 바람직한 일 실시예에 따른 패킷 플로 제어 과정을 도시한 순서도이다.
도 7을 참조하면, 우선, 하나의 포트로 전송될 패킷이 다른 포트 또는 다른 다수의 포트로부터 수신된다(S100). 상기 패킷은 소스 정보와 목적지 정보를 가지고 있다. 계속하여, 상기 패킷은 룩업부(30)에 제공되고, 패킷 메모리(50)에 라이트(write)된다(S120). 이어서, 동일 포트로 전송될 상기 패킷의 양과 패킷 메모리(50)의 저장 용량의 임계치가 비교된다(S140). 상기 전송되는 패킷의 양이 임계치를 초과한 경우, 포트 제어부(10, 20)는 상기 패킷 플로 제어 신호를 발생시켜 패킷 플로를 제어한다(S160). 즉, 패킷의 수신이 중단된다. 그러나, 상기 패킷의 양이 임계치보다 작은 경우, 패킷 메모리(50)는 계속하여 전송될 패킷을 저장한다.
도 8은 본 발명의 바람직한 제 1 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 8을 참조하면, 패킷 메모리(50)에 저장된 상기 패킷의 양이 임계치를 초과한 경우, 포트 제어부(10, 20)는 상기 패킷 플로 제어 신호를 발생시킨다(S200). 계속하여, 맥(70, 90)은 상기 패킷 플로 제어 신호를 수신한 경우, 맥(70, 90)은 상기 패킷이 전송될 포트가 아이들(idle) 상태인지를 체크한다(S220). 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하지 않으면, 포트의 상태를 계속하여 체크한다(S260). 반면에, 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하면, 상기 비트 스트림을 생성하고, 상기 생성된 비트 스트림을 일정 시간 후 전송한다(S240). 상기 비트 스트림은 프리앰블(preamble)과 동일한 신호이다. 즉, 비트 스트림은 프리앰블 다음에 SFD(start frame delimiter)가 입력되지 않는다. 그러므로, 상대방 스테이션(station)은 상기 비트 스트림을 수신하면, 일반 패킷으로 인식하지 않는다. 일반적으로, 상기 패킷은 아이들(idle) 상태에서 아이피지(inter-packet gap, 이하 "IPG"라 함) 타임 후 전송된다. 상기 IPG 타임은 최소 96비트 타임이다. 즉, 상기 IPG 타임은 10Mbps에서는 9.6㎲이고, 100Mbps에서는 0.96㎲이다. 상기 IPG 타임은 전반부 64 비트 타임과 후반부 32 비트 타임으로 나뉘어진다. 본 발명의 일 실시예에 따른 상기 비트 스트림은 상기 포트의 아이들 상태 감지 후 64 비트 타임 전에 전송된다. 그 결과, 상대방 스테이션의 패킷 전송 전에 백 프레셔 동작이 실행된다. 그러므로, 상대방 스테이션으로부터의 패킷 전송이 효율적으로 차단된다. 이어서, 상기 비트 스트림과 상대방 스테이션으로부터 전송된 패킷의 충돌이 상기 포트 내에서 발생되었는지를 판단한다(S280). 충돌이 발생된 경우, 맥(70, 90)은 일정 시간 후 상기 비트 스트림을 재전송한다(S300). 본 발명의 일 실시예에 따른 상기 일정 시간은 상기 포트의 아이들 상태 감지 후 64비트 타임 전의 시간을 의미한다. 즉, 충돌이 발생된 경우, 맥(70, 90)은 상기 포트의 아이들 상태 체크 후 64비트 타임 전에 상기 비트 스트림을 재전송한다. 그러므로, 맥(70, 90)은 상대방 스테이션의 패킷 송신 전에 상기 비트 스트림을 전송할 수 있다. 그 결과, 상대방 스테이션은 상기 비트 스트림 송신 동안은 상기 패킷을 전송하지 못한다. 충돌이 발생되지 않으면, 상기 비트 스트림이 상대방 스테이션에 전송된다. 그 결과, 패킷 플로가 제어된다.
도 9는 본 발명의 바람직한 제 2 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 9를 참조하면, 패킷 메모리(50)에 저장된 상기 패킷의 양이 임계치를 초과한 경우, 포트 제어부(10, 20)는 상기 패킷 플로 제어 신호를 발생시킨다(S400). 계속하여, 맥(70, 90)은 상기 패킷 플로 제어 신호를 수신한 경우, 맥(70, 90)은 상기 패킷이 전송될 포트가 아이들(idle) 상태인지를 체크한다(S420). 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하지 않으면, 포트의 상태를 계속하여 체크한다(S460). 반면에, 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하면, 백 프레셔 동작을 수행한다. 이어서, 맥(70, 90)은 상기 비트 스트림의 전송 전에 상기 패킷 송신 요청이 있는지를 체크한다(S440). 맥(70, 90)이 상기 패킷 송신 요청을 수신한 경우, 맥(70, 90)은 일정 시간 후 상기 요청된 패킷을 상기 비트 스트림 대신 송신한다(S500). 반면에, 상기 패킷 송신 요청이 수신되지 않은 경우, 맥(70, 90)은 상기 비트 스트림을 생성하고, 상기 생성된 비트 스트림을 일정 시간 경과 후 송신한다(S480). 본 발명의 일 실시예에 따른 상기 일정 시간은 포트의 아이들 상태 감지 후 64 비트 타임 전의 시간을 의미한다. 상기와 같이, 상기 비트 스트림 대신 상기 송신 요청된 패킷이 전송되면, 패킷 메모리(50)의 여유 공간이 확보될 수 있고, 상기 비트 스트림이 새로 생성될 필요가 없게 된다. 그러므로, 백 프레셔 제어 동작이 더 효율적으로 수행될 수 있다.
도 10은 본 발명의 바람직한 제 3 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 10을 참조하면, 패킷 메모리(50)에 저장된 상기 패킷의 양이 임계치를 초과한 경우, 포트 제어부(10, 20)는 상기 패킷 플로 제어 신호를 발생시킨다(S600). 계속하여, 맥(70, 90)이 상기 패킷 송신 요청을 포트 제어부(10, 20)로부터 수신한 경우, 맥(70, 90)은 상기 패킷이 전송될 포트가 아이들 상태인지를 체크한다(S640). 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하지 않으면, 상기 포트의 상태를 계속하여 체크한다(S680). 이어서, 상기 전송될 포트의 상태가 아이들(idle)한 경우, 맥(70, 90)은 IPG 타임 후 상기 패킷을 송신한다(S660). 상기 패킷이 상대방 스테이션에 수신되면, 상대방 스테이션(station)은 패킷 송신을 중단한다.
도 11은 본 발명의 바람직한 제 4 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 11을 참조하면, 패킷 메모리(50)에 저장된 상기 패킷의 양이 임계치를 초과한 경우, 포트 제어부(10, 20)는 상기 패킷 플로 제어 신호를 발생시킨다(S700). 계속하여, 맥(70, 90)은 상기 패킷 플로 제어 신호를 수신한 경우, 맥(70, 90)은 상기 패킷이 전송될 포트가 아이들(idle) 상태인지를 체크한다(S720). 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하지 않으면, 상기 포트의 상태를 계속하여 체크한다(S740). 반면에, 맥(70, 90)은 상기 포트의 상태가 아이들(idle)하면, 상기 비트 스트림을 생성하고, 상기 생성된 비트 스트림을 상대방 스테이션에 송신한다(S760). 이어서, 상기 비트 스트림의 송신 시간이 초과 지연 타임(excessive defer time)을 초과하는지가 체크된다(S780). 상기 비트 스트림의 송신 시간이 초과 지연 타임(excessive defer time)을 초과하면, 상기 비트 스트림의 송신이 중단되고, 상기 포트의 상태가 체크된다. 상기 초과 지연 타임(excessive defer time)은 최대 패킷 사이즈의 2배에 상응하는 시간을 의미한다. 즉, 초과 지연 타임(excessive defer time)=2×최대 패킷 사이즈×8=24,288 비트 타임을 의미한다. 초과 지연(excessive defer)이 발생되면, 상대방 스테이션은 송신 준비중이던 패킷을 폐기한다. 그러므로, 본 발명의 일 실시예에 따른 맥(70, 90)은 송신하는 상기 비트 스트림의 길이가 초과 지연 타임(excessive defer time)을 초과할 경우, 맥(70, 90)은 초과 지연 타임(excessive defer time)까지만 상기 비트 스트림을 송신하고, 일정 시간을 기다린 후 상기 비트 스트림을 재송신한다. 상기 일정 시간은 상기 포트의 아이들 상태 감지 후 64비트 타임 전의 시간을 의미한다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 패킷 플로 제어 장치는 패킷 플로 제어를 위해 포트의 아이들 상태 감지 후 64 비트 타임 전에 비트 스트림을 송신하므로, 백 프레셔 제어 동작을 효율적으로 수행할 수 있는 장점이 있다.
아울러, 본 발명에 의한 패킷 플로 제어 장치는 패킷의 송신 요청이 있는 경우, 비트 스트림 대신 상기 요청된 패킷을 전송하므로, 패킷 메모리의 상태를 효율적으로 제어할 수 있는 장점이 있다.
도 1은 본 발명의 바람직한 일 실시예에 따른 패킷 플로 제어 장치의 구성을 도시한 블록도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 포트 제어부의 구성을 도시한 블록도이다.
도 3은 본 발명의 바람직한 일 실시예에 따른 큐 매니저의 구성을 도시한 블록도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 맥의 구성을 도시한 블록도이다.
도 5는 본 발명의 바람직한 일 실시예에 따른 비트 스트림부의 구성을 도시한 블록도이다.
도 6은 본 발명의 바람직한 일 실시예에 따른 물리계층의 구성을 도시한 블록도이다.
도 7은 본 발명의 바람직한 일 실시예에 따른 패킷 플로 제어 과정을 도시한 순서도이다.
도 8은 본 발명의 바람직한 제 1 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 9는 본 발명의 바람직한 제 2 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 10은 본 발명의 바람직한 제 3 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.
도 11은 본 발명의 바람직한 제 4 실시예에 따른 백 프레셔 제어 과정을 도시한 순서도이다.

Claims (33)

  1. 패킷을 각기 송/수신하며, 패킷 플로를 제어하는 패킷 플로 제어 신호를 각기 발생시키는 복수의 포트 제어부들;
    상기 포트 제어부들로부터 상기 패킷을 제공받아 소스 정보, 목적지 정보 및 맥 주소 정보를 가지는 룩업 테이블을 구성하고, 상기 룩업 테이블에 대한 정보를 제공하는 룩업부;
    상기 패킷을 저장하는 패킷 메모리;
    상기 패킷 메모리의 상태를 모니터하고, 상기 룩업 테이블에 대한 정보를 이용하여 패킷 전송에 대한 정보를 가지는 패킷 전송 정보를 발생시키며, 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 제공하는 큐 매니저;
    포트로부터 상기 패킷을 제공받아 각기 신호 변환시키고, 패킷 충돌을 각기 감지하는 복수의 물리계층들; 및
    상기 변환된 패킷을 상기 포트 제어부들과 각기 송/수신하며, 상기 패킷 플로 제어 신호를 이용하여 비트 스트림을 생성하고, 상기 비트 스트림을 송신하여 상기 패킷의 플로를 각기 제어하고, 상기 플로 제어 시, 상기 패킷에 대한 송신 요청이 있는 경우, 상기 비트 스트림 대신 상기 패킷을 송신하여 상기 패킷의 플로를 제어하는 복수의 맥들을 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 장치.
  2. 제 1 항에 있어서, 상기 패킷 플로 제어는 백 프레셔 제어인 것을 특징으로 하는 패킷 플로 제어 장치.
  3. 제 2 항에 있어서, 상기 맥은, 상기 포트가 아이들 상태일 경우, 상기 백 프레셔 동작을 수행하는 것을 특징으로 하는 패킷 플로 제어 장치.
  4. 제 3 항에 있어서, 상기 맥은, 상기 백 프레셔 동작 중 상기 패킷 송신 요청이 없는 경우, 상기 비트 스트림을 송신하는 것을 특징으로 하는 패킷 플로 제어 장치.
  5. 제 4 항에 있어서, 상기 맥은, 상기 포트의 아이들 상태 감지 후 64비트 타임 이전에 상기 비트 스트림을 송신하는 것을 특징으로 하는 패킷 플로 제어 장치.
  6. 제 5 항에 있어서, 상기 맥은, 초과 지연 타임이 발생된 경우, 상기 비트 스트림의 송신을 중지하고 아이피지 타임을 기다린 후 상기 비트 스트림을 재송신하는 것을 특징으로 하는 패킷 플로 제어 장치.
  7. 제 5 항에 있어서, 상기 맥은, 상기 비트 스트림 송신 중 상기 패킷 송신 요청을 상기 포트 제어부로부터 수신한 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신하는 것을 특징으로 하는 패킷 플로 제어 장치.
  8. 제 3 항에 있어서, 상기 맥은, 상기 패킷 송신 요청을 수신한 경우, 상기 포트의 아이들 상태 감지 후 64비트 타임 이전에 상기 패킷을 송신하는 것을 특징으로 하는 패킷 플로 제어 장치.
  9. 제 1 항에 있어서, 상기 맥은 상기 포트의 상태가 아이들하고 동시에 상기 포트 제어부로부터 상기 패킷 송신 요청을 수신한 경우, 상기 포트의 아이들 상태 감지 후 96비트 타임 후 상기 패킷을 송신하는 것을 특징으로 하는 패킷 플로 제어 장치.
  10. 제 1 항에 있어서, 각 포트 제어부는, 상기 패킷의 플로를 제어하는 상기 패킷 플로 제어 신호를 발생시키는 플로 제어부; 및
    상기 패킷을 송/수신하고, 상기 룩업 테이블에 대한 정보를 수신하여 제공하고, 상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 수신하는 송/수신부를 각기 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 장치.
  11. 제 1 항에 있어서, 상기 큐 매니저는, 상기 룩업 테이블에 대한 정보를 이용하여 상기 패킷 전송에 대한 정보를 저장하는 큐 메모리; 및
    상기 패킷 메모리와 정보 교환하여 상기 패킷 메모리의 상태를 모니터하는 패킷 메모리 관리부를 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 장치.
  12. 제 1 항에 있어서, 상기 포트 제어부들과 상기 맥들이 일대일 대응하는 것을 특징으로 하는 패킷 플로 제어 장치.
  13. 제 12 항에 있어서, 상기 각 맥은,
    상기 비트 스트림을 생성하여 상기 결합된 포트에 제공하는 비트 스트림부;
    상기 포트의 아이들 상태를 감지하는 포트 상태 감지부; 및
    상기 패킷 송신 요청을 상기 포트 제어부로부터 수신한 경우, 상기 요청된 패킷을 송신하는 패킷 전송부를 각기 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 장치.
  14. 제 13 항에 있어서, 상기 비트 스트림부는,
    상기 비트 스트림을 생성하는 비트 스트림 생성부;
    상기 생성된 비트 스트림을 상기 결합된 포트에 제공하는 비트 스트림 전송부; 및
    상기 비트 타임을 측정하는 시간 측정부를 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 장치.
  15. 제 1 항에 있어서, 상기 각 물리 계층들은, 패킷 수신 시, 아날로그 신호를 디지털 신호를 변환시키고, 패킷 송신 시, 디지털 신호를 아날로그 신호로 변환시키는 신호 변환부; 및
    상기 포트에서 발생되는 충돌 상태를 감지하는 충돌 감지부를 각기 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 장치.
  16. 제 15 항에 있어서, 상기 각 맥은 상기 충돌 상태를 감지한 경우, 일정 시간 후 상기 비트 스트림을 재전송하는 것을 특징으로 하는 패킷 플로 제어 장치.
  17. 제 16 항에 있어서, 상기 일정 시간은 상기 포트의 아이들 상태 감지 후 64 비트 타임 전의 시간인 것을 특징으로 하는 패킷 플로 제어 장치.
  18. 패킷을 제공받는 단계;
    패킷 메모리의 상태를 모니터하는 단계;
    상기 패킷을 제공하는 단계;
    상기 제공받은 패킷을 이용하여 소스 주소, 목적지 주소 및 맥 주소에 대한 정보를 가지는 룩업 테이블을 만드는 단계;
    상기 룩업 테이블에 대한 정보를 이용하여 패킷 전송에 대한 정보를 가지는 패킷 전송 정보를 발생시키는 단계;
    상기 패킷 메모리의 상태 정보 및 상기 패킷 전송 정보를 이용하여 패킷 플로 제어 신호를 발생시키는 단계; 및
    상기 패킷 플로 제어 신호에 따라 비트 스트림을 생성하고, 생성된 비트 스트림을 전송하여 패킷 플로를 제어하며, 패킷 송신 요청이 있는 경우, 상기 비트 스트림 대신에 상기 요청된 패킷을 전송하여 상기 패킷 플로를 제어하는 단계를 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 방법.
  19. 제 18 항에 있어서, 상기 패킷 플로 제어는 백 프레셔 제어인 것을 특징으로 하는 패킷 플로 제어 방법.
  20. 제 18 항에 있어서, 상기 패킷 전송 정보를 발생시키는 단계는, 포트별로 상기 전송할 패킷을 저장하는 단계를 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 방법.
  21. 제 18 항에 있어서, 상기 패킷 플로를 제어하는 단계는,
    상기 포트가 아이들 상태인 경우, 상기 백 프레셔 동작을 수행하는 것을 특징으로 하는 패킷 플로 제어 방법.
  22. 제 20 항에 있어서, 상기 패킷 플로를 제어하는 단계는,
    상기 백 프레셔 동작 중 상기 패킷 송신 요청이 없는 경우, 상기 비트 스트림을 생성하는 단계; 및
    상기 생성된 비트 스트림을 송신하는 단계를 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 방법.
  23. 제 22 항에 있어서, 상기 비트 스트림을 송신하는 단계는, 상기 포트의 아이들 상태 감지 후 64 비트 타임 이전에 상기 비트 스트림을 송신하는 것을 특징으로 하는 패킷 플로 제어 방법.
  24. 제 23 항에 있어서, 상기 비트 스트림을 전송하는 단계는, 초과 지연 타임이 발생된 경우, 상기 비트 스트림의 전송을 중지하고, 아이피지 타임을 기다린 후 상기 비트 스트림을 재송신하는 것을 특징으로 하는 패킷 플로 제어 방법.
  25. 제 23 항에 있어서, 상기 비트 스트림을 송신하는 단계는,
    상기 비트 스트림 송신 중 상기 패킷 송신이 요청된 경우, 상기 비트 스트림 대신 상기 요청된 패킷을 송신하는 것을 특징으로 하는 패킷 플로 제어 방법.
  26. 제 21 항에 있어서, 상기 패킷 송신이 요청된 경우, 상기 포트의 아이들 상태 감지 후 64 비트 타임 이전에 상기 패킷을 송신하는 것을 특징으로 하는 패킷 플로 제어 방법.
  27. 제 18 항에 있어서, 상기 패킷 플로를 제어하는 단계는, 상기 포트의 상태가 아이들하고 상기 패킷의 송신이 요청된 경우, 상기 포트의 아이들 상태 감지 후 96비트 타임 후 상기 패킷을 송신하는 것을 특징으로 하는 패킷 플로 제어 방법.
  28. 제 18 항에 있어서, 상기 패킷 플로를 제어하는 단계는, 상기 비트 스트림이 프리앰블과 동일한 패킷인 것을 특징으로 하는 패킷 플로 제어 방법.
  29. 제 18 항에 있어서, 상기 패킷 플로를 제어하는 단계는, 상기 패킷 메모리의 상태에 따라 상기 비트 스트림의 길이가 변화되는 것을 특징으로 하는 패킷 플로 제어 방법.
  30. 제 18 항에 있어서, 상기 제공되는 패킷의 신호를 변환시키는 단계; 및
    상기 패킷의 충돌 상태를 감지하는 단계를 더 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 방법.
  31. 제 30 항에 있어서, 상기 신호를 변환시키는 단계는,
    상기 패킷을 상기 포트로부터 제공받는 경우, 아날로그 신호를 디지털 신호로 변환시키는 단계; 및
    상기 패킷을 상기 포트에 제공하는 경우, 디지털 신호를 아날로그 신호로 변환시키는 단계를 포함하고 있는 것을 특징으로 하는 패킷 플로 제어 방법.
  32. 제 30 항에 있어서, 상기 비트 스트림을 전송하는 단계는, 상기 비트 스트림 전송 중에 상기 포트에서 충돌이 발생한 경우, 일정 시간 경과 후 상기 비트 스트림을 재전송하는 것을 특징으로 하는 패킷 플로 제어 방법.
  33. 제 32 항에 있어서, 상기 일정 시간은 상기 포트의 아이들 상태 감지 후 64 비트 타임 이전의 시간인 것을 특징으로 하는 패킷 플로 제어 방법.
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