KR100499171B1 - Method for forming a silicon oxide layer using spin-on glass - Google Patents

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Abstract

폴리실라잔을 포함하는 스핀온글래스(spin-on-glass, SOG)막을 기판에 적용한 후에 산화제용액을 이용하여 상기 스핀온글래스막을 산화 실리콘으로 전환시키는 반도체 장치 제조공정 중의 산화실리콘막 형성방법이 개시된다. 상기 산화제 용액은 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염 및 강산을 포함하는 산화제 중 하나 이상의 산화제를 포함한다. Disclosed is a method of forming a silicon oxide film during a semiconductor device manufacturing process of applying a spin-on-glass (SOG) film containing polysilazane to a substrate and then converting the spin-on glass film to silicon oxide using an oxidant solution. do. The oxidant solution is an oxidant including ozone, peroxide, permanganate, hypochlorite, chlorite, chlorate, perchlorate, hypobromite, abromite, bromate, hypoiodite, iodide, iodide and strong acid. At least one oxidant.

Description

스핀온글래스에 의한 산화실리콘막의 형성방법{METHOD FOR FORMING A SILICON OXIDE LAYER USING SPIN-ON GLASS}Method for forming silicon oxide film by spin on glass {METHOD FOR FORMING A SILICON OXIDE LAYER USING SPIN-ON GLASS}

본 발명은 폴리실라잔을 포함하는 스핀온글래스(Spin-On-Glass, SOG) 조성물을 큐어링하여 산화실리콘막을 형성하는 방법에 관한 것으로서, 보다 상세하게는 반도체 장치 제조에 있어서 산화제 용액(oxidant solution)을 이용하여 스핀온글래스막을 큐어링(curing)하여 산화실리콘막을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a silicon oxide film by curing a spin-on-glass (SOG) composition containing polysilazane, and more particularly, to an oxidant solution in the manufacture of a semiconductor device. The present invention relates to a method of forming a silicon oxide film by curing a spin-on glass film by using a.

최근에는 보다 빠른 응답속도와 대용량의 저장능력을 가지는 반도체 장치를 제조하기 위하여 반도체 장치의 디자인과 제조방법의 개선이 계속되고 있다. 이러한 최근의 요구에 부응하여 반도체 장치의 집적도, 신뢰성, 경제성 및 응답속도 등을 향상시키기 위한 반도체 장치의 디자인 및 제조공정의 개선노력이 계속되고 있다.Recently, in order to manufacture a semiconductor device having a faster response speed and a large storage capacity, improvements in the design and manufacturing method of the semiconductor device have continued. In response to these recent demands, efforts have been made to improve the design and manufacturing process of semiconductor devices to improve the degree of integration, reliability, economics and response speed of semiconductor devices.

집적 회로를 제조하기 위하여, 단일 기판 상에 트랜지스터, 캐패시터 등의 많은 회로 소자를 형성하여야 한다. 이후에, 회로의 소기 기능을 얻기 위하여 제조 공정 도중에 상기 다양한 트렌지스터 및 다른 소자들을 금속과 같은 도전성 물질의 하나 이상의 패턴을 이용하여 전기적으로 상호 접속한다. 예를 들면, MOS(Metal Oxide Semiconductor) 및 바이폴라 VLSI(Very Large Scale Integration) 및 ULSI(Ultra Large Scale Integration) 장치들은 수많은 트랜지스터가 서로 접속하는 다층 배선구조를 가짐으로써, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)와 같은 장치를 형성한다. 이와 같은 상호 접속 구조에서, 층의 수(number of layers)가 증가함에 따라서, 상기 회로 소자 및 상호 접속 패턴이 형성되는 최상층(top layer)의 형상(topography)은 더욱 더 불규칙하고 불편탄해진다.In order to manufacture integrated circuits, many circuit elements, such as transistors and capacitors, must be formed on a single substrate. Thereafter, the various transistors and other devices are electrically interconnected using one or more patterns of conductive material, such as metals, during the fabrication process to obtain the desired function of the circuit. For example, MOS (Metal Oxide Semiconductor) and bipolar VLSI (Very Large Scale Integration) and ULSI (Ultra Large Scale Integration) devices have a multi-layered wiring structure in which numerous transistors are connected to each other, thereby providing a dynamic random access memory (DRAM), It forms a device such as static random access memory (SRAM). In such interconnect structures, as the number of layers increases, the topography of the top layer on which the circuit elements and interconnect patterns are formed becomes even more irregular and uncomfortable.

예를 들면, 둘 또는 그 이상의 금속층이 형성되어 있는 반도체 웨이퍼를 제조하는 경우에, 하부구조물이 형성되어 있는 반도체 웨이퍼에 제1층간 절연막을 형성한 후, 상기 하부구조물과 전기적으로 접속하기 위해 개구된 콘택홀(contact hole)을 형성하고, 제1 금속층이 증착, 패터닝 및 식각공정을 거쳐 제1금속패턴이 형성된다. 제1층간 절연막의 하부 구조물이 불평탄(uneven)하기 때문에, 제1층간 절연막의 표면이 불평탄하다. 상기 제1 층간 절연막 상에 제1 금속층을 직접 형성하는 경우에는, 제1 금속층은 제1층간 절연막의 돌출부나 크랙 때문에 얇아지거나 균열(fracture)이 발생하고 하지 절연막(underlying insulation layer)상의 금속 도포가 불량하게 되는 등의 다양한 불량을 야기한다.For example, when manufacturing a semiconductor wafer having two or more metal layers formed thereon, a first interlayer insulating film is formed on the semiconductor wafer on which the substructure is formed, and then opened to electrically connect with the substructure. A contact hole is formed, and the first metal layer is formed through a deposition, patterning, and etching process to form a first metal pattern. Since the lower structure of the first interlayer insulating film is uneven, the surface of the first interlayer insulating film is uneven. In the case of directly forming the first metal layer on the first interlayer insulating film, the first metal layer is thinned or cracked due to the protrusion or crack of the first interlayer insulating film, and the metal coating on the underlying insulating layer is prevented. Various defects such as becoming poor.

또한, 하나이상의 추가적인 도전성 패턴을 형성하는 경우에, 하나 이상의 절연막이 하부의 도전성 패턴상에 형성되고, 적어도 처음에 적층되는 절연막은 하부도전성 패턴의 굴곡을 반영하여 불평탄하게 된다. 만약 제2 금속층이 불평탄한 절연막 상에 바로 형성되는 경우 제2 금속층 역시 층간 절연막의 돌출부나 크랙때문에 얇아지거나 균열(fracture)이 발생하고 하지 절연막상의 금속 도포가 불량하게 되는 등의 다양한 불량을 야기한다.In addition, in the case of forming one or more additional conductive patterns, one or more insulating films are formed on the lower conductive patterns, and at least the first insulating films are uneven to reflect the bending of the lower conductive patterns. If the second metal layer is formed directly on the unstable insulating film, the second metal layer also causes various defects such as thinning or cracking due to protrusions or cracks of the interlayer insulating film, and poor metal coating on the lower insulating film. .

이러한 금속 패턴의 불량이 반도체 장치의 수율 및 신뢰성을 저하시키기 때문에, 종래의 반도체 장치 제조공정에서는 다수의 막을 가지는 금속 접속구조에서 비아 또는 금속층을 형성하거나 상기 도전성 막을 증착하기 전에 층간 절연막의 평탄화가 필요하다. 복수의 금속간의 상호접속층이 사용되는 경우, 연속되는 금속층 사이에 형성되는 절연막이 평탄화될 수 있다면 금속층의 균일성이 향상되고, 형성되는 금속패턴의 불량을 감소시킬수 있다.Since the failure of the metal pattern degrades the yield and reliability of the semiconductor device, the conventional semiconductor device manufacturing process requires planarization of the interlayer insulating film before forming the via or metal layer or depositing the conductive film in the metal connection structure having a plurality of films. Do. When an interconnection layer between a plurality of metals is used, the uniformity of the metal layer can be improved and the defect of the metal pattern formed can be reduced if the insulating film formed between successive metal layers can be flattened.

고밀도 플라즈마(High-Density Plasma: HDP), 화학기상증착(Chemical Vapor Deposition: CVD) 산화막, O3-테트라에틸오소실리케이트(tetraethylorthosilicate: TEOS)를 포함하는 다양한 물질들이 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에서 홈의 개구를 채우기 위한 절연막 또는 도전층사이에 위치하는 층간절연막으로 사용될 수 있다. 그러나, 이러한 종류의 산화막들은 갭필(gap-filling) 특성이 떨어지기 때문에 0.13㎛ 및 0.1㎛이하의 디자인 룰을 가지는 반도체 장치에 사용되는 경우, 상기 산화막 상에 브릿지(bridges), 갭(gaps) 또는 보이드(voids) 등이 형성되는 문제점이 있다.Various materials, including High-Density Plasma (HDP), Chemical Vapor Deposition (CVD) oxides, and O 3 -tetraethylorthosilicate (TEOS), are known as shallow trench isolation. It can be used as an interlayer insulating film located between an insulating film or a conductive layer for filling the opening of the groove in the STI) process. However, these kinds of oxide films are poor in gap-filling characteristics, so when used in a semiconductor device having a design rule of 0.13 µm and less than 0.1 µm, bridges, gaps or There is a problem that voids or the like are formed.

층간 절연막의 평탄화를 위하여, 리플로우 특성이 높은 BPSG (BoroPhosphorous Silicate Glass)막을 이용한 리플로우 공정이나, 스핀온글래스(Spin-On-Glass)막을 이용한 코팅 공정, 및 웨이퍼 표면의 물질을 제거하기 위한 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법 등 다양한 방법이 개발되고 있다.For the planarization of the interlayer insulating film, a reflow process using a BPSG (BoroPhosphorous Silicate Glass) film having high reflow characteristics, a coating process using a spin-on-glass film, and a chemical for removing material from the wafer surface Various methods have been developed, such as a chemical mechanical polishing (CMP) method.

일반적으로 도전성 배선간의 갭을 매몰하기 위한 층간 절연막의 재료로서 BPSG를 이용하는 방법이 널리 사용되어 왔다. 하지만, BPSG를 증착하는 공정은 설비에 대한 의존성 및 챔버상태에 대한 의존성이 강하다. 또한, 상기 BPSG 증착 공정에 사용되는 가스가 고가일 뿐만 아니라 독성이 강하며, 증착된 후에도 보다 평탄한 평면을 얻기 위한 고온의 리플로우 공정이 필요하다. 더구나, 다른 산화물과 비교할 때 BPSG는 플루오르화 수소(hydrogen fluoride: HF), 완충 플루오르화 수소(Buffered HF: BHF) 용액 등을 사용하는 습식 식각에 있어서 높은 식각 속도를 가지고 있어서, 식각공정의 제어가 복잡하다.In general, a method using BPSG has been widely used as a material of an interlayer insulating film for embedding gaps between conductive wirings. However, the process of depositing BPSG has a strong dependence on equipment and chamber condition. In addition, the gas used in the BPSG deposition process is not only expensive but also highly toxic, and a high temperature reflow process is required to obtain a flatter plane even after deposition. Moreover, compared to other oxides, BPSG has a high etching rate in wet etching using hydrogen fluoride (HF), buffered hydrogen fluoride (BHF) solution, and the like, thus controlling the etching process. Complex.

256메가 디램급이상의 VLSI를 제조하기 위하여 집적도는 증가하고 디자인룰은 감소함에 따라, BPSG를 사용하여 층간 절연막을 형성하는 경우 브리지나 보이드와 같은 결함 생성에 의해 장치의 수율과 신뢰성이 저하된다. 더구나, 식각선택성을 위하여 식각 저지막을 사용하는 경우라도, BPSG 막의 형성은 식각저지막의 손상을 야기할 수 있고, 이러한 추가적인 막의 형성으로 인해 공정이 복잡해진다. 결과적으로, 종래의 BPSG 공정은 열적 리플로우 공정 및/또는 고비용의 CMP공정을 실시해야 충분히 평탄한 표면을 얻을 수 있다.As the degree of integration increases and the design rule decreases to manufacture VLSIs of 256 mega DRAM or more, the yield and reliability of the device are degraded when defects such as bridges and voids are formed when the interlayer insulating layer is formed using BPSG. Moreover, even when an etch stop film is used for etch selectivity, formation of the BPSG film can cause damage to the etch stop film, and the formation of this additional film complicates the process. As a result, the conventional BPSG process requires a thermal reflow process and / or a costly CMP process to obtain a sufficiently flat surface.

상술한 BPSG 공정에 대한 대체공정으로, 스핀온글래스막을 이용한 절연막을 형성하는 공정은 단순한 코팅 공정으로 평탄한 절연막을 형성할 수 있는 공정으로 널리 알려져 있다. 예를 들면, 미국특허 제5,310,720호(issued to Shin et al.)에는 폴리실라잔막을 형성한 후, 폴리실라잔막을 산소분위기에서 하소(firing)하여 산화실리콘막으로 전환시키는 방법이 개시되어 있다. 그리고 미국특허 제6,479,405호(issued to Lee et al.)에는 PHPS를 포함하는 스핀온글래스막을 열처리하여 산화실리콘막을 형성하는 방법에 개시되어 있다. 또한, 미국특허 제5,976,618호(issued to Fukuyama et al.)에는 무기 스핀온글래스를 도포한 후, 2 단계의 열처리 공정을 거쳐서 이를 산화 실리콘막으로 전환하는 방법이 개시되어 있다. 또한, 대한민국 공개특허 제2002-45783호에는 50℃ 내지 350℃에서 스핀온글래스막을 예비 베이킹하여 스핀온글래스막으로부터 용매를 제거하고, 350℃ 내지 500 ℃에서 하드베이킹하여 파티클 발생을 억제하고, 이어서 상기 스핀온글래스막을 600℃ 내지 1200℃에서 어닐링하여 산화막을 형성함으로써 반도체 기판 상에 스핀온글래스막을 형성하는 방법이 개시되어 있다.As an alternative to the above-described BPSG process, a process of forming an insulating film using a spin-on glass film is widely known as a process of forming a flat insulating film by a simple coating process. For example, US Pat. No. 5,310,720 (issued to Shin et al.) Discloses a method of forming a polysilazane film and then converting the polysilazane film into a silicon oxide film by firing in an oxygen atmosphere. And US Patent No. 6,479,405 (issued to Lee et al.) Discloses a method for forming a silicon oxide film by heat-treating the spin-on glass film containing PHPS. In addition, US Pat. No. 5,976,618 (issued to Fukuyama et al.) Discloses a method of applying inorganic spin-on glass and then converting it into a silicon oxide film through a two-step heat treatment process. In addition, the Republic of Korea Patent Publication No. 2002-45783 discloses that the spin-on glass film is prebaked at 50 ° C to 350 ° C to remove the solvent from the spinon glass film, and hard-baked at 350 ° C to 500 ° C to suppress particle generation. A method of forming a spin-on glass film on a semiconductor substrate by annealing the spin-on glass film at 600 ° C to 1200 ° C is disclosed.

미국특허 제5,494,978호(issued to Shinizu et al.)에는 평균분자량 100 내지 100,000의 무기 폴리실라잔을 사용하여 기포가 제거된(defoamed) 폴리실라잔을 제조하는 방법이 개시되어 있다. 미국특허 제5,905,130호(issued to Nakahara et al.)에는 ⅰ) 폴리아미노실란 화합물을 폴리수소화된 질소함유화합물과 염기 촉매을 사용하여 반응시키는 방법에 의하거나 또는 ⅱ) 폴리수소화된 실리콘 화합물을 폴리수소화된 질소함유화합물과 염기의 고체 산화 촉매의 존재하에서 반응시킴으로서 폴리실라잔을 제조하는 방법이 개시되어 있다. 미국특허 제5,436,398호(issued to Shimizu et al.)에는 약 1,120의 평균분자량을 가지는 PHPS를 제조하는 방법이 개시되어 있다. 미국특허 제4,937,304호(issued to Ayama et al.) 및 제4,950,381호(issued to Takeuchi et al.)에는 일정한 분자량을 가지는 폴리실라잔을 제조하는 방법이 개시되어 있다.U.S. Patent No. 5,494,978 (issued to Shinizu et al.) Discloses a process for preparing defoamed polysilazanes using inorganic polysilazanes having an average molecular weight of 100 to 100,000. U.S. Patent No. 5,905,130 (issued to Nakahara et al. ) Discloses that i) a polyaminosilane compound is reacted with a polyhydrogenated nitrogen-containing compound using a base catalyst or ii) a polyhydrogenated silicone compound is polyhydrogenated. A method of producing polysilazane is disclosed by reacting a nitrogen-containing compound with a solid oxidation catalyst of a base. U. S. Patent No. 5,436, 398 (issued to Shimizu et al .) Discloses a method for preparing PHPS having an average molecular weight of about 1,120. U.S. Patent Nos. 4,937,304 issued to Ayama et al . And 4,950,381 issued to Takeuchi et al . Disclose methods for preparing polysilazanes having a constant molecular weight.

폴리실라잔계의 스핀온글래스는 기본 골격은 Si-N, Si-H, N-H결합으로 구성된다. 상기 스핀온글래스를 산소 및 수증기를 포함하는 분위기 중에서 베이킹하면 Si-N 결합의 상당부분이 Si-O결합으로 전환 또는 치환된다. 따라서, 이와 같은 스핀온글래스를 이용하여 산화 실리콘막으로 전환하는 방법은 간단한 스핀 코팅 방법과 큐어링(curing) 공정에 의해 수행할 수 있어서, 비용이 절감된다는 장점을 가지고 있다.The polysilazane-based spin on glass has a basic skeleton composed of Si-N, Si-H, and N-H bonds. When the spin-on glass is baked in an atmosphere containing oxygen and water vapor, a substantial portion of the Si-N bond is converted or substituted into the Si-O bond. Therefore, the method of converting the silicon oxide film using the spin-on glass can be performed by a simple spin coating method and a curing process, which has the advantage of reducing the cost.

그렇지만, 상술한 큐어링공정에서 모든 Si-N 결합이 Si-O 결합으로 치환되지는 않는다(일본국 특개평 11-145286 참조). 상기 잔류하는 Si-N 결합을 실질적으로 모두 Si-O 결합으로 전환하기 위하여, 상기 큐어링된 스핀온글래스막을 산화분위기에서 약 600℃ 내지 1200℃의 고온에서 어닐링한다. 상기 스핀온글래스막이 300℃ 내지 600℃에서 처리되면 스핀온글래스막의 폴리실라잔은 산화실리콘(SiO2)으로 전환은 불완전하게 되어, 불안정한 SiHxNyOz(여기서, x,y, 및 z는 양수이다.)를 생성된다. 이러한 불안정한 구조를 가지는 막은 SiHxNyOz를 완전히 SiO2 막으로 전환하기 위하여 대기 중의 산소나 수증기와 오랜시간 동안 반응을 계속한다.However, not all Si-N bonds are substituted with Si-O bonds in the above-mentioned curing process (see Japanese Patent Laid-Open No. 11-145286). In order to convert substantially all of the remaining Si-N bonds into Si-O bonds, the cured spin-on-glass film is annealed at a high temperature of about 600 ° C to 1200 ° C in an oxidizing atmosphere. When the spin on glass film is treated at 300 ° C. to 600 ° C., the polysilazane of the spin on glass film is incompletely converted into silicon oxide (SiO 2), and thus, unstable SiH x N y O z (where x, y, and z are Is positive). Such unstable membranes continue to react for a long time with atmospheric oxygen or water vapor to completely convert SiH x N y O z into SiO 2 films.

도 1은 하드 베이킹(hard baking) 직후, 및 상기 하드 베이킹된 스핀온글래스막이 대기 중에서 7일 경과한 후의 스핀온글래스막의 광흡수도를 나타내는 푸리에 변환 적외선(Fourier Transform Infrared: FTIR) 분광 그래프이다. 상기 스핀온글래스막은 기판 상에 스핀온글래스 조성물을 약 3,400Å의 두께로 증착하여 형성되었다. 이어서, 증착된 스핀온글래스막은 산소 분위기에서 약 10분 내지 60 분 동안 약 400℃의 온도로 하드 베이킹 되었다. 계속하여, 하드 베이킹된 스핀온글래스막을 가지는 상기 기판은 대기 중에서 7일 동안 경과되고, 상기 스핀온글래스막의 광흡수도는 FTIR을 이용하여 측정하였다. 도 1에 나타난 바와 같이, FTIR 궤적 a는 스핀온글래스막에 대한 하드 베이킹이 완료된 직후에, FTIR 궤적 b는 스핀온글래스막을 하드 베이킹 한 후 7일이 경과한 후에 측정된 것이다.FIG. 1 is a Fourier Transform Infrared (FTIR) spectral graph showing light absorbance of a spin-on glass film immediately after hard baking and after 7 days of evaporation of the hard-baked spin-on glass film. The spin-on-glass film was formed by depositing a spin-on-glass composition on a substrate to a thickness of about 3,400 kPa. Subsequently, the deposited spin-on glass film was hard baked at a temperature of about 400 ° C. for about 10 to 60 minutes in an oxygen atmosphere. Subsequently, the substrate having the hard-baked spin-on-glass film was elapsed for 7 days in the air, and the light absorption of the spin-on-glass film was measured using FTIR. As shown in FIG. 1, the FTIR trajectory a is measured immediately after hard baking of the spin-on glass film is completed, and the FTIR trajectory b is measured after 7 days of hard baking of the spin-on glass film.

도 1의 궤적의 정점을 비교하면, 상기 하드 베이킹 단계 직후에 상기 스핀온글래스막은 상기 Si-O 결합 뿐만 아니라 소량의 N-H 및 Si-H 결합을 갖는 성분들을 포함한다. 그러나, 7일 후에 상기 불안정한 결합인 N-H 및 Si-H 결합이 Si-O 결합으로 전환하여 상기 N-H 및 Si-H 정점이 대체로 감소한다.Comparing the vertices of the trajectory of FIG. 1, immediately after the hard baking step, the spin-on glass film includes components having a small amount of N—H and Si—H bonds as well as the Si—O bonds. However, after 7 days, the unstable bonds, N-H and Si-H bonds, are converted to Si-O bonds, resulting in a generally reduced N-H and Si-H peak.

도 2a는 약 24 시간동안 스핀온글래스막의 상기 측정된 두께 및 반사지수(reflective index, 이하 'RI'라고 함)의 변화를 추적한 그래프이고, 도 2b는 약 일주일동안 상기 두께 및 상기 RI의 변화를 추적한 그래프이며, 도 3a는 약 24시간 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이고, 도 3b는 약 일주일 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이다.FIG. 2A is a graph tracking changes in the measured thickness and reflective index (hereinafter referred to as 'RI') of the spin-on glass film for about 24 hours, and FIG. 2B is a change in the thickness and the RI for about one week. 3A is a graph tracking changes in the measured etching rate of the spin-on glass film for about 24 hours, and FIG. 3B is tracking the changes in the measured etching rate of the spin-on glass film for about one week. It is a graph.

상기 스핀온글래스막은 기판 상에 스핀온글래스 성분을 약 3,400Å의 두께로 증착하여 형성되었다. 이후에, 상기 증착된 스핀온글래스막은 일반적으로 산소 및/또는 수증기를 포함하는 산소분위기에서 약 60분동안 약 400℃의 온도에서 하드 베이킹을 되었다. 계속해서, 상기 RI 및 상기 스핀온글래스막의 두께가 반복적으로 측정되어 도 2a 내지 도 2b의 데이터가 얻어졌다. 상기 도 2a 및 도2b를 참조하면, 상기 RI 측정값은 □이고 상기 두께 측정값은 ◆를 나타낸다. 상기 일정한 시간이 경과된 스핀온글래스막의 식각 속도를 실질적으로 일정한 식각 상태에서 플루오르화 수소(HF)을 포함하는 산화물 식각액(oxide etchant)을 이용하여 반복적으로 측정하여 상기 스핀온글래스 식각 속도를 상기 스핀온글래스막의 형성과 상기 습식 식각의 시작 사이의 지연의 함수인 도 3a 및 도 3b의 데이터를 얻었다.The spin-on-glass film was formed by depositing a spin-on-glass component on a substrate to a thickness of about 3,400 GPa. Subsequently, the deposited spin-on glass film was hard baked at a temperature of about 400 ° C. for about 60 minutes in an oxygen atmosphere that generally contains oxygen and / or water vapor. Subsequently, the thicknesses of the RI and the spin-on glass film were measured repeatedly to obtain the data of FIGS. 2A to 2B. 2A and 2B, the RI measurement is □ and the thickness measurement is ◆. The spin-on-glass etching rate is measured by repeatedly measuring the etching rate of the spin-on-glass film after a predetermined time using an oxide etchant containing hydrogen fluoride (HF) in a substantially constant etching state. The data of FIGS. 3A and 3B were obtained as a function of the delay between the formation of the on-glass film and the start of the wet etching.

도 2a, 도 2b, 도 3a 및 도 3b를 참조하면 상기 RI, 상기 스핀온글래스막의 두께 및 상기 스핀온글래스막의 식각 속도는 시간에 따라 변화하여, 상기 스핀온글래스 식각 공정의 조절에 복잡한 영향을 미치고 스핀온글래스막의 과도한 식각(overetch)이나 부족한 식각(underetch)을 증가시킨다. 이를 방지하기 위해서는 산소분위기에서 일정한 시간을 경과시키는 것이 필요하지만, 상기 방법은 긴 시간이 소요되어 공정을 지연시킨다.Referring to FIGS. 2A, 2B, 3A, and 3B, the RI, the thickness of the spin-on glass film, and the etching rate of the spin-on glass film are changed over time, and have a complicated effect on the adjustment of the spin-on glass etching process. It increases the overetch or underetch of the spin-on glass film. In order to prevent this, it is necessary to pass a certain time in the oxygen atmosphere, but the method takes a long time and delays the process.

따라서, 본 발명의 목적은 산화제 수용액(aqueous oxidant solution)을 이용하여 스핀온글래스에 의한 막을 큐어링하여 산화실리콘막을 형성하는 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of forming a silicon oxide film by curing a film by spin-on glass using an aqueous oxidant solution.

상술한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 장치 제조공정 중에 폴리실라잔을 포함하는 스핀온글래스막을 산화제용액 및 한번 이상의 열처리를 이용하여 산화실리콘막으로 전환하는 큐어링을 통해서 산화실리콘막을 형성하는 방법을 제공한다. 상기 산화제 용액은 오존, 과산화물(예를 들어, H2O2), 과망간산염(예를 들어, KMnO4), 하이포아염소산염(예를 들어, CaCl2O2 및 NaClO), 아염소산염(예를 들어, NaClO2), 염소산염(예를 들어, NaClO3), 과염소산염(예를 들어, KClO4), 하이포아브롬산염(예를 들어, CaBrO2 및 NaBrO), 아브롬산염(예를 들어, NaBrO2), 브롬산염(예를 들어, NaBrO3), 하이포아요오드산염(예를 들어, CaI2 O2 및 NaIO), 아요오드산염(예를 들어, NaIO2), 요오드산염(예를 들어, LiIO3, Ca(IO3 )2 및 KIO3) 및 강산(예를 들어, H2SO4 및 HNO3) 중의 하나 이상의 산화제를 포함한다. 상기 산화제 용액 내의 상기 산화제 농도는 상기 산화제에 따라 약 1ppm에서 40 중량% 사이이며 상기 산화제 용액의 온도는 약 5℃ 내지 125℃사이이며, 바람직하게는 약 25℃ 내지 80℃ 사이이다. 상기 산화제 용액은 상기 스핀온글래스막에 대해서 산화제 용액 배스(bath)에 상기 기판을 적시거나 잠기게 하는 방법 또는 상기 산화제 용액을 상기 스핀온글래스막의 표면에 스프레이 방법(spray) 또는 교반하는(puddle) 방법을 통해 적용될 수 있다.In order to achieve the above object of the present invention, the present invention provides a silicon oxide through curing to convert the spin-on-glass film containing polysilazane into a silicon oxide film using an oxidant solution and one or more heat treatments during the semiconductor device manufacturing process. A method of forming a film is provided. The oxidant solution may be selected from ozone, peroxide (eg H 2 O 2 ), permanganate (eg KMnO 4 ), hypochlorite (eg CaCl 2 O 2 and NaClO), chlorite (eg For example, NaClO 2 ), chlorate (eg, NaClO 3 ), perchlorate (eg, KClO 4 ), hypobromite (eg, CaBrO 2 and NaBrO), abromate (eg, NaBrO 2 ), Bromate (e.g. NaBrO 3 ), hypoiodic acid (e.g. CaI 2 O 2 and NaIO), iodide salts (e.g. NaIO 2 ), iodide (e.g. LiIO 3) , Ca (IO 3 ) 2 and KIO 3 ) and strong acids (eg, H 2 SO 4 and HNO 3 ). The oxidant concentration in the oxidant solution is between about 1 ppm to 40 wt% depending on the oxidant and the temperature of the oxidant solution is between about 5 ° C. and 125 ° C., preferably between about 25 ° C. and 80 ° C. The oxidant solution may wet or submerge the substrate in an oxidant solution bath with respect to the spin-on glass film or spray or puddle the oxidant solution onto the surface of the spin-on glass film. It can be applied through the method.

따라서, 폴리실라잔을 포함하는 스핀온글래스막이 산화제 용액으로 처리되어 산화실리콘막을 형성할 때, 상기 산화실리콘막은 비록 상기 스핀온글래스막의 적용시점과 상기 스핀온글래스막의 전환시점 사이 또는 상기 스핀온글래스막의 전환시점과 상기 스핀온글래스막의 식각시점 사이에 지연이 존재하더라도 실질적으로 일정한 식각 속도를 나타낸다. 그러므로, 짧은 시간내에 상기 산화실리콘막의 큐어링이 가능하여 공정시간을 단축시킬 수 있고, 추후의 식각 공정에 대해 변동이 적고 안정된 산화실리콘막으로 전환되는 스핀온글래스막을 제조할 수 있다.Therefore, when the spin-on glass film containing polysilazane is treated with an oxidant solution to form a silicon oxide film, the silicon oxide film may be formed between the time of application of the spin-on glass film and the switching time of the spin-on glass film or the spin-on glass film. Even if there is a delay between the transition time of the film and the etching time of the spin-on glass film, the etching speed is substantially constant. Therefore, the silicon oxide film can be cured within a short time, so that the process time can be shortened, and a spin-on-glass film can be produced which is converted into a silicon oxide film which is stable and stable to a subsequent etching process.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예는 산화제 수용액(aqueous oxidant solution)을 이용하여 스핀온글래스막을 큐어링하여 VLSI 및 ULSI 반도체 장치의 제조에 사용되기에 적합한 산화실리콘막을 형성한다. 본 발명의 실시예에서의 스핀온글래스의 조성물(composition)은 PHPS(perhydropolysilazane)과 같은 폴리실라잔(polysilazane)을 포함하고, 상기 폴리실라잔은 -(SiH2NH2)n-의 일반식을 포함한다. 이때 상기 n은 양의 정수이다. 폴리실라잔은 할로실란(halosilane)을 루이스 염기(Lewis base)와 반응시켜 준비하여 복잡한 화합물을 얻고, 이후에 상기 복잡한 화합물을 암모니아와 반응시켜서 얻는다. 상기 폴리실라잔은 (i) SiCl4나 SiH2Cl2와 같은 실리콘 할로겐화물과 아민을 반응시키는 단계; (ii) 알칼리 금속 할로겐화물 촉매를 이용하여 실라잔(silazane)을 폴리실라잔(polysilazane)으로 중합하는 단계; 또는 (iii) 전이 복합 금속 화합물(transition complex metal compoune)과 아민 화합물을 이용하여 실란에서 수소를 제거하는 단계에 의해 준비된다.Embodiments of the present invention cure the spin-on-glass film using an aqueous oxidant solution to form a silicon oxide film suitable for use in the manufacture of VLSI and ULSI semiconductor devices. The composition of the spin-on glass in the embodiment of the present invention includes a polysilazane such as perhydropolysilazane (PHPS), and the polysilazane has a general formula of-(SiH 2 NH 2 ) n-. Include. N is a positive integer. Polysilazane is prepared by reacting halosilane with Lewis base to obtain a complex compound, which is then obtained by reacting the complex compound with ammonia. The polysilazane is (i) reacting an amine with a silicon halide such as SiCl 4 or SiH 2 Cl 2 ; (ii) polymerizing silazane to polysilazane using an alkali metal halide catalyst; Or (iii) removing hydrogen from the silane using a transition complex metal compound and an amine compound.

본 발명의 실시예에서, 스핀온글래스 조성물은 하나이상의 폴리실라잔 화합물을 포함한다. 무기 용매(inorganic solvent) 및 유기 용매(organic solvent)가 상기 스핀온글래스 화합물의 준비에 사용될 수 있고, 톨루엔(toluene), 벤젠(benzene), 크실렌(xylene), 디부틸에테르(dibutylether), 디에틸에테르(diethylether), THF(tetrahydrofuran), PGME(propylene glycol methoxy ether), PGEMA(propylene glycol ether monomethyl acetate) 및 헥산(hexane)과 같은 방향성(aromatic), 지방성(aliphatic) 또는 에테르(ether-type) 용매가 사용된다. PHPS를 폴리실라잔으로 사용하는 경우 스핀온글래스 화합물에서의 PHPS의 조성물은 약 5 중량% 내지 30 중량% 사이의 값을 갖는다. 약 30 중량% 이상의 PHPS 농도를 갖는 스핀온글래스 용액은 상기 용액의 가용 시간의 감소 및/또는 크랙(cracks)이나 상기 형성된 스핀온글래스막의 균일성이 부족해지는 것과 같은 결함발생 가능성이 증가하여 안정성이 감소한다. 약 5 중량% 이하의 PHPS 농도를 가지는 스핀온글래스 조성물은 상기 형성된 스핀온글래스막의 두께를 조절하는 것이 곤란하며 소정의 스핀온글래스막 두께에서 형성되는 휘발성 유기 방출(volatile organic emission)이 증가한다. 따라서, 본 발명의 실시예에서의 스핀온글래스 조성물은 총 중량을 기준으로 약 5 중량%에서 30 중량% 사이의 PHPS 및 약 70 중량%에서 95 중량% 사이의 용매를 포함한다. 상기 스핀온글래스 조성물은 스핀 코팅(spin coating) 또는 스프레이 코팅(spray coating)을 이용하여 반도체 기판의 표면에 적용되어 평탄한 표면 막(planar surface layer)을 형성한다.In an embodiment of the invention, the spin on glass composition comprises one or more polysilazane compounds. Inorganic solvents and organic solvents may be used for the preparation of the spin-on-glass compound, and toluene, benzene, xylene, dibutylether, diethyl Aromatic, aliphatic or ether-type solvents such as ether, dihydrotefurfuran (THF), propylene glycol methoxy ether (PGME), propylene glycol ether monomethyl acetate (PGEMA) and hexane Is used. When PHPS is used as polysilazane, the composition of PHPS in spin-on-glass compounds has a value between about 5% and 30% by weight. Spin-on-glass solutions having a PHPS concentration of about 30% by weight or more have increased stability by increasing the likelihood of defects such as decreasing the useful time of the solution and / or lacking cracks or uniformity of the formed spin-on-glass film. Decreases. Spin-on glass compositions having a PHPS concentration of about 5% by weight or less are difficult to control the thickness of the formed spin-on glass film and increase the volatile organic emission formed at a predetermined spin-on glass film thickness. Thus, spin-on-glass compositions in embodiments of the present invention comprise between about 5% and 30% by weight of PHPS and between about 70% and 95% by weight of solvent, based on the total weight. The spin-on-glass composition is applied to the surface of the semiconductor substrate by using spin coating or spray coating to form a planar surface layer.

본 발명의 실시예에서의 상기 폴리실라잔은 상기 방법들에 의해 소정의 중량비의 범위를 가지며, 분자량에 따라 분류(fraction)되어 특정한 폴리실라잔 분자량의 범위를 갖는 스핀온글래스 조성물을 위해 준비된다. 예를 들어, PHPS는 합성되고 분류되어 분자량이 약 1,000 내지 8,000사이의 값을 갖는 PHPS를 갖는 스핀온글래스 조성물을 위해 준비된다. 또한, 상기 포함된 폴리실라잔 화합물의 평균 분자량, 상기 스핀온글래스 조성물에서의 폴리실라잔 함유량 및 상기 사용되는 용매는 상기 스핀온글래스 조성물의 점성에 영향을 미친다. 상기 점성은 분자의 크기 및 폴리실라잔 함유량이 증가할수록 커진다.The polysilazane in the embodiment of the present invention is prepared for the spin-on-glass composition having a range of predetermined weight ratios by the above methods, fractionated according to molecular weight, and having a specific polysilazane molecular weight range. . For example, PHPS is synthesized and sorted to prepare for spin-on glass compositions having PHPS having a molecular weight between about 1,000 and 8,000. In addition, the average molecular weight of the polysilazane compound included, the polysilazane content in the spinon glass composition, and the solvent used, affect the viscosity of the spinonglass composition. The viscosity increases with increasing molecular size and polysilazane content.

또한, 스핀온글래스 조성물 내의 상기 폴리실라잔이 3.0 이하의 분산도(dispersion degree)를 갖는 경우, 분류(fraction) 효율 및 수율이 저하된다. 상기 분산도는 평균 분자량의 중량에 대한 평균 분자량의 수의 비를 말한다. 그러나, 스핀온글래스 조성물 내의 상기 폴리실라잔은 4.0 이상의 분산도의 분자량을 가지므로, 상기 스핀온글래스 조성물을 큐어링하여 형성된 산화실리콘막의 균일성이 감소된다.In addition, when the polysilazane in the spin-on-glass composition has a dispersion degree of 3.0 or less, the fractionation efficiency and yield are lowered. The degree of dispersion refers to the ratio of the number of average molecular weights to the weight of the average molecular weight. However, since the polysilazane in the spin-on-glass composition has a molecular weight of 4.0 or more, the uniformity of the silicon oxide film formed by curing the spin-on-glass composition is reduced.

상기 스핀온글래스 조성물은 상기 스핀온글래스 및 산화실리콘막의 특성을 조절하기 위하여, 브롬(boron), 플루오르(flourine), 인(phosphorus), 비소(arsenic), 탄소(carbon), 산소(oxygen), 또는 이들의 혼합물을 포함할 수 있다. 예를 들어, 스핀온글래스 조성물 내에 브롬 화합물 및/또는 인 화합물의 포함하여 생성된 산화실리콘막은 종래의 브롬 규산염 유리(BSG), BPSG, 또는 인 규산염 유리(PSG) 막의 특징을 갖는다.The spin-on glass composition may be formed of bromine, fluorine, phosphorus, arsenic, carbon, oxygen, or the like to control the properties of the spin-on-glass and silicon oxide film. Or mixtures thereof. For example, the resulting silicon oxide film comprising the bromine compound and / or phosphorus compound in the spin-on-glass composition has the characteristics of a conventional bromine silicate glass (BSG), BPSG, or phosphorus silicate glass (PSG) film.

반도체 표면에 적용된 상기 스핀온글래스 조성물의 점성은 상기 스핀온글래스막 및 상기 스핀온글래스막의 큐어링(curing)에 의해 형성된 산화실리콘막의 평탄성(planarity)에 영향을 미친다. 약 10 l/s 내지 1000 l/s 사이의 전단속도에서 약 1 내지 10 mPa·s의 범위의 점성을 갖는 스핀온글래스 조성물에서 균일성(uniformity) 및 평탄성(planarity)이 향상된다.Viscosity of the spin on glass composition applied to the semiconductor surface affects the planarity of the silicon oxide film formed by curing the spin on glass film and the spin on glass film. Uniformity and planarity are improved in spin-on-glass compositions having a viscosity in the range of about 1 to 10 mPa · s at shear rates between about 10 l / s and 1000 l / s.

본 발명의 실시예에서, 상기 스핀온글래스 조성물을 큐어링하여 산화실리콘을 형성하는 산화제 조성물은 일반적으로 수용액 상태이다. 상기 산화제 용액은 오존, 과산화물(예를 들어, H2O2), 과망간산염(예를 들어, KMnO4), 하이포아염소산염(예를 들어, CaCl2O2 및 NaClO), 아염소산염(예를 들어, NaClO2), 염소산염(예를 들어, NaClO3), 과염소산염(예를 들어, KClO4), 하이포아브롬산염(예를 들어, CaBrO2 및 NaBrO), 아브롬산염(예를 들어, NaBrO2), 브롬산염(예를 들어, NaBrO3), 하이포아요오드산염(예를 들어, CaI2O2 및 NaIO), 아요오드산염(예를 들어, NaIO2), 요오드산염(예를 들어, LiIO3, Ca(IO3)2 및 KIO3) 및 강산(예를 들어, H2SO4 및 HNO3) 중 하나 이상의 산화제를 포함한다.In an embodiment of the present invention, the oxidant composition which cures the spin-on glass composition to form silicon oxide is generally in an aqueous solution state. The oxidant solution may be selected from ozone, peroxide (eg H 2 O 2 ), permanganate (eg KMnO 4 ), hypochlorite (eg CaCl 2 O 2 and NaClO), chlorite (eg For example, NaClO 2 ), chlorate (eg, NaClO 3 ), perchlorate (eg, KClO 4 ), hypobromite (eg, CaBrO 2 and NaBrO), abromate (eg, NaBrO 2 ), Bromate (e.g. NaBrO 3 ), hypoiodic acid (e.g. CaI 2 O 2 and NaIO), iodide salts (e.g. NaIO 2 ), iodide (e.g. LiIO 3) , Ca (IO 3 ) 2 and KIO 3 ) and strong acids (eg, H 2 SO 4 and HNO 3 ).

상기 산화제 용액 내의 상기 산화제 농도는 상기 산화제에 따라 약 1ppm에서 40 중량% 사이이며 상기 산화제 용액의 온도는 약 5℃ 내지 125℃사이이며, 바람직하게는 약 25℃ 내지 80℃ 사이이다. 상기 산화제 용액은 상기 스핀온글래스막에 대해서 산화제 용액 배스(bath)에 상기 기판을 적시거나(dipping) 잠기게(immersing) 하는 방법 또는 상기 산화제 용액을 상기 스핀온글래스막의 표면에 스프레이(spray) 방법 또는 교반하는(puddle) 방법을 통해 적용될 수 있다.The oxidant concentration in the oxidant solution is between about 1 ppm to 40 wt% depending on the oxidant and the temperature of the oxidant solution is between about 5 ° C. and 125 ° C., preferably between about 25 ° C. and 80 ° C. The oxidant solution is a method of immersing or immersing the substrate in an oxidant solution bath with respect to the spin-on glass film or spraying the oxidant solution on the surface of the spin-on glass film. Or via a puddle method.

처리되는 상기 스핀온글래스막의 두께 및 폴리실라잔 함유량에 따라 상기 적용방법, 상기 산화제의 조합 및 상기 산화용액의 온도가 선택되어 상기 스핀온글래스막이 약 1분 내지 30분 사이의 시간동안 처리된다. 상기 산화제는 약 1 ppm 내지 200 ppm사이의 농도를 갖는 오존의 수용액일 수 있다. 본 발명의 실시예에서, 상기 산화제 용액은 약 20℃ 내지 40℃ 사이의 온도에서 약 5 ppm 내지 100 ppm사이의 농도를 갖는 오존을 포함한다. 또한, 상기 산화제 용액은 약 25℃ 내지 90℃의 온도에서 약 0.5 중량% 내지 30 중량% 사이의 값을 갖는 과산화수소일 수 있다. 상기 산화제 용액은 과산화수소와의 농도비가 약 1:3 내지 1:10 사이인 농도를 갖는 수산화 암모늄일 수 있다. 본 발명의 실시예에서, 수산화 암모늄 용액 및 과산화수소 용액은 약 30℃ 내지 90℃사이의 온도에서 약 1 중량% 내지 30 중량%의 농도로 서로 1:4의 농도비를 갖는 것이 바람직하다. 본 발명의 다른 실시예에서, 상기 과산화수소 용액의 농도는 약 40℃ 내지 80℃사이의 온도에서 약 3 중량% 내지 10 중량% 사이고, 상기 수산화 암모늄 용액의 농도는 같은 온도에서 약 0.5 중량% 내지 5 중량% 사이이다.The application method, the combination of the oxidizing agent and the temperature of the oxidizing solution are selected according to the thickness of the spin-on glass film and the polysilazane content to be treated so that the spin-on glass film is processed for a time between about 1 minute and 30 minutes. The oxidant may be an aqueous solution of ozone having a concentration between about 1 ppm and 200 ppm. In an embodiment of the invention, the oxidant solution comprises ozone having a concentration between about 5 ppm and 100 ppm at a temperature between about 20 ° C and 40 ° C. In addition, the oxidant solution may be hydrogen peroxide having a value between about 0.5% to 30% by weight at a temperature of about 25 ℃ to 90 ℃. The oxidant solution may be ammonium hydroxide having a concentration ratio between hydrogen peroxide and about 1: 3 to 1:10. In an embodiment of the present invention, the ammonium hydroxide solution and the hydrogen peroxide solution preferably have a concentration ratio of 1: 4 with each other at a concentration of about 1% to 30% by weight at a temperature between about 30 ° C to 90 ° C. In another embodiment of the present invention, the concentration of the hydrogen peroxide solution is between about 3% to 10% by weight at a temperature between about 40 ° C and 80 ° C, and the concentration of the ammonium hydroxide solution is about 0.5% to 5% at the same temperature. Between weight percent.

스핀 코팅 방법을 사용하는 경우 스핀온글래스 조성물은 표면 불연속성(surface discontinuity)을 갖는 반도체 기판 상에 코팅되어 실질적으로 평탄한 표면을 갖는 스핀온글래스 코팅막을 형성한다. 상기 반도체 기판 상의 표면 불연속성(surface discontinuity)은 게이트 전극 구조물, 캐패시터 구조물, 또는 워드 라인(word line)이나 비트 라인(bit line)과 같은 도전성 금속 전선 패턴(wiring pattern)과 같은 도전성 패턴에 기인한다. 상기 단차진 표면은 STI(shallow trench isolation) 구조물의 제조공정 중에 형성된 홈과 같이 상기 반도체 표면상의 돌출 및/또는 오목한 영역에 의한 구조물일 수도 있다. 본 발명의 실시예에서, 상기 스핀온글래스막은 상기 기판 표면상의 상기 단차진 구조물이나 상기 기판 표면상의 불연속성 전면의 및/또는 상기 단차진 구조물이나 상기 불연속성 사이의 층간절연막으로 사용되는 절연성 산화실리콘막을 형성하는데 사용될 수 있다.When using the spin coating method, the spin on glass composition is coated on a semiconductor substrate having surface discontinuity to form a spin on glass coating film having a substantially flat surface. Surface discontinuity on the semiconductor substrate is due to a gate electrode structure, a capacitor structure, or a conductive pattern such as a conductive metal wiring pattern such as a word line or a bit line. The stepped surface may be a structure by protrusions and / or recessed areas on the semiconductor surface, such as grooves formed during the manufacture of shallow trench isolation (STI) structures. In an embodiment of the present invention, the spin-on-glass film forms an insulating silicon oxide film used as the interlayer insulating film between the stepped structure on the substrate surface or the discontinuous front surface on the substrate surface and / or between the stepped structure or the discontinuity. It can be used to

본 발명의 실시예에서, 상기 기판 표면상에 형성된 평탄한 스핀온글래스막은 산화 분위기에서 수행되는 하드 베이킹뿐만 아니라 산화제 용액의 처리를 통해서도 산화실리콘막의 평탄한 막으로 전환될 수 있다. 도 4a 내지 도 4k는 본 발명의 실시예에 따른 반도체 장치 제조공정에서 산화실리콘막을 형성하는 방법을 나타내는 단면도이다. 도 4a를 참조하면, 실리콘과 같은 반도체 물질을 포함하는 p-형의 기판(10)은 상기 기판(10) 내에 일련의 홈(trench, 12)들을 포함하여 아이솔레이션(isolation) 영역을 정의한다. 상기 홈(12)의 깊이 및 넓이는 사용되는 특정한 디자인 룰(rule)에 따라 달라지나, 본 발명의 실시예에서는, 약 3,600Å의 깊이 및 1,250Å의 넓이를 가진다. 폴리실라잔 및 용매를 포함하는 스핀온글래스 조성물은 상기 기판(10) 상에 적용되어 상기 홈(12)을 매우고 상기 기판의 나머지 표면을 코팅(coat)하여 평탄한 제1 스핀온글래스막(13)을 형성한다. 상기 스핀온글래스막의 상기 두께가 상기 특정한 반도체 공정에 따라 변할 수 있으나, 본 발명의 실시예에서는 약 2,000Å 내지 9,000Å의 두께를 갖는다.In an embodiment of the present invention, the flat spin-on-glass film formed on the surface of the substrate may be converted into a flat film of the silicon oxide film not only by hard baking performed in an oxidizing atmosphere but also by treatment of an oxidant solution. 4A to 4K are cross-sectional views illustrating a method of forming a silicon oxide film in a semiconductor device manufacturing process according to an embodiment of the present invention. Referring to FIG. 4A, a p-type substrate 10 including a semiconductor material such as silicon includes a series of trenches 12 in the substrate 10 to define an isolation region. The depth and width of the groove 12 will depend on the specific design rule used, but in embodiments of the present invention, it has a depth of about 3,600 mm 3 and a width of 1,250 mm 3. A spin-on-glass composition comprising polysilazane and a solvent is applied onto the substrate 10 to coat the groove 12 and coat the remaining surface of the substrate to form a flat first spin-on-glass film 13. ). The thickness of the spin-on-glass film may vary depending on the particular semiconductor process, but in embodiments of the present invention, it has a thickness of about 2,000 kPa to 9,000 kPa.

이후에, 상기 제1 스핀온글래스막(13)은 약 400℃이하의 온도에서 상기 스핀온글래스 코팅막으로부터 충분한 시간동안 예비 베이킹(pre-baked)하여 실질적으로 모든 용매가 증발되어서 상기 제1 스핀온글래스막을 형성한다. 본 발명의 실시예에서, 상기 제1 스핀온글래스막(13)은 상기 제1 스핀온글래스막으로부터 상기 용매의 대부분을 제거하기 위해서 약 50℃ 내지 350℃의 온도에서 약 10분 이하의 시간동안 예비 베이킹(pre-baked)한다. 상기 예비 베이킹은 일정한 온도에서 행해질 수도 있고, 상기 예비 베이킹 공정에서 온도가 선형적으로 또는 단차로(stepwise) 증가하는 동안 행해질 수도 있다.Thereafter, the first spin-on glass film 13 is pre-baked from the spin-on glass coating film for a sufficient time at a temperature of about 400 ° C. or less, so that substantially all of the solvent is evaporated, so that the first spin on A glass film is formed. In an embodiment of the present invention, the first spin-on glass film 13 may be removed for about 10 minutes or less at a temperature of about 50 ° C to 350 ° C to remove most of the solvent from the first spin-on glass film. Pre-baked. The preliminary baking may be performed at a constant temperature or during the preliminary baking process while the temperature increases linearly or stepwise.

상기 예비 베이킹 이후에, 상기 제1 스핀온글래스막(13)은 식각(etchback)공정을 통해 상기 제1 스핀온글래스막(13)의 두께를 줄이고, 상기 반도체 기판(10)의 상기 표면 및/또는 상기 반도체 기판(10)의 상기 표면의 노출된 부분의 평탄성을 증가시킨다. 상기 예비 베이킹 이후에, 상기 제1 스핀온글래스막(13)은 추가적인 열처리를 가할 수 있다. 상기 추가적인 열처리로는 하드 베이크(hard bake) 및 메인 베이크(main bake)가 있다. 상기 하드 베이크는 산소 및/또는 수증기를 포함하는 산화분위기에서 수행되고, 상기 메인 베이크는 질소 및/또는 아르곤, 또는 진공과 같은 비산화(non-oxidizing)분위기에서 수행된다. 예를 들어, 상기 제1 스핀온글래스막을 치밀하게 하기에 충분한 시간동안 약 300℃ 내지 600℃의 온도에서 가열하거나, 상기 제1 스핀온글래스막의 플루오르화 수소(HF) 식각에 대한 저한성이 최소한 50% 증가하기에 충분한 시간동안 약 300℃ 내지 600℃의 온도에서 가열하는 방법이 있다. 본 발명의 실시예에서, 상기 제1 스핀온글래스막(13)은 약 10분 내지 120분 사이의 시간동안 약 300℃ 내지 600℃ 의 온도에서 하드 베이크 하여 파티클(particle)의 발생을 억제한다. 상기 하드 베이크가 산화분위기에서 수행되는 경우에는, 상기 제1 스핀온글래스막의 일부가 산화실리콘으로 전환된다.After the preliminary baking, the first spin-on-glass layer 13 reduces the thickness of the first spin-on-glass layer 13 through an etchback process and / or the surface of the semiconductor substrate 10 and / or the like. Or increase the flatness of the exposed portion of the surface of the semiconductor substrate 10. After the preliminary baking, the first spin-on glass film 13 may be subjected to additional heat treatment. Additional heat treatments include a hard bake and a main bake. The hard bake is carried out in an oxidizing atmosphere comprising oxygen and / or water vapor, and the main bake is carried out in a non-oxidizing atmosphere such as nitrogen and / or argon or vacuum. For example, the substrate may be heated at a temperature of about 300 ° C. to 600 ° C. for a time sufficient to densify the first spin-on glass film, or the lower limit of hydrogen fluoride (HF) etching of the first spin-on glass film may be minimal. There is a method of heating at a temperature of about 300 ° C. to 600 ° C. for a time sufficient to increase by 50%. In an embodiment of the present invention, the first spin-on glass film 13 is hard baked at a temperature of about 300 ° C. to 600 ° C. for a time between about 10 minutes and 120 minutes to suppress the generation of particles. When the hard bake is performed in an oxidation atmosphere, a part of the first spin-on glass film is converted to silicon oxide.

도4b를 참조하면, 계속해서, 상기 제1 스핀온글래스막(13)은 약 0℃ 내지 200℃의 온도에서 산화제 용액과 함께 처리되어 상기 제1 스핀온글래스막(13)을 큐어링(curing)하고 산화실리콘막(13a)을 형성한다. 상기 산화제 용액은 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염 및 강산 중 하나 이상의 산화제를 포함한다. 처리 시간, 처리 온도, 산화제의 종류 및 상화제의 농도를 다양하게 조합하여 상기 제1 스핀온글래스막(13)을 제1 산화실리콘막(13a)으로 전환할 수 있다. 상기 큐어링 공정 중에, 잔류하는 PHPS의 실질적인 전부, 즉, 상기 제1 스핀온글래스막(13)이 산화분위기에서 베이킹되는 동안 산화실리콘으로 전환되지 않은 부분이 이산화실리콘으로 전환된다.Referring to FIG. 4B, the first spin-on glass film 13 is subsequently treated with an oxidant solution at a temperature of about 0 ° C. to 200 ° C. to cure the first spin-on glass film 13. And the silicon oxide film 13a is formed. The oxidant solution may contain one or more oxidizing agents of ozone, peroxide, permanganate, hypochlorite, chlorite, chlorate, perchlorate, hypobromite, abromite, bromate, hypoiodite, iodide, iodide and strong acid. Include. The first spin-on glass film 13 may be converted into the first silicon oxide film 13a by various combinations of processing time, processing temperature, type of oxidizing agent, and concentration of the compatibilizer. During the curing process, substantially all of the remaining PHPS, i.e., the portion not converted to silicon oxide while the first spin-on-glass film 13 is baked in an oxidizing atmosphere, is converted into silicon dioxide.

상기 제1 산화실리콘막(13a)이 형성된 후 상기 막의 두께를 줄이는 공정, 표면 평탄성을 향상시키는 공정, 상기 산화실리콘막의 일부를 제거하는 공정 및/또는 상기 기판의 일부분을 노출하는 공정이 추가적으로 행해질 수 있다. 상기 추가적인 공정은 실리카(silica), 산화세륨(ceria, CeO2), 알루미나(alumina) 또는 망가네시아(manganesia, Mn2O3)를 상기 산화실리콘을 식각하는 연마용 슬러리의 연마재로 사용하는 CMP 공정, NHxFy, CFx 또는 CHxFy(x, y는 양의 정수임)를 상기 산화실리콘을 식각하는 식각 가스로 이용하는 건식 식각 공정, 또는 HF 용액과 같은 식각액을 사용하여 상기 산화실리콘을 식각하는 습식 식각 공정을 이용하여 산화실리콘을 제거한다.After the first silicon oxide film 13a is formed, a process of reducing the thickness of the film, improving surface flatness, removing a portion of the silicon oxide film, and / or exposing a portion of the substrate may be further performed. have. The additional process is a CMP process using silica, cerium oxide (ceria, CeO 2 ), alumina (alumina) or manganesia (Mn 2 O 3 ) as an abrasive of the polishing slurry for etching the silicon oxide. , Dry etching process using NH x F y , CF x or CH x F y (x, y is a positive integer) as an etching gas for etching the silicon oxide, or using an etching solution such as HF solution Silicon oxide is removed using a wet etching process for etching.

상기 제1 산화실리콘막(13a)은 추가적인 열처리를 거쳐서 상기 막의 밀도가 증가된다. 상기 추가적인 열처리에 의해 상기 하드 베이크 공정 또는 메인 베이크 공정의 온도보다 높은 온도에서 어닐링(anneal)되거나 치밀해진다. 예를 들어, 상기 제1 산화실리콘막(13a)은 약 10분 내지 120분의 시간동안 약 600℃ 내지 1,200℃의 온도에서 어닐링(anneal)된다. 상기 어닐링 공정은 산소, 수소, 질수, 수증기 또는 이들이 조합된 분위기에서 수행될 수 있다. 본 발명의 실시예에서의 상기 고온 열처리는 상기 온도에서 손상되는 금속 구조물이나 금속 패턴이 존재하지 않기 때문에 가능하다.The first silicon oxide film 13a is further heat treated to increase the density of the film. The additional heat treatment anneals or densifies at a temperature higher than the temperature of the hard bake process or the main bake process. For example, the first silicon oxide film 13a is annealed at a temperature of about 600 ° C to 1,200 ° C for a time of about 10 minutes to 120 minutes. The annealing process may be performed in an atmosphere of oxygen, hydrogen, water, steam, or a combination thereof. The high temperature heat treatment in the embodiment of the present invention is possible because there is no metal structure or metal pattern damaged at the temperature.

도 4c를 참조하면, 상기 산화실리콘막(13a)의 상부는 CMP 공정, 건식 식각 공정 또는 습식 식각 공정에 의해 제거되어 상기 반도체 기판(10)의 상부 표면을 노출한다. 이때 홈(12)은 산화실리콘(14)에 의해 재워진 상태이다. 건식 식각 공정 또는 습식 식각 공정이 단독으로 또는 CMP 공정과 함께 수행되면 상기 산화실리콘막(13a)은 과도하게 식각(overetch)되어 상기 홈(12)을 채우는 상기 산화실리콘의 일부를 제거하고 상기 홈의 상부 측벽 부분을 노출하여 상기 산화실리콘의 상부 표면(14a)을 생성할 수 있다. 상기 산화실리콘의 상부 표면(14a)은 상기 반도체 기판의 상부 표면에 대해 오목한 형상이다.Referring to FIG. 4C, an upper portion of the silicon oxide layer 13a is removed by a CMP process, a dry etching process, or a wet etching process to expose the upper surface of the semiconductor substrate 10. At this time, the groove 12 is in a state of being filled by the silicon oxide (14). When the dry etching process or the wet etching process is performed alone or in combination with the CMP process, the silicon oxide film 13a is excessively etched to remove a portion of the silicon oxide filling the grooves 12 and the The upper sidewall portion may be exposed to create the upper surface 14a of the silicon oxide. The upper surface 14a of the silicon oxide is concave in shape with respect to the upper surface of the semiconductor substrate.

상기 과도한 식각(overetching)은 노출된 공극(void) 및 상기 과도한 식각에 의한 상기 홈의 상부에 있는 상기 개구된 공간을 채우는 추가적인 스핀온글래스막의 적용과 함께 상기 홈(12)의 공극(void) 생성을 감소하는데 이용될 수 있다.The overetching creates voids in the grooves 12 with the application of exposed voids and additional spin-on-glass films that fill the open spaces on top of the grooves due to the excessive etching. It can be used to reduce.

도 4d를 참조하면, n-형의 반도체 영역(20)은 메모리 셀을 형성하기 위한 영역(cell array region)에서 인이나 비소와 같은 n-형 불순물을 상기 반도체 기판(10)의 영역에 도핑(doping)하여 형성된다. p-형 웰(p-type well, 30)은 셀 어레이 영역(cell array region) 및 주변 회로 영역(peripheral circuit region)에서 브롬과 같은 p-형 불순물을 상기 반도체 기판(10)의 영역에 도핑(doping)하여 형성된다. 같은 방식으로, n-형 웰(n-type well, 40)은 상기 주변 회로 영역에서 인이나 비소와 같은 n-형 불순물을 도핑(doping)하여 형성된다.Referring to FIG. 4D, an n-type semiconductor region 20 may be doped with an n-type impurity such as phosphorous or arsenic in a region of a cell array to form a memory cell. formed by doping). The p-type well 30 may be doped with p-type impurities, such as bromine, in the region of the semiconductor substrate 10 in the cell array region and the peripheral circuit region. formed by doping). In the same manner, n-type well 40 is formed by doping n-type impurities such as phosphorous or arsenic in the peripheral circuit region.

계속해서, 문턱전압(threshold voltage, VT)과 같은 장치 매개변수(device parameter)를 조절하기 위해 브롬과 같은 불순물을 상기 p-형 웰(p-type well, 30) 및/또는 상기 n-형 웰(n-type well, 40)에 도핑(doping)할 수 있다. 이후에, 상기 p-형 웰(p-type well, 30) 및/또는 상기 n-형 웰(n-type well, 40)의 표면 부분을 깨끗하게 하고 상기 반도체 기판(10)의 노출된 표면을 산화하여 상기 p-형 웰(p-type well, 30) 및/또는 상기 n-형 웰(n-type well, 40)의 표면 상에 게이트 산화막(16)을 형성한다. 비록 상기 게이트 산화막(16)의 두께가 사용된 상기 특정한 반도체 제조공정에 따라 달라지지만, 본 발명의 실시예에서는 약 40Å 내지 200Å의 두께를 나타낸다.Subsequently, impurities such as bromine may be added to the p-type well 30 and / or the n-type to adjust a device parameter such as a threshold voltage (V T ). It may be doped (n-type well, 40). Thereafter, the surface portion of the p-type well 30 and / or the n-type well 40 is cleaned and the exposed surface of the semiconductor substrate 10 is oxidized. Thus, the gate oxide layer 16 is formed on the surface of the p-type well 30 and / or the n-type well 40. Although the thickness of the gate oxide film 16 depends on the particular semiconductor fabrication process used, the embodiment of the present invention exhibits a thickness of about 40 GPa to 200 GPa.

이어서, 폴리실리콘막이 인과 같은 n-형 불순물이 저압화학기상증착(LPCVD) 방법을 이용하여 도핑된 다결정실리콘의 증착에 의해 상기 기판(10) 및 상기 게이트 산화막(16) 상에 형성될 수 있다. 비록 상기 폴리실리콘 막의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 500Å 내지 4,000Å의 두께를 갖는다. 이후에, 텅스텐 실리사이드(tungsten silicide)막 및 텅스텐(tungsten)막이 스퍼터링(sputtering) 방법을 이용하여 상기 폴리실리콘 막 상에 순차적으로 형성된다. 비록 상기 텅스텐 실리사이드막 및 텅스텐 막의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 각각의 막이 약 1,000Å 내지 2,000Å의 두께를 갖는다. 계속해서, 실리콘 질화(silicon nitride)막이 LPCVD 방법이나 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition, PECVD)을 사용하여 상기 텅스텐 막 상에 형성될 수 있다. 비록 상기 실리콘 질화막의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 500Å 내지 2,000Å의 두께를 갖는다.Subsequently, an n-type impurity such as phosphorous may be formed on the substrate 10 and the gate oxide layer 16 by deposition of doped polysilicon using a low pressure chemical vapor deposition (LPCVD) method. Although the thickness of the polysilicon film may vary depending on the particular semiconductor fabrication process used, the embodiment of the present invention has a thickness of about 500 kPa to 4,000 kPa. Thereafter, a tungsten silicide film and a tungsten film are sequentially formed on the polysilicon film using a sputtering method. Although the thickness of the tungsten silicide film and the tungsten film may vary depending on the specific semiconductor fabrication process used, in each embodiment of the present invention, each film has a thickness of about 1,000 kPa to 2,000 kPa. Subsequently, a silicon nitride film may be formed on the tungsten film using the LPCVD method or plasma enhanced chemical vapor deposition (PECVD). Although the thickness of the silicon nitride film may vary depending on the specific semiconductor fabrication process used, the thickness of the silicon nitride film is about 500 mW to 2,000 mW in an embodiment of the present invention.

이후에, 포토리지스트막(photoresist film)이 상기 실리콘 질화막 상에 형성되고 사용되는 마스크(mask)나 다른 적합한 패터닝(patterning) 기술을 이용하여 선택적으로 노출된다. 계속해서, 상기 노출된 포토리지스트막이 현상되어 게이트 전극을 형성하기 위한 포토리지스트 패턴(photoresist pattern, 22)을 형성한다. 도 4e를 참조하면, 이후에 상기 실리콘 질화막, 텅스텐막, 텅스텐 질화막 및 폴리실리콘막이 상기 포토리지스트 패턴(22)을 식각 마스크로 이용하여 순차적으로 식각되어 각각 폴리실리콘 패턴(24a), 텅시텐 실리사이드 패턴(24b), 텅스텐 패턴(24c) 및 실리콘 질화물 패턴(24d)을 가지는 게이트 전극들(24Ga, 24Gb, 24Gc) 및 워드라인(word line, 24WL)을 형성한다. 도시된 바와 같이, 게이트 전극(24Ga) 및 워드라인(24WL)은 상기 셀 어레이 영역(cell array region)에 형성되고 게이트 전극(24Gb, 24Gc)은 상기 주변 회로 영역(peripheral circuit region)에 형성된다.Thereafter, a photoresist film is selectively exposed using a mask or other suitable patterning technique used and formed on the silicon nitride film. Subsequently, the exposed photoresist film is developed to form a photoresist pattern 22 for forming a gate electrode. Referring to FIG. 4E, the silicon nitride film, the tungsten film, the tungsten nitride film, and the polysilicon film are sequentially etched using the photoresist pattern 22 as an etching mask, respectively, to form the polysilicon pattern 24a and tungsten silicide. Gate electrodes 24Ga, 24Gb, 24Gc having a pattern 24b, a tungsten pattern 24c, and a silicon nitride pattern 24d and a word line 24WL are formed. As shown, a gate electrode 24Ga and a word line 24WL are formed in the cell array region and gate electrodes 24Gb and 24Gc are formed in the peripheral circuit region.

상기 셀 어레이 영역 사이에 형성된 상기 게이트 전극(24Ga) 및 워드 라인(24WL)은 정렬되고 배열되어 인접한 전극들 사이의 간격은 약 0.4㎛ 내지 1㎛가 될 수 있다. 상기 게이트 전극(24Ga)과 상기 워드라인(24WL)사이에서의 어스펙트비(aspect ratio)는 상기 셀 어레이 영역에서 약 5:1 내지 10:1사이 일 수 있다. 상기 어스펙트비는 상기 게이트 전극(24Ga)이나 상기 워드라인(24WL)과 같이 인접한 구조물 사이의 너비에 대한 깊이의 비를 의미한다. 반면에, 본 발명의 실시예에서 상기 주변 회로 영역의 상기 게이트전극들(24Gb, 24Gc) 사이에서의 어스펙트비는 1:1 이하일 수 있다.The gate electrode 24Ga and the word line 24WL formed between the cell array regions may be aligned and arranged so that a distance between adjacent electrodes may be about 0.4 μm to 1 μm. An aspect ratio between the gate electrode 24Ga and the word line 24WL may be about 5: 1 to 10: 1 in the cell array region. The aspect ratio refers to a ratio of depth to width between adjacent structures such as the gate electrode 24Ga or the word line 24WL. On the other hand, in the embodiment of the present invention, the aspect ratio between the gate electrodes 24Gb and 24Gc in the peripheral circuit region may be 1: 1 or less.

도 4f를 참조하면, 이후에 상기 포토리지스트패턴(22)이 상기 게이트 전극 및 워드라인으로부터 제거된다. 도 4g를 참조하면, p-형 불순물이 도핑된 영역(25)이 상기 게이트 전극(24Gc)의 양측의 n-형 웰(n-type well, 40) 내에 브롬과 같은 p-형 불순물의 도핑에 의해 형성될 수 있다. n-형 불순물이 도핑된 영역(n-type impurity doped region, 27)이 상기 게이트 전극(24Gb)의 양측의 p-형 웰(p-type well, 30) 내에 인, 비소 또는 안티몬과 같은 n-형 불순물의 도핑에 의해 형성될 수 있다. 마찬가지로, n-형 불순물이 도핑된 영역(n-type impurity doped region, 26)이 상기 p-형 웰(p-type well, 20)내의 상기 게이트 전극(24Ga)의 양측에 형성될 수 있다.Referring to FIG. 4F, the photoresist pattern 22 is subsequently removed from the gate electrode and the word line. Referring to FIG. 4G, a region 25 doped with p-type impurities may be used for doping of p-type impurities such as bromine into n-type wells 40 on both sides of the gate electrode 24Gc. It can be formed by. n-type impurity doped region 27 is n-, such as arsenic or antimony, which is in the p-type well 30 on both sides of the gate electrode 24Gb. It can be formed by doping of the type impurities. Similarly, an n-type impurity doped region 26 may be formed at both sides of the gate electrode 24Ga in the p-type well 20.

도 4g를 참조하면, 실리콘 질화막이 화학기상증착 방법을 이용하여 상기 반도체 기판(10) 상에 증착되어 실리콘 질화막(32)를 형성한다. 비록 상기 실리콘 질화막(32)의 두께는 사용된 상기 특정한 반도체 제조공정에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 200Å 내지 600Å의 두께를 갖는다. 이어서, 상기 셀 어레이 영역 상의 상기 실리콘 질화막(32)의 일부가 포토리지스트막에 의해 도포되고, 상기 주변 회로영역 상의 상기 실리콘 질화막(32)은 비등방성(anisotropically)으로 식각되어 상기 주변회로 영역 내의 상기 게이트 전극(24Gb, 24Gc)의 양측에 인접한 실리콘 질화막 스페이서(silicon nitride spacer, 32a)를 형성한다. 또한, 상기 실리콘 질화막은 포토리지스트막 없이 식각되어 상기 실리콘 질화막 스페이서가 상기 셀 어레이 영역 및 상기 주변회로 영역 상에 형성될 수 있다.Referring to FIG. 4G, a silicon nitride film is deposited on the semiconductor substrate 10 using a chemical vapor deposition method to form a silicon nitride film 32. Although the thickness of the silicon nitride film 32 may vary depending on the specific semiconductor fabrication process used, the thickness of the silicon nitride film 32 is about 200 kPa to 600 kPa in an embodiment of the present invention. Subsequently, a portion of the silicon nitride film 32 on the cell array region is applied by a photoresist film, and the silicon nitride film 32 on the peripheral circuit region is etched anisotropically and within the peripheral circuit region. Silicon nitride spacers 32a adjacent to both sides of the gate electrodes 24Gb and 24Gc are formed. In addition, the silicon nitride layer may be etched without a photoresist layer such that the silicon nitride layer spacer is formed on the cell array region and the peripheral circuit region.

이어서, p+형의 불순물이 도핑된 영역(source and drain regions)이 상기 주변 회로 영역의 상기 n-형 웰(40)내에 브롬과 같은 p-형 불순물을 도핑하여 형성될 수 있다. 또한, 소오스와 드레인 영역과 같은 n+형의 불순물이 도평된 영역이 상기 주변회로 영역의 상기 p-형 웰(30)내에 인, 비소 또는 안티몬과 같은 n-형 불순물을 도핑하여 형성될 수 있다.Subsequently, source and drain regions doped with p + type impurities may be formed by doping p-type impurities such as bromine into the n-type well 40 of the peripheral circuit region. In addition, a region in which n + -type impurities such as source and drain regions are coated may be formed by doping n-type impurities such as phosphorous, arsenic, or antimony into the p-type well 30 of the peripheral circuit region.

도 4h를 참조하면, 이후에 상기 반도체기판(10) 및 상기 반도체기판(10) 상에 형성된 다양한 게이트 전극과 워드라인 구조물은 스핀온글래스 조성물에 도포되어 제2 스핀온글래스막(50)을 형성한다. 상기 제2 스핀온글래스막(50)은 스핀 코팅(spin coating) 방법을 이용하여 상기 게이트 전극들(24Ga, 24Gb, 24Gc) 및 워드라인(24WL) 구조물을 도포하기에 충분한 두께로 형성된다. 비록 상기 제2 스핀온글래스막의 두께는 사용된 상기 특정한 반도체 제조공정 및 도포된 상기 구조물에 따라 달라질 수 있으나, 본 발명의 실시예에서는 약 2,000Å 내지 8,200Å의 두께를 갖는다. 이어서 상기 제2 스핀온글래스막(50)이 상기 제1 스핀온글래스막(13)에서 사용된 하드 베이킹 또는 메인 베이킹 처리를 거친다. 상기 하드 베이킹 또는 메인 베이킹 후에, 상기 제2 스핀온글래스막(50)은 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염 및 강산과 같은 하나 이상의 산화제를 포함하는 산화제 용액을 이용하여 큐어링(curing)된다. 상기 제2 스핀온글래스막(50)을 제2 산화실리콘막(50a)으로 전환하는 공정에서 공정시간, 온도, 산화제의 종류 및 산화제의 농도에 대한 다양한 조합이 가능하다.Referring to FIG. 4H, a variety of gate electrodes and word line structures formed on the semiconductor substrate 10 and the semiconductor substrate 10 are then applied to the spin-on-glass composition to form a second spin-on-glass layer 50. do. The second spin-on glass film 50 is formed to a thickness sufficient to apply the gate electrodes 24Ga, 24Gb, 24Gc and the word line 24WL structure by using a spin coating method. Although the thickness of the second spin-on glass film may vary depending on the specific semiconductor fabrication process and the structure applied, the thickness of the second spin-on glass film is about 2,000 kV to 8,200 kV in an embodiment of the present invention. Subsequently, the second spin on glass film 50 undergoes a hard baking or main baking process used in the first spin on glass film 13. After the hard baking or the main baking, the second spin-on glass film 50 is ozone, peroxide, permanganate, hypochlorite, chlorite, chlorate, perchlorate, hypobromite, abromite, bromate, hypoiodine Cured with an oxidant solution comprising one or more oxidants such as acid salts, iodide salts, iodide salts and strong acids. In the process of converting the second spin-on-glass film 50 to the second silicon oxide film 50a, various combinations of process time, temperature, type of oxidant, and concentration of the oxidant may be performed.

상기 큐어링(curing) 공정에서, 상기 제2 스핀온글래스막(50)내의 Si-N 결합(bond)이 산화되어 Si-O 결합을 형성하고 상기 제2 스핀온글래스막(50)을 제2 산화실리콘막(50a)으로 전환한다. 도 4i를 참조하면, 상기 제2 산화실리콘막(50a)의 두께는 상기 큐어링 공정에 의해 다소 감소한다.In the curing process, the Si—N bond in the second spin-on glass film 50 is oxidized to form an Si—O bond and the second spin-on glass film 50 is formed in a second manner. The silicon oxide film 50a is switched. Referring to FIG. 4I, the thickness of the second silicon oxide film 50a is somewhat reduced by the curing process.

이후에, 상기 제2 산화실리콘막(50a)은 상기 제1 산화실리콘막(13a)에서와 같이 약 600℃ 내지 1,200℃의 온도에서 열처리 또는 어닐링(annealed)될 수 있다. 상기 높은 온도에서의 처리가 가능한 것은 상기 기판에 형성된 금속 패턴이 상기 높은 온도에서도 손상이 거의 없는 텅스텐과 같은 내화성 금속으로 형성되었기 때문이다.Thereafter, the second silicon oxide film 50a may be heat treated or annealed at a temperature of about 600 ° C. to 1,200 ° C. as in the first silicon oxide film 13 a. The processing at the high temperature is possible because the metal pattern formed on the substrate is formed of a refractory metal such as tungsten which is hardly damaged even at the high temperature.

도 4j를 참조하면, 상기 제2 산화실리콘막(50a) 상에 알루미늄, 구리 또는 텅스텐과 같은 금속의 증착에 의해 금속층이 형성될 수 있다. 상기 금속층은 스퍼터링(sputtering)증착 방법에 의해 형성될 수 있고, 본 발명의 실시예에서는 약 4,000Å 내지 8,000Å의 두께를 갖는다. 금속 패턴(metal pattern, 52)은 상기 산화실리콘 내에 개구부(opening)를 형성하여 상기 게이트 전극 구조물의 일부를 노출하는 단계 및 상기 산화실리콘 상에 금속층을 증착하는 단계를 포함하는 종래의 포토리소그래피(photolithography) 공정을 이용하여 금속층의 증착 및 상기 금속층의 식각에 의해 형성될 수 있다. 이후에, 실질적으로 평판의 표면을 갖는 제3 스핀온글래스막(54)이 상기 반도체 기판 상에 형성되어 상기 금속 패턴(52)을 도포하고 상기 인접한 금속 도선(metal line)들 사이에 형성된 틈(gap)을 채운다. 상기 제3 스핀온글래스막(54)은 스핀온글래스 조성물을 스핀 코팅하여 형성될 수 있고 시험용 웨이퍼 또는 견본 웨이퍼(dummy wafer) 상에서 약 3,000Å 내지 4,500Å의 두께로 형성될 수 있다.Referring to FIG. 4J, a metal layer may be formed on the second silicon oxide film 50a by deposition of a metal such as aluminum, copper, or tungsten. The metal layer may be formed by a sputtering deposition method, and in an embodiment of the present invention has a thickness of about 4,000 kPa to 8,000 kPa. A metal pattern 52 includes conventional photolithography comprising forming an opening in the silicon oxide to expose a portion of the gate electrode structure and depositing a metal layer on the silicon oxide. It may be formed by the deposition of the metal layer and the etching of the metal layer using a) process. Thereafter, a third spin-on-glass film 54 having a substantially flat surface is formed on the semiconductor substrate to apply the metal pattern 52 and to form a gap formed between the adjacent metal lines. gap) The third spin-on glass film 54 may be formed by spin coating the spin-on glass composition, and may be formed to a thickness of about 3,000 ns to 4,500 ns on a test wafer or a dummy wafer.

도 4j 및 도 4k를 참조하면, 상기 제3 스핀온글래스막(54)은 상기 제1 스핀온글래스막(13) 및 상기 제2 스핀온글래스막(50)에서와 같은 예비 베이킹을 가할 수 있다. 이후에, 상기 제3 스핀온글래스막(54)은 상기 제1 스핀온글래스막(13) 및 상기 제2 스핀온글래스막(50)에 대한 상기 하나이상의 산화제를 포함하는 산화제 용액을 이용하여 큐어링 될 수 있다. 상기 제3 스핀온글래스막(54)을 실질적으로 평판의 표면을 갖는 제3 산화실리콘막(54a)으로 전환하는 공정에서 공정시간, 온도, 산화제의 종류 및 산화제의 농도에 대한 다양한 조합이 가능하다.4J and 4K, the third spin-on glass film 54 may be subjected to preliminary baking as in the first spin-on glass film 13 and the second spin-on glass film 50. . Subsequently, the third spin-on glass film 54 is cured using an oxidant solution including the at least one oxidant for the first spin-on glass film 13 and the second spin-on glass film 50. Can be ring. In the process of converting the third spin-on-glass film 54 into a third silicon oxide film 54a having a substantially flat surface, various combinations of process time, temperature, type of oxidant and concentration of the oxidant may be possible. .

또한, 상기 산화실리콘 내에 개구부를 형성하여 상기 금속층의 일부분을 노출하는 공정 및 상기 산화실리콘 상에 도전성 막을 증착하는 공정을 포함하는 종래의 포토리소그래피 공정을 이용하여 상기 도전막을 패터닝하고 상기 도전막을 식각하여 추가적인 도전막을 형성할 수 있다.The conductive layer may be patterned and the conductive layer may be etched using a conventional photolithography process including forming an opening in the silicon oxide to expose a portion of the metal layer and depositing a conductive film on the silicon oxide. An additional conductive film can be formed.

산화실리콘막의 광흡수도(light absorbance)Light Absorbance of Silicon Oxide Film

본 발명의 실시예에 따라 형성된 산화실리콘막의 광 흡수도가 폴리실라잔을 포함하는 스핀온글래스 조성물에 의해 베어테스트 웨이퍼(bare test wafer)를 도포하여 약 3,400Å의 두께를 갖는 스핀온글래스막이 형성된 웨이퍼를 통해서 개시되었다. 상기 스핀온글래스막은 산소 분위기에서 약 30분 동안 400℃의 온도에서 베이킹되었다.The light absorbency of the silicon oxide film formed according to the embodiment of the present invention is coated with a bare test wafer by a spin-on glass composition containing polysilazane to form a spin-on glass film having a thickness of about 3,400 kPa. Initiated through the wafer. The spin-on glass film was baked at a temperature of 400 ° C. for about 30 minutes in an oxygen atmosphere.

이후에, 산화제 용액이 상기 베이킹된 스핀온글래스막에 약 10분 동안 적용되어 상기 스핀온글래스막을 산화실리콘막으로 전환하였다. 이어서, 상기 산화제 용액에 의해 상기 스핀온글래스막으로 전환되어 형성된 산화실리콘막의 광흡수도가 FTIR 방법을 이용하여 분석되었다. 산화제 용액을 이용한 처리가 하드베이킹 후 시간지연이 없이 수행되었다. 상기 결과는 도 5의 궤적 c에 도시된다. 도 5의 궤적 c를 참조하면, 습식 산화와 광흡수도의 측정값 사이에는 시간지연이 없다. 상기 산화실리콘막의 상기 광흡수도가 상기 테스트 웨이퍼를 상기 큐어링 공정이 완료된 후 대기(ambient) 중에서 3일동안 추가적으로 경과한 후 다시 분석되었다. 상기 경과된 산화실리콘막의 분석 결과는 도 5의 궤적 d에 도시된다. 도 5의 궤적 d를 참조하면, 습식 산화와 광흡수도의 측정값 사이에는 시간의 지연이 존재한다. 상기 궤적 c 및 상기 궤적 d는 약 0.06의 수직방향의 편차로 도시되어 상기 형상들의 대조가 보다 용이하다.Thereafter, an oxidant solution was applied to the baked spin-on glass film for about 10 minutes to convert the spin-on glass film to a silicon oxide film. Subsequently, the light absorption of the silicon oxide film formed by converting the spin-on glass film by the oxidant solution was analyzed using the FTIR method. Treatment with oxidant solution was performed without time delay after hard baking. The result is shown in trajectory c of FIG. 5. Referring to trajectory c of FIG. 5, there is no time delay between the wet oxidation and the measured value of light absorption. The light absorbency of the silicon oxide film was analyzed again after an additional 3 days in the atmosphere after the curing process was completed. The analysis result of the elapsed silicon oxide film is shown in the trace d of FIG. Referring to the trajectory d of FIG. 5, there is a delay in time between the wet oxidation and the measured value of the light absorption. The trajectory c and the trajectory d are shown with a vertical deviation of about 0.06, making it easier to contrast the shapes.

도 5를 참조하면, 상기 산화실리콘막의 형성 직후에 측정한 상기 광흡수도 및 상기 큐어링 이후 3일이 경과한 후에 측정한 상기 광흡수도에는 실질적인 차이가 존재한다. 상기 결과에서 스핀온글래스막의 상기 습식 산화에 의해 형성된 상기 산화실리콘막은 종래의 베이킹된(baked) 스핀온글래스막에서 관찰되는 N-H, Si-H, Si-N 및 Si-H 결합에 의한 파장의 흡수를 나타내지 않고, 대신에 실질적으로 큐어링된 Si-O 결합만을 나타낸다. 또한, 상기 결과는 스핀온글래스막의 상기 습식 산화에 의해 형성된 상기 산화실리콘막은 베이킹된 스핀온글래스막과 비교하여 실질적으로 완전하고 균일하며 상대적으로 안정하다. 상기 조성의 안정성은 상기 산화실리콘막의 식각 속도 및 유전 특성과도 일치하여 공정관리를 용이하게 하고 장치성능을 향상시킨다.Referring to FIG. 5, there is a substantial difference between the light absorbance measured immediately after the silicon oxide film is formed and the light absorbance measured after 3 days after the curing. As a result, the silicon oxide film formed by the wet oxidation of the spin-on-glass film absorbs wavelengths due to NH, Si-H, Si-N, and Si-H bonds observed in conventional baked spin-on-glass films. It does not show, but shows only a substantially cured Si-O bond instead. Further, the result is that the silicon oxide film formed by the wet oxidation of the spin-on glass film is substantially complete, uniform and relatively stable compared to the baked spin-on glass film. The stability of the composition is consistent with the etching rate and dielectric properties of the silicon oxide film to facilitate process management and improve device performance.

스핀온글래스막의 상기 습식 산화에 의한 산화실리콘막을 갖는 테스트 웨이퍼가 준비되고 큐어링된 산화실리콘막의 상기 광흡수도가 FTIR 방법을 이용하여 분석되었다. 상기 분석의 결과는 도 6의 궤적 e에 도시된다. 이후에, 큐어링된 산화실리콘막을 갖는 테스트 웨이퍼가 질소분위기의 750℃의 온도에서 약 1시간동안 또는 산화분위기의 750℃의 온도에서 약 1시간동안 어닐링되었다. 이어서, 상기 어닐링된 산화실리콘막의 상기 광흡수도가 FTIR 방법을 이용하여 분석되었다. 상기 분석의 결과는 도 6에 도시되며, 상기 도 6의 궤적 f는 질소 분위기의 어닐링 후의 상기 산화막에 대응되고, 상기 도 6의 궤적 g는 산화 분위기의 어닐링 후의 상기 산화막에 대응된다. 상기 그래프의 궤적 e, 궤적 f 및 궤적 g는 수직방향의 편차로 도시되어 상기 형상들의 비교가 보다 용이하다.A test wafer having the silicon oxide film by the wet oxidation of the spin on glass film was prepared and the light absorption of the cured silicon oxide film was analyzed using the FTIR method. The results of this analysis are shown in trajectory e of FIG. 6. Thereafter, a test wafer having a cured silicon oxide film was annealed for about 1 hour at a temperature of 750 ° C. in a nitrogen atmosphere or for about 1 hour at a temperature of 750 ° C. in an oxidation atmosphere. The light absorption of the annealed silicon oxide film was then analyzed using the FTIR method. The results of the analysis are shown in FIG. 6, where the trace f in FIG. 6 corresponds to the oxide film after annealing in a nitrogen atmosphere, and the trace g in FIG. 6 corresponds to the oxide film after annealing in an oxidizing atmosphere. The trajectories e, trajectories f and trajectories g of the graph are shown as deviations in the vertical direction, making it easier to compare the shapes.

도 6을 참조하면, 스핀온글래스막이 본 발명의 실시예에 따른 산화제 용액을 이용하여 산화실리콘막으로 전환될 때, 상기 산화막은 안정하고 질소와 같은 불활성가스 분위기 또는 산화 분위기에서의 추후의 어닐링에 큰 영향을 받지 않는다. 상기 FTIR 광흡수도의 데이터는 N-H, Si-N 및 Si-H 결합에 대응하는 파장에서의 정점을 나타내지 않는다. 따라서, 상기 본래의 스핀온글래스막 내의 Si-N 결합의 실질적인 전부가 상기 습식 산화 큐어링 공정을 수행하는 동안 산화되어 Si-O 결합을 형성했다.Referring to FIG. 6, when the spin-on glass film is converted to the silicon oxide film using the oxidant solution according to the embodiment of the present invention, the oxide film is stable and subjected to subsequent annealing in an inert gas atmosphere such as nitrogen or an oxidizing atmosphere. It is not greatly affected. The FTIR light absorbance data does not show peaks at wavelengths corresponding to N-H, Si-N and Si-H bonds. Thus, substantially all of the Si-N bonds in the original spin-on-glass film were oxidized during the wet oxidation curing process to form Si-O bonds.

습식 식각 속도 평가Wet Etch Rate Assessment

실험예1Experimental Example 1

본 발명의 실시예에 따라 폴리실라잔을 갖는 스핀온글래스 조성물이 베어 테스트 웨이퍼 상에 스핀 코팅(spin coated)되어 약 3,400Å의 스핀온글래스막을 형성했다. 이후에, 상기 스핀온글래스막이 약 400℃의 온도에서 약 30분동안 하드 베이킹 된 후에, 본 발명의 실시예에 따른 산화제 용액내에 약 10분 동안 담가서, 상기 스핀온글래스막을 산화실리콘막으로 전환했다. 상기 산화실리콘막의 두께를 측정한 후, 상기 테스트 웨이퍼를 완충 산화 식각액(buffered oxide etchant, NF4F+HF 완충용액)의 수용액에서 25℃의 온도에 20초 동안 습식 식각했다. 이어서, 상기 잔류 산화 산화실리콘막(remaining silicon oxide layer)의 두께를 측정한 후에 상기 최초의 측정값으로부터 상기 잔류 산화 산화실리콘막의 두께를 빼서 제거된 두께를 계산했다. 상기 식각에 의해 제거된 두께는 약 1,570Å이었다.According to an embodiment of the present invention, the spin-on-glass composition having polysilazane was spin coated on a bare test wafer to form a spin-on-glass film of about 3,400 mm 3. Thereafter, after the spin-on glass film was hard baked at a temperature of about 400 ° C. for about 30 minutes, the spin-on glass film was immersed in an oxidizing agent solution for about 10 minutes to convert the spin-on glass film into a silicon oxide film. . After measuring the thickness of the silicon oxide film, the test wafer was wet etched at a temperature of 25 ° C. for 20 seconds in an aqueous solution of a buffered oxide etchant (NF 4 F + HF buffer solution). Subsequently, after measuring the thickness of the remaining silicon oxide layer, the thickness of the residual silicon oxide film was subtracted from the first measured value to calculate the removed thickness. The thickness removed by the etching was about 1,570 mm 3.

실험예 2Experimental Example 2

산화실리콘막을 갖는 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 준비되었다. 상기 스핀온글래스막이 상기 산화실리콘막으로 전환된 후에, 상기 테스트 웨이퍼가 대기 중에서 하루동안 경과되었다. 상기 시간이 경과한 후, 상기 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 식각되었고 상기 식각에 의해 제거된 두께는 1,530Å이었다.A test wafer having a silicon oxide film was prepared according to the process of Experimental Example 1 above. After the spin-on-glass film was converted to the silicon oxide film, the test wafer was passed for one day in the atmosphere. After the time elapsed, the test wafer was etched according to the procedure of Experimental Example 1 and the thickness removed by the etching was 1,530 mm 3.

실험예 3Experimental Example 3

산화실리콘막을 갖는 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 준비되었다. 상기 스핀온글래스막이 상기 산화실리콘막으로 전환된 후에, 상기 테스트 웨이퍼가 대기 중에서 이틀동안 경과되었다. 상기 시간이 경과한 후, 상기 테스트 웨이퍼가 상기 실험예 1의 공정에 따라 식각되었고 상기 식각에 의해 제거된 두께는 1,520Å이었다.A test wafer having a silicon oxide film was prepared according to the process of Experimental Example 1 above. After the spin-on-glass film was converted to the silicon oxide film, the test wafer was passed for two days in the atmosphere. After the time elapsed, the test wafer was etched according to the procedure of Experimental Example 1 and the thickness removed by the etching was 1,520 mm 3.

실험예 4Experimental Example 4

본 발명의 실시예에 따라 폴리실라잔을 갖는 스핀온글래스 조성물이 베어 테스트 웨이퍼 상에 스핀 코팅(spin coated)되어 약 3,400Å의 스핀온글래스막을 형성했다. 이후에, 상기 스핀온글래스막이 약 400℃의 온도에서 약 30분동안 하드 베이킹 된 후에, 상기 테스트 웨이퍼가 대기 중에서 이틀동안 경과되었다. 상기 기간이 지난 후에, 상기 테스트 웨이퍼 상의 상기 스핀온글래스막은 본 발명의 실시예에 따른 산화제 용액내에 약 10분 동안 담그는 큐어링을 하여, 상기 스핀온글래스막을 산화실리콘막으로 전환했다. 상기 산화실리콘막의 두께를 측정한 후, 상기 테스트 웨이퍼는 대기 중에서 추가적으로 하루동안 경과되었다. 상기 두 번째 기간이 지난 후에, 상기 테스트 웨이퍼는 완충 산화 식각액(buffered oxide etchant, NF4F+HF 완충용액)의 수용액에서 25℃의 온도에 20초 동안 습식 식각되었다. 이어서, 상기 잔류 산화 산화실리콘막(remaining silicon oxide layer)의 두께를 측정한 후에 상기 최초의 측정값으로부터 상기 잔류 산화 산화실리콘막의 두께를 빼서 제거된 두께를 계산했다. 상기 식각에 의해 제거된 두께는 약 1,590Å이었다.According to an embodiment of the present invention, the spin-on-glass composition having polysilazane was spin coated on a bare test wafer to form a spin-on-glass film of about 3,400 mm 3. Thereafter, after the spin-on glass film was hard baked at a temperature of about 400 ° C. for about 30 minutes, the test wafer was passed for two days in the atmosphere. After this period, the spin-on glass film on the test wafer was cured for about 10 minutes in the oxidant solution according to the embodiment of the present invention to convert the spin-on glass film to the silicon oxide film. After measuring the thickness of the silicon oxide film, the test wafer was passed for an additional day in the atmosphere. After the second period, the test wafer was wet etched at a temperature of 25 ° C. for 20 seconds in an aqueous solution of buffered oxide etchant (NF 4 F + HF buffer). Subsequently, after measuring the thickness of the remaining silicon oxide layer, the thickness of the residual silicon oxide film was subtracted from the first measured value to calculate the removed thickness. The thickness removed by the etching was about 1,590 kPa.

비교실험예 1Comparative Experimental Example 1

폴리실라잔을 갖는 스핀온글래스 조성물이 베어 테스트 웨이퍼 상에 스핀 코팅(spin coated)되어 약 3,400Å의 스핀온글래스막을 형성했다. 이후에, 상기 스핀온글래스막이 약 400℃의 온도에서 약 30분동안 하드 베이킹 되었다. 상기 하드 베이킹된 스핀온글래스막의 두께를 측정한 후에, 상기 테스트 웨이퍼가 완충 산화 식각액(buffered oxide etchant, NF4F+HF 완충용액)의 수용액에서 25℃의 온도에 20초 동안 습식 식각되었다. 이어서, 상기 잔류 산화 산화실리콘막(remaining silicon oxide layer)의 두께를 측정한 후에 상기 최초의 측정값으로부터 상기 잔류 산화 산화실리콘막의 두께를 빼서 제거된 두께를 계산했다. 상기 식각에 의해 제거된 두께는 약 2,670Å이다.The spin-on glass composition having polysilazane was spin coated on a bare test wafer to form a spin-on glass film of about 3,400 mm 3. Thereafter, the spin-on glass film was hard baked at a temperature of about 400 ° C. for about 30 minutes. After measuring the thickness of the hard-baked spin-on glass film, the test wafer was wet etched at a temperature of 25 ° C. for 20 seconds in an aqueous solution of a buffered oxide etchant (NF 4 F + HF buffer). Subsequently, after measuring the thickness of the remaining silicon oxide layer, the thickness of the residual silicon oxide film was subtracted from the first measured value to calculate the removed thickness. The thickness removed by the etching is about 2670 kPa.

비교실험예 2Comparative Experiment 2

산화실리콘막을 갖는 테스트 웨이퍼가 상기 비교실험예 1의 공정에 따라 준비된다. 이후에, 상기 하드 베이킹된 스핀온글래스막을 갖는 상기 테스트 웨이퍼가 대기 중에서 하루동안 경과되었다. 상기 시간이 경과한 후, 상기 테스트 웨이퍼가 상기 비교실험예 1의 공정에 따라 식각되었고 상기 식각에 의해 제거된 두께는 1,290Å이었다.A test wafer having a silicon oxide film was prepared according to the process of Comparative Experiment 1 above. Thereafter, the test wafer with the hard-baked spin-on-glass film passed for one day in the atmosphere. After the time elapsed, the test wafer was etched according to the process of Comparative Experiment 1 and the thickness removed by the etching was 1,290 mm 3.

상기 실험예 1 내지 상기 실험예 4를 참조하면, 폴리실라잔을 포함하는 스핀온글래스막이 본 발명의 실시예에 따라 산화제 용액으로 처리되어 산화실리콘막을 형성할 때, 상기 산화실리콘막은 비록 상기 스핀온글래스막의 적용시점과 전환시점 사이 또는 상기 스핀온글래스막의 전환시점과 식각시점 사이에 지연이 존재하더라도 실질적으로 일정한 식각 속도를 나타낸다. 따라서, 본 발명의 실시예에서는 종래의 큐어링(curing)이 되지 않은 스핀온글래스막과 비교해서 추후의 식각 공정에 대해 변동이 적고 안정된 산화실리콘막으로 전환되는 스핀온글래스막을 제조하는 공정을 제공한다.Referring to Experimental Examples 1 to 4, when the spin-on-glass film containing polysilazane is treated with an oxidant solution according to an embodiment of the present invention to form a silicon oxide film, the silicon oxide film is formed even though the spin-on Even if there is a delay between the application time and the switching time of the glass film or the switching time and the etching time of the spin-on glass film, the etching speed is substantially constant. Accordingly, embodiments of the present invention provide a process for producing a spin-on-glass film which is converted to a stable silicon oxide film with less variation for later etching processes compared to a conventional non-curing spin-on glass film. do.

폴리실라잔을 포함하는 스핀온글래스막이 산화제 용액으로 처리되어 산화실리콘막을 형성할 때, 상기 산화실리콘막은 비록 상기 스핀온글래스막의 적용시점과 전환시점 사이 또는 상기 스핀온글래스막의 전환시점과 식각시점 사이에 지연이 존재하더라도 실질적으로 일정한 식각 속도를 나타낸다. 따라서, 짧은 시간내에 상기 산화실리콘막의 큐어링이 가능하여 공정시간을 단축할 수 있고, 추후의 식각 공정에 대해 변동이 적고 안정된 산화실리콘막으로 전환되는 스핀온글래스막을 제조할 수 있다.When the spin-on-glass film containing polysilazane is treated with an oxidant solution to form a silicon oxide film, the silicon oxide film may be formed between the application time and the switching time of the spin-on glass film or between the switching time and the etching time of the spin-on glass film. Even if there is a delay, the etching rate is substantially constant. Therefore, the silicon oxide film can be cured within a short time, so that the process time can be shortened, and a spin-on glass film can be produced which is converted into a stable silicon oxide film with little variation in the subsequent etching process.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

도 1은 하드 베이킹 직후, 및 상기 하드 베이킹된 스핀온글래스막이 대기 중에서 7일 경과한 후의 스핀온글래스막의 광흡수도를 나타내는 푸리에 변환 적외선(FTIR) 분광 그래프이다.1 is a Fourier Transform Infrared (FTIR) spectroscopy graph showing the light absorption of the spin-on glass film immediately after the hard baking and after the hard-baked spin-on glass film has elapsed for 7 days in the air.

도 2a는 약 24 시간동안 스핀온글래스막의 상기 측정된 두께 및 반사지수(RI)의 변화를 추적한 그래프이다.FIG. 2A is a graph tracking changes in the measured thickness and reflection index (RI) of the spin on glass film for about 24 hours.

도 2b는 약 일주일동안 상기 두께 및 상기 RI의 변화를 추적한 그래프이다.2B is a graph that tracks changes in thickness and RI for about a week.

도 3a는 약 24시간 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이다.3A is a graph tracking the change in the measured etch rate of the spin-on glass film for about 24 hours.

도 3b는 약 일주일 동안 상기 스핀온글래스막의 측정된 식각 속도의 변화를 추적한 그래프이다.3B is a graph that tracks the change in the measured etching rate of the spin-on glass film for about one week.

도 4a 내지 도 4k는 본 발명의 실시예에 따른 반도체 장치 제조공정에서 산화실리콘막을 형성하는 방법을 나타내는 단면도이다.4A to 4K are cross-sectional views illustrating a method of forming a silicon oxide film in a semiconductor device manufacturing process according to an embodiment of the present invention.

도 5는 본 발명의 실시예에 따른 스핀온글래스막의 큐어링에 의해 형성된 산화실리콘막의 광흡수도를 나타내는 FTIR 그래프이다.FIG. 5 is a FTIR graph showing light absorption of a silicon oxide film formed by curing a spin-on glass film according to an embodiment of the present invention.

도 6은 본 발명의 실시예에 따른 스핀온글래스막의 큐어링에 의해 형성된 산화실리콘막의 광흡수도를 나타내는 FTIR 그래프이다.FIG. 6 is a FTIR graph showing light absorption of a silicon oxide film formed by curing a spin on glass film according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing

10 : 기판 12 : 홈10: substrate 12: groove

13 : 제1 스핀온글래스막 13a : 산화실리콘막13: first spin-on glass film 13a: silicon oxide film

14a : 산화실리콘의 상부 표면 16 : 게이트 산화막14a: top surface of silicon oxide 16: gate oxide film

20 : n-형의 반도체 영역 22 : 포토리지스트 패턴20: n-type semiconductor region 22: photoresist pattern

24a : 폴리실리콘 패턴 24b : 텅스텐 실리사이드 패턴24a: polysilicon pattern 24b: tungsten silicide pattern

24c : 텅스텐 패턴 24d : 실리콘 질화물 패턴24c: tungsten pattern 24d: silicon nitride pattern

24Ga, 24Gb, 24Gc, 24Gd : 게이트 전극 24WL : 워드라인24Ga, 24Gb, 24Gc, 24Gd: Gate Electrode 24WL: Word Line

25 : p-형 불순물이 도핑된 영역25: region doped with p-type impurity

26, 27 : n-형 불순물이 도핑된 영역 3 0 : p-형 웰26, 27: region doped with n-type impurities 3 0: p-type well

32 : 실리콘 질화막 32a : 실리콘 질화막 스페이서32 silicon nitride film 32a silicon nitride film spacer

40 : n-형 웰 50 : 제2 스핀온글래스막40: n-type well 50: second spin-on glass film

50a : 제2 산화실리콘막 52 : 금속 패턴50a: second silicon oxide film 52: metal pattern

54 : 제3 스핀온글래스막54: third spin on glass film

Claims (51)

반도체 기판 상에 폴리실라잔을 포함하는 스핀온글래스(SOG)막을 형성하는 단계; 및Forming a spin on glass (SOG) film including polysilazane on the semiconductor substrate; And 상기 스핀온글래스막을 산화제 용액으로 처리하여 상기 폴리실라잔을 산화실리콘으로 전환하는 단계를 포함하는 반도체 기판 상의 산화실리콘막 형성방법.And converting the polysilazane into silicon oxide by treating the spin-on glass film with an oxidant solution. 제1항에 있어서, 상기 스핀온글래스막을 형성하는 단계는The method of claim 1, wherein the forming of the spin on glass film comprises 제1 용매에 용해되어 있는 폴리실라잔을 포함하는 상기 스핀온글래스 조성물을 상기 반도체 기판에 스핀 코팅하여 스핀온글래스 코팅막을 형성하는 단계; 및Forming a spin on glass coating film by spin coating the spin on glass composition including polysilazane dissolved in a first solvent on the semiconductor substrate; And 상기 스핀온글래스 코팅막을 상기 스핀온글래스 코팅막으로부터 상기 제1 용매의 실질적인 전부가 증발하기에 충분한 예비 베이킹 시간동안 400℃ 이하의 온도에서 가열하여 스핀온글래스막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And heating the spin-on glass coating film at a temperature of 400 ° C. or less for a preliminary baking time sufficient for substantially all of the first solvent to evaporate from the spin-on glass coating film to form a spin-on glass film. A method of forming a silicon oxide film on a semiconductor substrate. 제1항에 있어서, 상기 산화제 용액이 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염, 질산, 및 황산으로 이루어진 그룹으로부터 선택되는 적어도 하나의 산화제를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method of claim 1, wherein the oxidant solution is selected from ozone, peroxide, permanganate, hypochlorite, chlorite, chlorate, perchlorate, hypobromite, abromite, bromate, hypoiodate, iodide, iodide, And at least one oxidizing agent selected from the group consisting of nitric acid and sulfuric acid. 제1항에 있어서, 상기 스핀온글래스막을 처리하는 단계는 제2 용매에 용해되어 있는 산화제를 포함하는 상기 산화제 용액에 담그는 방법(dipping), 스프레이 방법(spraying) 또는 교반하는 방법(puddling)에 의하여 상기 스핀온글래스막에 적용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method of claim 1, wherein the treating the spin-on-glass film is performed by dipping, spraying, or stirring in the oxidant solution containing an oxidant dissolved in a second solvent. The method of forming a silicon oxide film on a semiconductor substrate further comprising the step of applying to the spin-on glass film. 제3항에 있어서, 상기 산화제 용액은 오존의 농도가 1ppm 내지 200 ppm인 오존 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method of claim 3, wherein the oxidant solution further comprises an ozone solution having an ozone concentration of 1 ppm to 200 ppm. 제3항에 있어서, 상기 산화제 용액은 오존의 농도가 5ppm 내지 100 ppm이고 20℃ 내지 40℃의 온도에서 상기 스핀온글래스막에 적용되는 오존 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The silicon oxide on a semiconductor substrate of claim 3, wherein the oxidant solution further comprises an ozone solution applied to the spin-on glass film at a temperature of 5 ppm to 100 ppm and a temperature of 20 ° C. to 40 ° C. 5. Film formation method. 제3항에 있어서, 상기 산화제 용액은 과산화수소의 농도가 0.5 중량% 내지 30 중량%이고 25℃ 내지 90℃의 온도에서 상기 스핀온글래스막에 적용되는 과산화수소 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The semiconductor substrate of claim 3, wherein the oxidant solution further comprises an aqueous hydrogen peroxide solution applied to the spin on glass film at a temperature of 0.5 wt% to 30 wt% and a temperature of 25 ° C. to 90 ° C. Method for forming silicon oxide film on phase. 제7항에 있어서, 상기 산화제 용액은 상기 과산화수소의 농도와 중량비로 1:3 내지 1:10이 되는 수산화 암모늄의 농도를 가지는 수산화 암모늄 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The silicon oxide film on the semiconductor substrate of claim 7, wherein the oxidant solution further comprises an ammonium hydroxide aqueous solution having a concentration of ammonium hydroxide which is 1: 3 to 1:10 by the concentration of hydrogen peroxide. Way. 제3항에 있어서, 상기 산화제 용액이 과산화수소 및 수산화암모늄의 수용액을 더 포함하고, 상기 과산화수소의 농도는 3 중량% 내지 10 중량%이고, 상기 수산화 암모늄의 농도는 0.5 중량% 내지 5 중량%이며, 상기 산화제 용액은 상기 스핀온글래스막에 40℃ 내지 80℃의 온도에서 적용되는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method of claim 3, wherein the oxidant solution further comprises an aqueous solution of hydrogen peroxide and ammonium hydroxide, the concentration of hydrogen peroxide is 3% to 10% by weight, the concentration of ammonium hydroxide is 0.5% to 5% by weight, And the oxidant solution is applied to the spin-on glass film at a temperature of 40 ° C to 80 ° C. 제2항에 있어서, 상기 제1 용매는 유기용매이고, 상기 스핀온글래스 조성물은 5 중량% 내지 30 중량%의 폴리실라잔을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method of claim 2, wherein the first solvent is an organic solvent, and the spin-on glass composition comprises 5 wt% to 30 wt% polysilazane. 제10항에 있어서, 상기 제1 용매는 방향족, 지방족 및 에테르로 구성되는 유기용매로부터 선택되고, 상기 제1 용매는 상기 스핀온글래스 조성물의 70중량% 내지 95 중량%인 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The semiconductor substrate of claim 10, wherein the first solvent is selected from an organic solvent consisting of aromatic, aliphatic, and ether, and the first solvent is 70 wt% to 95 wt% of the spin-on glass composition. Method for forming silicon oxide film on phase. 제11항에 있어서, 상기 제1 용매가 톨루엔, 벤젠, 크실렌, 디부틸에테르, 디에틸에테르, THF, PGME, PGEMA 및 헥산(hexane)으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.12. The method of claim 11, wherein the first solvent comprises at least one selected from the group consisting of toluene, benzene, xylene, dibutyl ether, diethyl ether, THF, PGME, PGEMA, and hexane. A method of forming a silicon oxide film on a semiconductor substrate. 제2항에 있어서, 상기 스핀온글래스막을 형성하는 단계는The method of claim 2, wherein the forming of the spin on glass film comprises 상기 스핀온글래스막을 300℃ 내지 600℃로 상기 스핀온글래스막을 치밀하게 하는데 충분한 하드 베이크 시간동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And heat-treating said spin-on-glass film for a hard bake time sufficient to densify said spin-on-glass film at 300 [deg.] C. to 600 [deg.] C .. 제13항에 있어서, 상기 스핀온글래스막을 형성하는 단계는 The method of claim 13, wherein the forming of the spin on glass film comprises 상기 스핀온글래스막을 300℃ 내지 600℃로 상기 스핀온글래스막의 풀루오르화 수소(HF) 식각저항을 50%이상으로 향상시키는데 충분한 하드 베이크 시간동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.Heat-treating the spin-on-glass film for a hard bake time sufficient to improve the hydrogen fluoride (HF) etch resistance of the spin-on-glass film to 300% to 600 ° C by 50% or more. Silicon oxide film formation method. 제2항에 있어서, 상기 스핀온글래스막을 형성하는 단계는The method of claim 2, wherein the forming of the spin on glass film comprises 상기 스핀온글래스막을 산화 분위기의 300℃ 내지 500℃의 온도에서 10분 내지 120분의 시간동안 가열하여 이산화실리콘 및 폴리실라잔을 포함하는 일부 전환된 스핀온글래스막을 형성하는 단계; 및Heating the spin on glass film at a temperature of 300 ° C. to 500 ° C. in an oxidizing atmosphere for a period of 10 minutes to 120 minutes to form a partially converted spin on glass film including silicon dioxide and polysilazane; And 상기 일부 전환된 스핀온글래스막을 산화제 용액과 함께 처리하여 잔류하는 폴리실라잔을 이산화실리콘으로 전환하여 이산화실리콘막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And treating the partially converted spin-on-glass film with an oxidizing agent solution to convert the remaining polysilazane into silicon dioxide to form a silicon dioxide film. 제13항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은 상기 산화실리콘막을 600℃ 이상의 온도로 치밀해진 산화실리콘막을 형성하는데 충분한 어닐 시간동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.15. The method of claim 13, wherein the method for forming a silicon oxide film on the semiconductor substrate further comprises annealing the silicon oxide film for an annealing time sufficient to form a silicon oxide film densified at a temperature of 600 deg. Silicon oxide film formation method. 제16항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은 상기 치밀해진 산화실리콘막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.17. The method of claim 16, wherein the method for forming a silicon oxide film on the semiconductor substrate further comprises planarizing the densified silicon oxide film. 제17항에 있어서, 상기 치밀해진 산화실리콘막을 평탄화하는 단계는18. The method of claim 17, wherein planarizing the densified silicon oxide film is 상기 치밀해진 산화실리콘막의 상부를 건식식각, 습식식각, 또는 화학적 기계적 연마법을 이용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And removing the upper portion of the densified silicon oxide film by dry etching, wet etching, or chemical mechanical polishing. 제17항에 있어서, 상기 치밀해진 산화실리콘막을 평탄화하는 단계는18. The method of claim 17, wherein planarizing the densified silicon oxide film is 상기 치밀해진 산화실리콘막의 상부를 제거하여 상기 반도체 기판의 상부 표면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And removing the upper portion of the densified silicon oxide film to expose the upper surface of the semiconductor substrate. 제17항에 있어서, 상기 치밀해진 산화실리콘막을 평탄화하는 단계는18. The method of claim 17, wherein planarizing the densified silicon oxide film is 상기 치밀해진 산화실리콘막의 상부를 화학적 기계적 연마에 의하여 제거하여 상기 반도체 기판의 상부 표면을 노출시키는 단계; 및Removing the top of the densified silicon oxide film by chemical mechanical polishing to expose the top surface of the semiconductor substrate; And 상기 산화실리콘막을 식각하여 상기 반도체 기판의 상부 표면보다 오목한 산화면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.Etching the silicon oxide film to form a concave oxide surface than the upper surface of the semiconductor substrate. 제1항에 있어서, 상기 반도체 기판은 패턴을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method of claim 1, wherein the semiconductor substrate comprises a pattern. 제21항에 있어서, 상기 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.22. The method of claim 21, wherein the pattern comprises a conductive material. 제22항에 있어서, 상기 도전성 물질이 텅스텐 또는 텅스텐실리사이드를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.23. The method of claim 22, wherein the conductive material comprises tungsten or tungsten silicide. 제22항에 있어서, 상기 도전성 물질이 알루미늄 또는 구리를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.23. The method of claim 22, wherein the conductive material comprises aluminum or copper. 제21항에 있어서, 상기 패턴이 상기 반도체 기판에 형성된 오목부를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The method for forming a silicon oxide film on a semiconductor substrate according to claim 21, wherein said pattern comprises a recess formed in said semiconductor substrate. 제25항에 있어서, 상기 패턴이 상기 반도체 기판에 형성된 셀로우 트렌치 아이솔레션 개구부를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.27. The method of claim 25, wherein said pattern comprises a shallow trench isolation opening formed in said semiconductor substrate. 반도체 기판 상에 폴리실라잔을 포함하는 스핀온글래스막을 형성하는 단계; 및Forming a spin-on glass film including polysilazane on the semiconductor substrate; And 상기 스핀온글래스막을 산화제 용액으로 처리하여 상기 폴리실라잔을 산화실리콘으로 전환하는 단계를 포함하는 반도체 장치 제조방법Treating the spin-on-glass film with an oxidant solution to convert the polysilazane into silicon oxide. 제27항에 있어서, 상기 반도체 장치 제조방법은 28. The method of claim 27, wherein the semiconductor device manufacturing method is 상기 반도체 기판 상에 아이솔레이션 트렌치 구조물을 형성하는 단계;Forming an isolation trench structure on the semiconductor substrate; 상기 아이솔레션 트렌치 구조물을 상기 스핀온글래스막으로 채우는 단계; 및Filling the isolation trench structure with the spin on glass layer; And 상기 산화실리콘의 상부를 제거하여 상기 반도체 기판의 표면을 노출시키는 단계를 더 포함하는 반도체 장치 제조방법And removing the upper portion of the silicon oxide to expose the surface of the semiconductor substrate. 제27항에 있어서, 상기 반도체 장치 제조방법은28. The method of claim 27, wherein the semiconductor device manufacturing method is 상기 반도체 기판 상에 게이트 전극 구조물을 형성하는 단계;Forming a gate electrode structure on the semiconductor substrate; 상기 게이트전극 구조물을 상기 스핀온글래스막으로 도포하는 단계;Applying the gate electrode structure to the spin on glass film; 상기 산화실리콘에 개구부를 형성하여 상기 게이트 구조물의 일부를 노출시키는 단계; 및Forming an opening in the silicon oxide to expose a portion of the gate structure; And 상기 산화실리콘 상에 제1 금속층을 증착하는 단계를 더 포함하는 반도체 장치 제조방법And depositing a first metal layer on the silicon oxide. 제27항에 있어서, 상기 반도체 장치 제조방법은28. The method of claim 27, wherein the semiconductor device manufacturing method is 상기 반도체 기판 상에 제1 도전성 패턴을 형성하는 단계;Forming a first conductive pattern on the semiconductor substrate; 상기 제1 도전성 패턴을 상기 스핀온글래스막으로 도포하는 단계;Applying the first conductive pattern to the spin on glass film; 상기 산화실리콘에 개구부를 형성하여 상기 제1 도전성 패턴의 일부를 노출하는 단계; 및Forming an opening in the silicon oxide to expose a portion of the first conductive pattern; And 상기 산화실리콘 상에 제2 도전층을 층착하는 단계를 더 포함하는 반도체 장치 제조방법.And depositing a second conductive layer on the silicon oxide. 제27항에 있어서, 상기 반도체 장치 제조방법은28. The method of claim 27, wherein the semiconductor device manufacturing method is 상기 반도체 기판 상에 오목부를 포함하는 패턴을 형성하는 단계;Forming a pattern including a recess on the semiconductor substrate; 상기 스핀온글래스막으로 상기 패턴을 도포하고 상기 오목부를 채우는 단계;Applying the pattern with the spin on glass film and filling the recesses; 상기 산화실리콘의 상부를 제거하여 상기 반도체 기판 상의 표면을 노출하는 단계를 더 포함하는 반도체 장치 제조방법.Removing the top of the silicon oxide to expose a surface on the semiconductor substrate. 제31항에 있어서, 상기 반도체 장치 제조방법은32. The method of claim 31, wherein the semiconductor device manufacturing method is 상기 산화실리콘의 부가적인 부분을 제거하여 상기 오목부에 상기 반도체 기판 표면보다 오목한 산화면을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.Removing the additional portion of the silicon oxide to form an oxide surface that is concave than the surface of the semiconductor substrate in the concave portion. 제32항에 있어서,33. The method of claim 32, 상기 산화실리콘의 상부의 제거는 에치백 공정이나 화학적 기계적 연마공정으로 수행되고,Removal of the upper portion of the silicon oxide is carried out by an etch back process or a chemical mechanical polishing process, 상기 산화실리콘의 부가적인 부분의 제거는 에치백 공정으로 수행되는 것을 특징으로 하는 반도체 장치 제조방법.Removing said additional portion of said silicon oxide is performed by an etch back process. 반도체 기판 상에 아이솔레이션 트렌치 구조물을 형성하는 단계;Forming an isolation trench structure on the semiconductor substrate; 상기 아이솔레션 트렌지 구조물을 폴리실라잔을 포함하는 제1 스핀온글래스막으로 채우는 단계;Filling the isolation trench structure with a first spin-on glass film including polysilazane; 상기 제1 스핀온글래스막을 제1 산화제 용액으로 처리하여 제1 산화실리콘막을 형성하는 단계;Treating the first spin-on-glass film with a first oxidant solution to form a first silicon oxide film; 상기 제1 산화실리콘막의 상부를 제거하여 상기 반도체 기판의 표면을 노출시키는 단계;Removing an upper portion of the first silicon oxide film to expose a surface of the semiconductor substrate; 상기 반도체 기판 상에 게이트 전극 구조물을 형성하는 단계;Forming a gate electrode structure on the semiconductor substrate; 상기 게이트 전극 구조물에 폴리실라잔을 포함하는 제2 스핀온글래스막을 도포하는 단계;Applying a second spin on glass film including polysilazane to the gate electrode structure; 상기 제2 스핀온글래스막을 제2 산화제 용액으로 처리하여 제2 산화실리콘막을 형성하는 단계;Treating the second spin on glass film with a second oxidant solution to form a second silicon oxide film; 상기 제2 산화실리콘막에 콘택 개구부를 형성하여 상기 게이트 전극 구조물의 일부를 노출시키는 단계;Forming a contact opening in the second silicon oxide film to expose a portion of the gate electrode structure; 상기 제2 산화실리콘막 상에 제1 도전성 패턴을 형성하는 단계;Forming a first conductive pattern on the second silicon oxide film; 상기 제1 도전성 패턴을 폴리실라잔을 포함하는 제3 스핀온글래스막으로 도포하는 단계;Applying the first conductive pattern to a third spin on glass film including polysilazane; 상기 제3 스핀온글래스막을 제3 산화제 용액으로 처리하여 제3 산화실리콘막을 형성하는 단계;Treating the third spin-on-glass film with a third oxidant solution to form a third silicon oxide film; 상기 제3산화실리콘막에 비아 개구부를 형성하여 상기 제1 도전성 패턴의 일부를 노출시키는 단계; 및Forming a via opening in the third silicon oxide film to expose a portion of the first conductive pattern; And 상기 제3 산화실리콘막 상에 제2 도전성 패턴을 형성하는 단계를 포함하는 반도체 장치 제조방법.And forming a second conductive pattern on the third silicon oxide film. 제34항에 있어서, 상기 산화제 용액이 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염, 질산, 및 황산으로 이루어진 그룹으로부터 선택되는 적어도 하나의 산화제를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.35. The method of claim 34, wherein the oxidant solution is selected from ozone, peroxide, permanganate, hypochlorite, chlorite, chlorate, perchlorate, hypobromite, abromite, bromate, hypoiodate, iodide, iodide, And at least one oxidizing agent selected from the group consisting of nitric acid and sulfuric acid. 반도체 기판 상에 폴리실라잔을 포함하는 스핀온글래스막을 형성하는 단계;Forming a spin-on glass film including polysilazane on the semiconductor substrate; 상기 스핀온글래스막을 베이킹하여 상기 폴리실라잔의 일부를 산화실리콘으로 전환하는 단계; 및Baking the spin-on-glass film to convert a portion of the polysilazane into silicon oxide; And 상기 스핀온글래스막을 산화제 용액으로 처리하여 상기 잔류하는 폴리실라잔을 산화실리콘으로 전환하는 단계를 포함하는 반도체 기판 상의 산화실리콘막 형성방법.And converting the remaining polysilazane into silicon oxide by treating the spin-on glass film with an oxidant solution. 제36항에 있어서, 상기 스핀온글래스막을 형성하는 단계는37. The method of claim 36, wherein forming the spin on glass film 제1 용매에 용해되어 있는 폴리실라잔을 포함하는 상기 스핀온글래스 조성물을 상기 반도체 기판에 스핀 코팅하여 스핀온글래스 코팅막을 형성하는 단계; 및Forming a spin on glass coating film by spin coating the spin on glass composition including polysilazane dissolved in a first solvent on the semiconductor substrate; And 상기 스핀온글래스 코팅막을 상기 스핀온글래스 코팅막으로부터 상기 제1 용매의 실질적인 전부가 증발하기에 충분한 시간동안 400℃ 이하의 온도에서 가열하여 스핀온글래스막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And heating the spin-on glass coating film at a temperature of 400 ° C. or less for a time sufficient to substantially evaporate the first solvent from the spin-on glass coating film to form a spin-on glass film. A method of forming a silicon oxide film on a substrate. 제36항에 있어서, 상기 산화제 용액이 오존, 과산화물, 과망간산염, 하이포아염소산염, 아염소산염, 염소산염, 과염소산염, 하이포아브롬산염, 아브롬산염, 브롬산염, 하이포아요오드산염, 아요오드산염, 요오드산염, 질산, 및 황산으로 이루어진 그룹으로부터 선택되는 적어도 하나의 산화제를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.37. The method of claim 36 wherein the oxidant solution is selected from ozone, peroxide, permanganate, hypochlorite, chlorite, chlorate, perchlorate, hypobromite, abromite, bromate, hypoiodate, iodide, iodide, And at least one oxidizing agent selected from the group consisting of nitric acid and sulfuric acid. 제36항에 있어서, 상기 스핀온글래스막을 처리하는 단계는 제2 용매에 용해되어 있는 산화제를 포함하는 상기 산화제 용액에 담그는 방법(dipping), 스프레이 방법(spraying) 또는 교반 방법(puddling)에 의하여 상기 스핀온글래스막에 적용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.37. The method of claim 36, wherein the treating the spin-on-glass film comprises: dipping, spraying, or stirring in an oxidant solution containing an oxidant dissolved in a second solvent. A method of forming a silicon oxide film on a semiconductor substrate, characterized by further comprising applying to a spin-on glass film. 제38항에 있어서, 상기 산화제 용액의 농도는 5ppm 내지 100 ppm이고 20℃ 내지 40℃의 온도에서 상기 스핀온글래스막에 적용되는 오존 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.39. The silicon oxide film formation on a semiconductor substrate according to claim 38, wherein the concentration of the oxidant solution is 5 ppm to 100 ppm and further comprises an ozone solution applied to the spin-on glass film at a temperature of 20 ° C to 40 ° C. Way. 제38항에 있어서, 상기 산화제 용액은 과산화수소의 농도가 0.5 중량% 내지 30 중량%이고 25℃ 내지 90℃의 온도에서 상기 스핀온글래스막에 적용되는 과산화수소 수용액을 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.The semiconductor substrate of claim 38, wherein the oxidant solution further comprises an aqueous hydrogen peroxide solution applied to the spin-on glass film at a temperature of 0.5 wt% to 30 wt% and a temperature of 25 ° C. to 90 ° C. Method for forming silicon oxide film on phase. 제37항에 있어서, 상기 제1 용매는 유기용매이고, 상기 스핀온글래스 조성물은 5 중량% 내지 30 중량%의 폴리실라잔을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.38. The method of claim 37, wherein the first solvent is an organic solvent and the spin on glass composition comprises 5 wt% to 30 wt% polysilazane. 제42항에 있어서, 상기 제1 용매가 톨루엔, 벤젠, 크실렌, 디부틸에테르, 디에틸에테르, THF, PGME, PGEMA 및 헥산(hexane)으로 이루어지는 그룹으로부터 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.43. The method of claim 42, wherein the first solvent comprises at least one selected from the group consisting of toluene, benzene, xylene, dibutyl ether, diethyl ether, THF, PGME, PGEMA, and hexane. A method of forming a silicon oxide film on a semiconductor substrate. 제37항에 있어서, 상기 스핀온글래스막을 베이킹하는 단계는 산화 분위기에서 행하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.38. The method of claim 37, wherein baking the spin-on-glass film is performed in an oxidizing atmosphere. 제44항에 있어서, 상기 산화 분위기는 산소분위기 또는 수증기 분위기인 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.45. The method of claim 44, wherein the oxidizing atmosphere is an oxygen atmosphere or a steam atmosphere. 제45항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은46. The method of claim 45, wherein the method of forming a silicon oxide film on said semiconductor substrate 상기 산화실리콘막을 600℃의 온도에서 치밀해진 산화실리콘막을 형성하기에 충분한 시간동안 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.And annealing the silicon oxide film for a time sufficient to form a dense silicon oxide film at a temperature of 600 ° C. 제46항에 있어서, 상기 반도체 기판 상의 산화실리콘막 형성방법은 상기 치밀해진 산화실리콘막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.47. The method of claim 46, wherein the method for forming a silicon oxide film on the semiconductor substrate further comprises planarizing the densified silicon oxide film. 제36항에 있어서, 상기 반도체 기판은 패턴을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.38. The method of claim 36, wherein the semiconductor substrate comprises a pattern. 제48항에 있어서, 상기 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.49. The method of claim 48 wherein the pattern comprises a conductive material. 제49항에 있어서, 상기 도전성 물질이 텅스텐 또는 텅스텐실리사이드를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.50. The method of claim 49, wherein the conductive material comprises tungsten or tungsten silicide. 제48항에 있어서, 상기 패턴이 상기 반도체 기판에 형성된 오목부를 포함하는 것을 특징으로 하는 반도체 기판 상의 산화실리콘막 형성방법.49. The method of claim 48, wherein said pattern comprises a recess formed in said semiconductor substrate.
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