KR100498599B1 - A discriminating circuit for redundancy in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 리던던시(redundancy) 회로에 관한 것이며, 테스트 시간을 저감하고 로우 리던던시와 컬럼 리던던시 사용여부를 판별할 수 있는 반도체 메모리 소자의 리던던시 사용여부 판별 장치를 제공하는데 그 목적이 있다. 본 발명에서는 데이터 핀을 일부만 사용하는 병렬 테스트시 사용하지 않는 데이터 핀을 통해 리던던시 여부를 출력함으로써 테스트 타임 감소를 실현하고 로우 리던던시와 컬럼 리던던시 사용여부를 구분하여 출력함으로써 모호성을 개선하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor circuit technology, and more particularly, to a redundancy circuit of a semiconductor memory device. The present invention relates to a redundancy determination device of a semiconductor memory device capable of reducing test time and determining whether to use low redundancy and column redundancy. The purpose is to provide. In the present invention, the redundancy is improved by outputting redundancy through data pins that are not used in parallel test using only a part of data pins, thereby improving ambiguity by distinguishing between low redundancy and column redundancy.
Description
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 리던던시(redundancy) 회로에 관한 것이며, 더 자세히는 리던던시 사용여부 판별장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor circuit technology, and more particularly, to a redundancy circuit of a semiconductor memory device, and more particularly, to an apparatus for determining redundancy use.
일반적으로, 메모리 소자에서 일부 메모리 셀에 결함(defect)이 발생하는 경우에 칩이 정상적으로 동작하지 않는 문제를 구제하기 위하여, 미리 여분의 메모리 셀을 만들어 두었다가 테스트 후에 결함이 발생한 셀을 여분으로 두었던 셀로 치환하는데, 이런 경우 여분으로 둔 셀을 스페어(spare) 셀이라고 하고, 이런 치환 동작에 개입하는 회로를 리던던시 회로라고 한다.In general, to solve a problem in which a chip does not operate normally when a defect occurs in some memory cells in a memory device, a spare memory cell is made in advance and the defective cell is left as a spare cell after a test. In this case, the spare cell is called a spare cell, and a circuit that participates in such a replacement operation is called a redundancy circuit.
일단 테스트를 통해서 불량 메모리 셀을 골라내어 그에 해당하는 어드레스를 스페어 셀의 어드레스 신호로 바꾸어 주는 프로그래밍을 내부 회로에 행하며, 이에 따라 실제 사용시에 불량 라인에 해당하는 어드레스가 입력되면 이 대신 예비 라인으로 선택이 바뀌게 된다. 프로그램 방식으로는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 정션을 단락시키는 방식 등이 있으며, 주로 레이저빔으로 퓨즈를 태워 끊어 버리는 방식을 사용하고 있다.Once the test is performed, the internal circuit is programmed to select the bad memory cell and replace the corresponding address with the address signal of the spare cell. Therefore, when the address corresponding to the bad line is input in actual use, it is selected as a spare line instead. Will change. Program methods include electric fuses that melt and blow fuses due to overcurrent, burned fuses by laser beams, and short circuits of junctions by laser beams. have.
한편, 반도체 소자의 고집적화에 따라 제품 분석시 보다 많은 시간이 소요되므로, 일정 시간 내에 보다 많은 정보를 알아내야할 필요가 있다.On the other hand, as the integration of semiconductor devices requires more time for product analysis, it is necessary to find out more information within a certain time.
종래의 DRAM 제품 분석시 외부에서의 입력 어드레스에 따른 리던던시 사용여부를 판별하는 테스트 모드는 다른 테스트 모드와 독립적으로 동작하기 때문에 로우와 컬럼 리던던시 사용여부를 구별하지 않고 판별해 내었다.In the conventional DRAM product analysis, a test mode for determining whether to use redundancy according to an external input address operates independently of other test modes, and thus, it is determined without distinguishing between row and column redundancy.
그러나, 이러한 종래기술은 테스트 시간 감소 측면에서 불리하며, 리던던시가 로우쪽에서 사용되었는지 컬럼쪽에서 사용되었는지 아니면 둘다 사용되었는지를 명확하게 판별할 수 없는 문제점을 내포하고 있었다.However, this prior art is disadvantageous in terms of test time reduction, and has a problem in that it is not possible to clearly determine whether redundancy is used on the low side, the column side, or both.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 시간을 저감하고 로우 리던던시와 컬럼 리던던시 사용여부를 판별할 수 있는 반도체 메모리 소자의 리던던시 사용여부 판별 장치를 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and provides an apparatus for determining redundancy use of a semiconductor memory device capable of reducing test time and determining whether to use low redundancy and column redundancy. have.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 메모리 소자의 리던던시 사용여부 판별 장치에 있어서, 로우 리페어 정보신호를 입력받아 로우 리던던시 동작을 인에이블 시키기 위한 로우 리던던시 인에이블 신호를 생성하기 위한 로우 리던던시 개시부; 컬럼 리페어 정보신호를 입력받아 노말 컬럼 동작을 인에이블 시키기 위한 노말 컬럼 인에이블 신호를 생성하기 위한 노말 컬럼 개시부; 병렬 테스트 개시신호에 응답하여, 상기 로우 리던던시 인에이블 신호 및 상기 노말 컬럼 인에이블 신호를 입력 받아 로우 리던던시 사용정보신호 및 컬럼 리던던시 사용정보신호를 생성하기 위한 리던던시 사용여부 판별신호 발생부; 및 상기 병렬 테스트 개시신호에 응답하여, 로우 리던던시 사용정보신호 및 컬럼 리던던시 사용정보신호를 데이터 출력부로 전달하기 위한 리던던시 사용여부 판별신호 전달부를 구비한다.In order to achieve the above technical problem, the present invention provides a low redundancy enable signal for generating a low redundancy enable signal for enabling a low redundancy operation by receiving a low repair information signal in a device for determining whether to use a redundancy of a semiconductor memory device. Initiation part; A normal column initiation unit for receiving a column repair information signal and generating a normal column enable signal for enabling a normal column operation; A redundancy use determination signal generator configured to receive the low redundancy enable signal and the normal column enable signal in response to a parallel test start signal to generate a low redundancy use information signal and a column redundancy use information signal; And a redundancy use determination signal transfer unit for transmitting a low redundancy use information signal and a column redundancy use information signal to a data output unit in response to the parallel test start signal.
바람직하게, 상기 로우 리페어 정보신호는 입력된 로우 어드레스가 노말 로우 어드레스인 경우 논리 하이를 유지하고, 입력된 상기 로우 어드레스가 로우 리페어 어드레스인 경우 논리 로우를 유지하는 로우 어드레스 비교기의 출력이며, 상기 로우 리던던시 개시부는 상기 로우 리페어 정보신호를 입력으로 하는 다수의 낸드게이트와, 상기 다수의 낸드게이트의 출력을 입력으로 하는 적어도 하나의 노아게이트를 구비한다.Preferably, the row repair information signal is an output of a row address comparator that maintains a logic high when the input row address is a normal row address and maintains a logic row when the input row address is a low repair address. The redundancy initiation unit includes a plurality of NAND gates as inputs of the low repair information signal, and at least one NOR gates as outputs of the plurality of NAND gates.
바람직하게, 상기 컬럼 리페어 정보신호는 입력된 컬럼 어드레스가 노말 컬럼 어드레스인 경우 논리 하이를 유지하고, 입력된 상기 컬럼 어드레스가 컬럼 리페어 어드레스인 경우 논리 로우를 유지하는 컬럼 어드레스 비교기의 출력이며, 상기 컬럼 리던던시 개시부는 상기 컬럼 리페어 정보신호를 입력으로 하는 다수의 낸드게이트와, 상기 다수의 낸드게이트의 출력을 입력으로 하는 적어도 하나의 노아게이트를 구비한다.Preferably, the column repair information signal is an output of a column address comparator that maintains a logic high when the input column address is a normal column address and maintains a logic low when the input column address is a column repair address. The redundancy initiation unit includes a plurality of NAND gates for inputting the column repair information signal, and at least one NOR gate for outputs of the plurality of NAND gates.
바람직하게, 상기 리던던시 사용여부 판별신호 발생부는 상기 병렬 테스트 개시신호와 상기 로우 리던던시 인에이블 신호를 입력으로 하는 제1 낸드게이트; 상기 제1 낸드게이트의 출력을 반전 래치하여 상기 로우 리던던시 사용정보신호로 출력하기 위한 제1 인버터 래치; 상기 노말 컬럼 인에이블 신호와 반전된 상기 상기 병렬 테스트 개시신호를 입력으로 하는 제2 낸드게이트; 및 상기 제2 낸드게이트의 출력을 반전 래치하여 상기 컬럼 리던던시 사용정보신호로 출력하기 위한 제2 인버터 래치를 구비한다.Preferably, the redundancy use determination signal generator comprises: a first NAND gate configured to input the parallel test start signal and the low redundancy enable signal; A first inverter latch for inverting and latching an output of the first NAND gate to output the low redundancy usage information signal; A second NAND gate configured to receive the parallel test start signal inverted from the normal column enable signal; And a second inverter latch for inverting the output of the second NAND gate to output the column redundancy usage information signal.
바람직하게, 상기 리던던시 사용여부 판별신호 전달부는 상기 병렬 테스트 개시신호에 제어 받아 상기 로우 리던던시 사용정보신호를 선택적으로 출력하기 위한 제1 트랜스퍼 게이트와, 상기 병렬 테스트 개시신호에 제어 받아 상기 컬럼 리던던시 사용정보신호를 선택적으로 출력하기 위한 제2 트랜스퍼 게이트를 구비한다.Preferably, the redundancy use determination signal transfer unit is controlled by the parallel test start signal, the first transfer gate for selectively outputting the low redundancy use information signal, and the column redundancy use information controlled by the parallel test start signal And a second transfer gate for selectively outputting a signal.
즉, 본 발명에서는 데이터 핀을 일부만 사용하는 병렬 테스트시 사용하지 않는 데이터 핀을 통해 리던던시 여부를 출력함으로써 테스트 타임 감소를 실현하고 로우 리던던시와 컬럼 리던던시 사용여부를 구분하여 출력함으로써 모호성을 개선하였다.That is, the present invention improves ambiguity by reducing test time by outputting redundancy through data pins that are not used in parallel test using only a part of data pins, and outputting low redundancy and column redundancy.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 1은 본 발명의 일 실시예에 따른 리던던시 사용여부 판별 장치의 블록 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.1 is a block diagram illustrating an apparatus for determining redundancy according to an embodiment of the present invention, which will be described below with reference to the drawings.
본 실시예에 따른 리던던시 사용여부 판별 장치는, 노말 로우 어드레스 입력시 논리 하이를 유지하고 로우 리페어 어드레스 입력시는 논리 로우를 유지하는 로우 리페어 정보신호 hitb<0:31>을 입력받아 로우 리던던시 인에이블 신호(xre)를 생성하기 위한 로우 리던던시 개시부(10)와, 노말 컬럼 어드레스 입력시 논리 하이를 유지하고 컬럼 리페어 어드레스 입력시는 논리 로우를 유지하는 컬럼 리페어 정보신호 syeb<0:3>을 입력받아 노말 컬럼 인에이블 신호 nce를 생성하기 위한 노말 컬럼 개시부(20)와, 병렬 테스트 개시 신호(tpara)의 제어하에 로우 리던던시 인에이블 신호(xre)와 노말 컬럼 인에이블 신호(nce)를 입력받아 로우 리던던시 사용정보신호(txr)과 컬럼 리던던시 사용정보신호(tyr)를 생성하기 위한 리던던시 사용여부 판별신호 발생부(30)와, 병렬 테스트 개시 신호(tpara)의 제어하에 로우 리던던시 사용정보신호(txr)와 컬럼 리던던시 사용정보신호(tyr)를 입력받아 각각 로우, 컬럼 리던던시 사용정보 전달신호 DQi, DQj를 생성하는 리던던시 사용여부 판별신호 전달부(40)로 구성된다.The apparatus for determining redundancy usage according to the present embodiment receives a low repair information signal hitb <0:31> that maintains a logic high when a normal row address is input and a logic low when a low repair address is input, and enables low redundancy. A low redundancy start section 10 for generating a signal xre and a column repair information signal syeb <0: 3> that maintains a logic high when a normal column address is input and a logic low when a column repair address is input A normal red column enable unit 20 for generating a normal column enable signal nce, and a low redundancy enable signal xre and a normal column enable signal nce under the control of the parallel test start signal tpara. A redundancy use determination signal generator 30 for generating a low redundancy use information signal txr and a column redundancy use information signal tyr; The redundancy usage discrimination signal receiving the low redundancy usage information signal txr and the column redundancy usage information signal tyr under the control of the start start signal tpara to generate the low and column redundancy usage information transmission signals DQi and DQj, respectively. It is comprised by the part 40.
첨부된 도면 도 2는 상기 도 1의 로우 리던던시 개시부의 상세 회로도로서, 이를 참조하여 로우 리던던시 개시부의 상세 회로 구성과 동작을 살펴본다.2 is a detailed circuit diagram of the low redundancy initiation unit of FIG.
로우 리던던시 개시부는 도시된 바와 같이 로우 리페어 정보신호 hitb<0>부터 hitb<31>를 입력으로 하는 4-입력 낸드게이트단(ND1~ND8)과, 낸드게이트(ND1~ND8)의 출력을 입력으로 하는 2-입력 노아게이트단(NR1~NR4)과, 노아게이트(NR1~NR4)의 출력을 입력으로 하는 2-입력 낸드게이트단(ND9, ND10)과, 낸드게이트(ND9, ND10)의 출력을 입력으로 하는 노아게이트(ND5) 및 그 출력을 반전시켜 로우 리던던시 인에이블 신호(xre)를 출력하기 위한 인버터(INV1)로 구성된다. 여기서, 낸드게이트 ND1~ND4는 로우 리페어 정보신호 hitb<0:31>의 짝수 비트를, 낸드게이트 ND5~ND8은 로우 리페어 정보신호 hitb<0:31>의 홀수 비트를 입력으로 하며, 낸드게이트 ND1~ND8의 8개 출력은 2개씩 묶여 2-입력 노아게이트단(NR1~NR4)으로 입력되고, 그 출력은 다시 2개씩 묶여 2-입력 낸드게이트단(ND9, ND10)으로 입력된다.As shown in the figure, the low redundancy start section has four input NAND gate terminals ND1 to ND8 and low outputs of the low repair information signals hitb <0> to hitb <31> as inputs, and the outputs of the NAND gates ND1 to ND8 as inputs. 2-input NAND gate stages ND9 to ND10 and ND9 to ND10 and NAND gates ND9 and ND10 to which the output of the NOR gates NR1 to NR4 is input. It consists of a noah gate ND5 serving as an input and an inverter INV1 for outputting a low redundancy enable signal xre by inverting its output. Here, the NAND gates ND1 to ND4 input even bits of the low repair information signal hitb <0:31>, and the NAND gates ND5 to ND8 input odd bits of the low repair information signal hitb <0:31>, and the NAND gate ND1. The eight outputs of ~ ND8 are grouped two by two and are input to the two-input NOR gate stages (NR1 to NR4), and the outputs are again grouped by two and input to the two input NAND gate stages (ND9 and ND10).
노말 어드레스 입력시 로우 리페어 정보신호 hitb<0:31>은 모두 논리 하이를 유지하므로 4-입력 낸드게이트단(ND1~ND8)의 출력은 모두 논리 로우가 되며, 그 출력을 입력으로 하는 2-입력 노아게이트단(NR1~NR4)의 출력은 전부 논리 하이가 된다. 또한, 2-입력 노아게이트단(NR1~NR4)의 출력을 입력으로 하는 2-입력 낸드게이트(ND9, ND10)의 출력은 각각 논리 로우가 되어 로우 리던던시 인에이블 신호(xre)는 논리 로우가 된다. 로우 리던던시 인에이블 신호(xre)가 로우라는 것은 로우 리던던시를 사용하지 않음을 나타낸다.Since the low repair information signals hitb <0:31> are all kept logic high when the normal address is input, the outputs of the 4-input NAND gate terminals ND1 to ND8 are all logic low, and the 2-inputs whose outputs are inputs. The outputs of the NOR gate stages NR1 to NR4 are all logic high. In addition, the outputs of the two-input NAND gates ND9 and ND10 that take the outputs of the two-input NOR gate stages NR1 to NR4 are logic lows, respectively, and the low redundancy enable signal xre becomes a logic low. . Low redundancy enable signal xre indicates that low redundancy is not used.
한편, 리페어 어드레스 입력시 로우 리페어 정보신호 hitb<0:31) 중 적어도 하나가 논리 로우가 되어 4-입력 낸드게이트단(ND1~ND8)의 출력 중 적어도 하나는 논리 하이가 되고, 그 출력을 입력으로 하는 2-입력 노아게이트단(NR1~NR4)의 출력 중 적어도 하나는 논리 로우가 된다. 또한, 2-입력 노아게이트단(NR1~NR4)의 출력을 입력으로 하는 2-입력 낸드게이트(ND9, ND10)의 출력 중 하나는 논리 하이가 되어 결국 로우 리던던시 인에이블 신호(xre)는 논리 하이가 된다. 이는 해당 로우 어드레스가 리페이 어드레스임을, 즉 로우 리던던시를 사용하는 어드레스임을 나타낸다.On the other hand, at the time of the repair address input, at least one of the low repair information signal hitb <0:31 becomes a logic low so that at least one of the outputs of the four-input NAND gate terminals ND1 to ND8 is logic high, and the output is inputted. At least one of the outputs of the two-input NOR gate stages NR1 to NR4 set to be logic low. In addition, one of the outputs of the two-input NAND gates ND9 and ND10 having the outputs of the two-input NOR gate stages NR1 to NR4 becomes the logic high, so that the low redundancy enable signal xre becomes the logic high. Becomes This indicates that the row address is a repayment address, that is, an address using low redundancy.
첨부된 도면 도 3은 상기 도 1의 노말 컬럼 개시부의 상세 회로도이다.3 is a detailed circuit diagram of the normal column starter of FIG. 1.
노말 컬럼 개시부는 도시된 바와 같이 컬럼 리페어 정보신호 syeb<0>과 syeb<1>을 입력으로 하는 낸드게이트(ND11)와, 컬럼 리페어 정보신호 syeb<2>과 syeb<3>을 입력으로 하는 낸드게이트(ND12)와, 두 낸드게이트(ND11, ND12)의 출력을 입력으로 하여 노말 컬럼 인에이블 신호(nce)를 출력하는 노아게이트(NR6)로 구성된다.As shown in the drawing, the normal column initiation unit has a NAND gate ND11 inputting the column repair information signals syeb <0> and syeb <1>, and a NAND inputting the column repair information signals syeb <2> and syeb <3>. A gate ND12 and a NOR gate NR6 for outputting the normal column enable signal nce with the outputs of the two NAND gates ND11 and ND12 as inputs.
노말 컬럼 어드레스 입력시 컬럼 리페어 정보신호 syeb<0:3>은 각각 논리 하이를 유지하므로 낸드게이트(ND11, ND12)의 출력은 모두 논리 로우가 되며, 그 출력을 입력으로 하는 노아게이트(NR6)의 출력인 노말 컬럼 인에이블 신호(nce)는 논리 하이가 되어 컬럼 리던던시를 사용하지 않음을 나타낸다.When the normal column address is input, the column repair information signal syeb <0: 3> is kept at a logic high, respectively, so that the outputs of the NAND gates ND11 and ND12 are all logic lows, and the output of the NOR gate NR6 that inputs the output. The output normal column enable signal nce goes logic high to indicate that column redundancy is not used.
한편, 컬럼 리페어 어드레스 입력시 컬럼 리페어 정보신호 syeb<0:3> 중 적어도 하나가 논리 로우가 되어 적어도 하나의 논리 하이가 노아게이트(NR6)로 입력되면, 노말 컬럼 인에이블 신호(nce)는 논리 로우가 되어 해당 컬럼 어드레스가 리페어 어드레스임을, 즉 컬럼 리던던시를 사용하는 어드레스임을 나타낸다.Meanwhile, when at least one of the column repair information signals syeb <0: 3> becomes a logic low when the column repair address is input, and at least one logic high is input to the noar gate NR6, the normal column enable signal nce is logic. It becomes low, indicating that the column address is a repair address, that is, an address using column redundancy.
첨부된 도면 도 4는 상기 도 1의 리던던시 사용여부 판별신호 발생부의 상세한 회로도이다.4 is a detailed circuit diagram of the redundancy determination signal generator of FIG. 1.
리던던시 사용여부 판별신호 발생부는 도시된 바와 같이 병렬 테스트 개시 신호(tpara)와 로우 리던던시 인에이블 신호(xre)를 입력으로 하는 낸드게이트(ND13)와, 인버터(INV2)를 통해 반전된 노말 컬럼 인에이블 신호(nce)와 병렬 테스트 개시 신호(tpara)를 입력으로 하는 낸드게이트(ND14)와, 2개의 인버터(INV3, INV4)로 구성되어 낸드게이트(ND13)의 출력단에 연결된 인버터 래치(31)와, 2개의 인버터(INV5, INV6)로 구성되어 낸드게이트(ND14)의 출력단에 연결된 인버터 래치(32)로 구성된다.As shown in the figure, the redundancy determination signal generating unit uses the NAND gate ND13 for inputting the parallel test start signal tpara and the low redundancy enable signal xre, and the normal column enable inverted through the inverter INV2. A NAND gate ND14 to which the signal nce and the parallel test start signal tpara are input, two inverters INV3 and INV4 and an inverter latch 31 connected to the output terminal of the NAND gate ND13; It consists of an inverter latch 32 composed of two inverters INV5 and INV6 connected to an output terminal of the NAND gate ND14.
병렬 테스트는 뱅크 및 입/출력 축약을 이용하여 멀티 비트의 데이터를 노말 동작시 보다 적은 수의 데이터핀을 사용하여 입/출력시키는 테스트 모드이다. 따라서 사용하지 않는 데이파핀을 이용할 수가 있다. 바로 이 병렬 테스트 모드의 개시를 알리는 신호가 병렬 테스트 개시 신호(tpara)이다.Parallel test is a test mode that uses a bank and input / output abbreviation to input / output multi-bit data using fewer data pins during normal operation. Therefore, unused day papin can be used. The signal indicating the start of this parallel test mode is the parallel test start signal tpara.
노말 동작시 병렬 테스트 개시 신호(tpara)는 논리 로우를 유지하여 병렬 테스트 개시 신호(tpara)를 일 입력으로 하는 두 개의 낸드게이트(ND13, ND14)의 출력을 로우 리던던시 인에이블 신호(xre)와 노말 컬럼 인에이블 신호(nce)의 논리값에 관계 없이 모두 논리 하이로 만들며, 이는 다음 단의 인버터 래치(31, 32)를 거쳐 로우 리던던시 사용정보신호(txr)와 컬럼 리던던시 사용정보신호(tyr)를 모두 논리 로우로 유지시킨다.During normal operation, the parallel test start signal tpara is kept at a logic low level so that the outputs of the two NAND gates ND13 and ND14 having the parallel test start signal tpara as one input are the low redundancy enable signal xre and the normal. Regardless of the logic value of the column enable signal nce, all of them are set to logic high. The low redundancy usage information signal txr and the column redundancy usage information signal tyr are passed through the inverter latches 31 and 32 of the next stage. Keep all logic low.
병렬 테스트 모드에서 병렬 테스트 개시 신호(tpara)는 논리 하이이므로, 낸드게이트(ND13)은 로우 리던던시 인에이블 신호(xre)의 논리값을 반전시켜 출력하게 되고, 다음 단의 인버터 래치(31)에 의해 로우 리던던시 사용정보신호(txr)의 논리값이 로우 리던던시 인에이블 신호(xre)의 논리값과 일치하도록 유지시킨다. 즉, 노말 로우 어드레스가 입력되어 로우 리던던시 인에이블 신호(xre)가 논리 로우가 되면 로우 리던던시 사용정보신호(txr)도 논리 로우가 되고, 로우 리페어 어드레스가 입력되어 로우 리던던시 인에이블 신호(xre)가 논리 하이가 되면 로우 리던던시 사용정보신호(txr)도 논리 하이가 된다.In the parallel test mode, since the parallel test start signal tpara is logic high, the NAND gate ND13 inverts and outputs the logic value of the low redundancy enable signal xre, and is driven by the inverter latch 31 of the next stage. The logic value of the low redundancy enable information signal txr is maintained to match the logic value of the low redundancy enable signal xre. That is, when the normal low address is input and the low redundancy enable signal xre becomes a logic low, the low redundancy usage information signal txr also becomes a logic low, and the low repair address is input to the low redundancy enable signal xre. When the logic is high, the low redundancy usage information signal txr is also logic high.
한편, 병렬 테스트 개시 신호(tpara)가 논리 하이일 때, 낸드 게이트(ND14)는 노말 컬럼 인에이블 신호(nce)의 논리값을 그대로 출력시키게 되고, 다음 단의 인버터 래치(32)에 의해 컬럼 리던던시 사용정보신호(tyr)의 논리값은 노말 컬럼 인에이블 신호(nce)의 논리값과 반전되도록 유지시킨다. 즉, 노말 컬럼 어드레스가 입력되어 노말 컬럼 인에이블 신호(nce)가 논리 하이가 되면 컬럼 리던던시 사용정보신호(tyr)는 논리 로우가 되며, 컬럼 리페어 어드레스가 입력되어 노말 컬럼 인에이블 신호(nce)가 논리 로우가 되면 컬럼 리던던시 사용정보신호(tyr)은 논리 하이가 된다.On the other hand, when the parallel test start signal tpara is logic high, the NAND gate ND14 outputs the logic value of the normal column enable signal nce as it is, and column redundancy is performed by the inverter latch 32 of the next stage. The logic value of the usage information signal tyr is kept inverted from the logic value of the normal column enable signal nce. That is, when the normal column address is input and the normal column enable signal nce becomes logical high, the column redundancy usage information signal tyr becomes logical low, and the column repair address is input so that the normal column enable signal nce is inputted. When the logic level is low, the column redundancy usage information signal tyr is logic high.
첨부된 도면 도 5는 상기 도 1의 리던던시 사용여부 판별신호 전달부의 상세 회로도이다.5 is a detailed circuit diagram of the redundancy determination signal transmission unit of FIG. 1.
리던던시 사용여부 판별신호 전달부는 도시된 바와 같이 병렬 테스트 개시 신호(tpara)와 인버터(INV7)를 통해 반전된 병렬 테스트 개시신호(tpara)에 제어 받아 로우 리던던시 사용정보신호(txr)를 트랜스퍼하는 트랜스퍼 게이트(TG1)와, 병렬 테스트 개시 신호(tpara)와 인버터(INV8)를 통해 반전된 병렬 테스트 개시신호(tpara)에 제어 받아 컬럼 리던던시 사용정보신호(tyr)를 트랜스퍼하는 트랜스퍼 게이트(TG2)로 구성된다.The redundancy use determination signal transfer unit transfers the low redundancy usage information signal txr controlled by the parallel test start signal tpara and the inverted parallel test start signal tpara through the inverter INV7 as shown. TG1 and a transfer gate TG2 which is controlled by the parallel test start signal tpara and the inverted parallel test start signal tpara through the inverter INV8 and transfers the column redundancy usage information signal tyr. .
병렬 테스트 모드가 아닌 경우, 데이터핀은 본래의 목적으로 사용되어야 하기 때문에 병렬 테스트 개시 신호(tpara)가 트랜스퍼 게이트(TG1, TG2)를 제어하여 병렬 테스트시, 즉 병렬 테스트 개시 신호(tpara)가가 논리 하이인 경우에만 로우 리던던시 사용정보신호(txr)와 컬럼 리던던시 사용정보신호(tyr)를 각각 로우 리던던시 사용정보 전달신호(DQi)와 컬럼 리던던시 사용정보 전달신호(DQj)라는 이름으로 데이터 출력부로 전달하게 된다.When not in parallel test mode, the data pin must be used for its original purpose, so the parallel test start signal tpara controls the transfer gates TG1 and TG2 so that the parallel test start signal tpara becomes logical. Only when it is high, the low redundancy usage information signal (txr) and the column redundancy usage information signal (tyr) are respectively transmitted to the data output unit under the name of the low redundancy usage information transmission signal (DQi) and the column redundancy usage information transmission signal (DQj). do.
상기와 같은 리던던시 사용여부 판별 장치를 사용하면, 병렬 테스트시 사용하지 않는 데이터 핀을 통해 리던던시 사용 여부를 출력함으로써 테스트 시간을 감소시키고, 로우 및 컬럼 리던던시 사용여부를 구분하여 출력함으로써 판별의 모호성을 개선할 수 있다.By using the redundancy determination device as described above, the test time is reduced by outputting redundancy using a data pin that is not used in parallel test, and the distinction between low and column redundancy is used to improve the ambiguity of determination. can do.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형, 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 로우 리페어 정보신호(hitb)가 32개이고, 컬럼 리페어 정보신호(syeb)이 4개인 경우를 일례로 들어 설명하였으나, 소자에 따라 그 수가 다른 경우에도 본 발명은 적용된다.For example, in the above-described embodiment, the case where there are 32 row repair information signals hitb and 4 column repair information signals syeb has been described as an example. However, the present invention also applies when the number varies depending on the elements.
전술한 본 발명은 테스트 시간을 저감하고, 로우/컬럼 리던던시 사용여부에 대한 판단의 모호성을 개선하는 효과가 있다.The present invention described above has the effect of reducing the test time and improving the ambiguity of the determination of whether to use the row / column redundancy.
도 1은 본 발명의 일 실시예에 따른 리던던시 사용여부 판별 장치의 블록 구성도.1 is a block diagram of an apparatus for determining redundancy usage according to an embodiment of the present invention.
도 2는 상기 도 1의 로우 리던던시 개시부의 상세 회로도.FIG. 2 is a detailed circuit diagram of the low redundancy start portion of FIG. 1. FIG.
도 3은 상기 도 1의 노말 컬럼 개시부의 상세 회로도.3 is a detailed circuit diagram of the normal column starter of FIG. 1.
도 4는 상기 도 1의 리던던시 사용여부 판별신호 발생부의 상세한 회로도.4 is a detailed circuit diagram of the redundancy use determination signal generator of FIG.
도 5는 상기 도 1의 리던던시 사용여부 판별신호 전달부의 상세 회로도.5 is a detailed circuit diagram of the redundancy determination signal transmission unit of FIG.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 로우 리던던시 개시부10: low redundancy start
20 : 노말 컬럼 개시부20: normal column start
30 : 리던던시 사용여부 판별신호 발생부30: Redundancy determination signal generation unit
40 : 리던던시 사용여부 판별신호 전달부40: redundancy determination signal transmission unit
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