KR100498411B1 - Method for controlling frequency lock and pll therefor - Google Patents

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Abstract

본 발명은 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프를 개시한다. 위상 동기 루프에서의 본 발명에 의한 주파수 동기 제어방법은, 먼저, 입력된 기준 신호와 전압 제어 발진기간의 주파수차를 검출한다. 그 다음에, 검출된 주파수차를 제1 주파수 동기 범위내로 조정하여 주파수 동기를 유지한다. 그 다음에, 주파수차가 제1 주파수 동기 범위보다 넓은 제2 주파수 동기 범위내에 있는 한 주파수 동기를 계속 유지하는 것을 특징으로 한다. The present invention discloses a frequency synchronization control method and a phase locked loop for performing the same. The frequency synchronization control method according to the present invention in a phase locked loop first detects a frequency difference between an input reference signal and a voltage controlled oscillation period. Then, the detected frequency difference is adjusted within the first frequency synchronization range to maintain frequency synchronization. The frequency synchronization is then maintained as long as the frequency difference is within the second frequency synchronization range which is wider than the first frequency synchronization range.

Description

주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프{Method for controlling frequency lock and PLL therefor}Frequency synchronization control method and phase locked loop for performing the same {Method for controlling frequency lock and PLL therefor}

본 발명은 위상 동기 루프에서의 주파수 동기에 관한 것으로서, 특히 히스테리시스 개념을 이용한 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to frequency synchronization in a phase locked loop, and more particularly, to a frequency locked control method using a hysteresis concept and a phase locked loop for performing the same.

위상 동기 루프(PLL:Phase-Locked Loop)는 통상 위상 비교기, 저역통과 필터 및 전압 제어 발진기(VCO:Voltage Controlled Oscillator)를 포함하며, 입력된 기준 신호의 주파수 및 위상과, 전압 제어 발진기의 발진 주파수 및 위상을 위상 비교기에 의해 비교하여 그 오차를 저감시키는 방향으로 전압 제어 발진기의 주파수를 변화시킨다. 이러한 위상 동기 루프는 또한, 기준 신호의 주파수를 인식하기 위해 주파수 검출기를 포함한다.Phase-locked loops (PLLs) typically include phase comparators, lowpass filters, and voltage controlled oscillators (VCOs), and the frequency and phase of the input reference signal and the oscillation frequency of the voltage controlled oscillator. And change the frequency of the voltage controlled oscillator in a direction in which the phase is compared by a phase comparator to reduce the error thereof. This phase locked loop also includes a frequency detector to recognize the frequency of the reference signal.

주파수 검출기에서 주파수를 인식한다는 것은 설계자가 정한 목표치로부터 현재 입력된 기준 신호의 주파수가 얼마나 떨어졌는가를 판단하는 것이다. 흔히, 주파수 검출기는 카운터와 간단한 멀티플렉서를 이용하여 구현될 수 있다. 예컨대, 주파수 검출기는 기준 신호의 주파수가 목표 주파수의 N%내에 포함되면, 이를 주파수 동기로 인식하고, 즉시 위상 동기 루프의 다음 제어 시퀀스가 수행되도록 전압 제어 발진기를 제어한다. Recognizing the frequency in the frequency detector determines how far the frequency of the currently input reference signal falls from the designer's target value. Frequently, the frequency detector can be implemented using a counter and a simple multiplexer. For example, if the frequency of the reference signal is included in N% of the target frequency, the frequency detector recognizes it as frequency synchronized and controls the voltage controlled oscillator so that the next control sequence of the phase locked loop is performed immediately.

도 1은 종래의 주파수 동기 제어방법을 설명하기 위한 플로우챠트이다.1 is a flowchart for explaining a conventional frequency synchronization control method.

도 1을 참조하여 주파수 검출기에 의해 수행된 종래의 주파수 동기 제어방법을 설명하면, 먼저, 입력된 기준 신호와 전압 제어 발진기(VCO) 사이의 주파수차를 검출한다(제102단계). 검출된 주파수차가 목표 주파수의 N%내에 있는가를 판단한다(제104단계). N%내에 없으면, N%내에 들어오도록 전압 제어 발진기(VCO)의 주파수를 정렬시키고(제106단계), 제102단계로 진행하여 전술한 동작을 반복한다. N%내에 있으면, 주파수 동기로 인식하여 위상을 동기시킨다(제108단계). Referring to FIG. 1, a conventional frequency synchronization control method performed by a frequency detector is described. First, a frequency difference between an input reference signal and a voltage controlled oscillator VCO is detected (step 102). It is determined whether the detected frequency difference is within N% of the target frequency (step 104). If not within N%, the frequency of the voltage controlled oscillator VCO is aligned to fall within N% (step 106), and the flow proceeds to step 102 to repeat the above-described operation. If it is within N%, it is recognized as frequency synchronization to synchronize the phase (step 108).

그러나, 실제로 도 1에 도시된 종래의 주파수 동기 제어방법으로는 N값의 설정에 따라서 위상을 동기시키기가 어렵다. 구체적으로 설명하면, 주파수 동기로 인식된 기준 신호(R)는 위상 동기 루프에서 위상 비교기를 통해 전압 제어 발진기로부터의 클럭(V)과 위상을 정렬하는 작업을 거치게 된다. 위상을 정렬하는 과정에서, 두 신호(R,V) 사이의 주파수차가 크면, 다시 말해서 주파수 검출기에서 설정된 N값이 크면, 위상 동기 루프의 과도기적 반응은 느린 응답을 보인다. 만일, N값이 커서 위상 정렬을 이룰 수 없을 땐 위상 동기 루프는 주파수 동기 제어와 위상 정렬을 번갈아 수행하며 방황하게 된다. However, in practice with the conventional frequency synchronization control method shown in Fig. 1, it is difficult to synchronize the phase according to the setting of the N value. Specifically, the reference signal R, which is recognized as frequency synchronization, undergoes an operation of aligning a phase with a clock V from the voltage controlled oscillator through a phase comparator in a phase locked loop. In the phase aligning process, if the frequency difference between the two signals R and V is large, that is, if the N value set in the frequency detector is large, the transient response of the phase locked loop shows a slow response. If the value of N is large and phase alignment cannot be achieved, the phase locked loop alternately performs frequency synchronization control and phase alignment.

따라서, N값이 작을 수록 시스템의 과도 응답 특성은 빨라지고, 전술한 비정상적인 현상들도 억제할 수 있다. 그러나, 또한 N값이 작을 경우 외부 신호인 기준 신호(R)의 미세한 변화에도 주파수 오차가 유기될 수 있고, 이에 따라 주파수 동기가 풀어지면 위상 동기 루프의 풀아웃(pull-out)을 초래할 수 있다.Therefore, the smaller the value of N, the faster the transient response characteristics of the system, and can suppress the above-mentioned abnormal phenomena. However, if the N value is small, the frequency error may be induced even by a slight change of the reference signal R, which is an external signal. Accordingly, if the frequency synchronization is released, a pull-out of the phase locked loop may be caused. .

도 2는 정상적인 위상 동기 루프의 제어 시퀸스를 나타내는 도면이며, 도 3은 비정상적인 위상 동기 루프의 제어 시퀀스를 나타내는 도면이다. 2 is a diagram illustrating a control sequence of a normal phase locked loop, and FIG. 3 is a diagram showing a control sequence of an abnormal phase locked loop.

도 2와 비교되는 도 3에서 알 수 있듯이, 위상 동기 루프의 제어 시퀀스는 정상적인 작업이 수행되지 못할 때는 "위상 동기 루프 잠금(PLL LOCK)"라는 상태를 갖지 못한다. As can be seen in FIG. 3 compared to FIG. 2, the control sequence of the phase locked loop does not have a state called “PLL LOCK” when normal operation is not performed.

결국, 전술한 바에 의하면, 목표 주파수의 N%의 값이 크지도 작지도 않게 적당히 설정되어야 한다는 모호한 결론이 나온다. 따라서, 이러한 시스템 디자인상의 모호성을 해결하는 위상 동기 루프의 주파수 동기 제어방법이 요구된다. As a result, as mentioned above, an ambiguous conclusion is drawn that the value of N% of the target frequency should be appropriately set neither large nor small. Therefore, there is a need for a frequency synchronization control method of a phase locked loop that resolves such ambiguity in system design.

본 발명이 이루고자하는 기술적 과제는, 위상 동기 루프에서 주파수가 동기되는 시점을 진입할 때와 벗어날 때로 구분하여 서로 다른 목표 주파수의 N%값으로 제어함으로써, 위상 정렬시 과도 응답 특성을 빠르게 하고, 위상 정렬 도중에 발생되는 주파수 오차를 억제하는 위상 동기 루프에서의 주파수 동기 제어방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to divide the time when the frequency is synchronized in the phase-locked loop to control the N% value of the different target frequency by entering and exit, so that the transient response characteristics during phase alignment, and the phase The present invention provides a method for controlling frequency synchronization in a phase locked loop that suppresses a frequency error generated during alignment.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 주파수 동기 제어방법을 수행하는 주파수 검출기를 구비하는 위상 동기 루프를 제공하는데 있다.Another object of the present invention is to provide a phase locked loop having a frequency detector for performing the frequency synchronized control method.

상기 과제를 이루기 위하여, 위상 동기 루프에서의 본 발명에 의한 주파수 동기 제어방법은, 먼저, 입력된 기준 신호와 전압 제어 발진기간의 주파수차를 검출한다. 그 다음에, 검출된 주파수차를 제1 주파수 동기 범위내로 조정하여 주파수 동기를 유지한다. 그 다음에, 주파수차가 제1 주파수 동기 범위보다 넓은 제2 주파수 동기 범위내에 있는 한, 주파수 동기를 계속 유지한다. In order to achieve the above object, the frequency synchronization control method according to the present invention in a phase locked loop first detects a frequency difference between an input reference signal and a voltage controlled oscillation period. Then, the detected frequency difference is adjusted within the first frequency synchronization range to maintain frequency synchronization. Then, the frequency synchronization is maintained as long as the frequency difference is within the second frequency synchronization range which is wider than the first frequency synchronization range.

상기 다른 과제를 이루기 위하여, 본 발명에 의한 위상 동기 루프는, 입력된 제1 신호와 내부의 제2 신호 사이의 주파수차에 상응하는 제1 제어전압을 발생하거나 위상 제어신호를 발생하는 주파수 검출기, 위상 제어신호에 응답하여 제1 및 제2 신호 사이의 위상차에 상응하는 제2 제어전압을 발생하는 위상 비교기, 제1 또는 제2 제어전압을 직류 제어신호로 필터링하는 저역통과 필터 및 직류 제어신호에 응답하여 제2 신호를 출력하는 전압 제어 발진기를 구비하며, 여기서, 주파수 검출기는, 제1 주파수 동기 범위 및 제2 주파수 동기 범위를 미리 설정해 두고, 제1 및 제2 신호 사이의 주파수차를 제1 주파수 동기 범위내로 조정시키는 제1 제어전압을 발생하며, 주파수차가 제1 주파수 동기 범위내에 들어오면 위상 제어신호를 발생하며, 주파수차가 제1 주파수 동기 범위를 벗어나 제2 주파수 동기 범위내에 있으면 위상 제어신호를 계속 발생한다. In order to achieve the above object, the phase locked loop according to the present invention includes a frequency detector for generating a first control voltage or a phase control signal corresponding to a frequency difference between an input first signal and an internal second signal, A phase comparator for generating a second control voltage corresponding to the phase difference between the first and second signals in response to the phase control signal, a low pass filter for filtering the first or second control voltage with a direct current control signal, and a direct current control signal; And a voltage controlled oscillator for outputting a second signal in response, wherein the frequency detector presets a first frequency synchronization range and a second frequency synchronization range, and sets a frequency difference between the first and second signals in a first manner. A first control voltage is generated to adjust within the frequency synchronization range, and a phase control signal is generated when the frequency difference is within the first frequency synchronization range, and the frequency difference is the first main voltage. If out of the frequency synchronization range and within the second frequency synchronization range, the phase control signal is continuously generated.

이하, 본 발명에 의한 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프를 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a method of controlling frequency synchronization according to the present invention and a phase locked loop for performing the same will be described as follows.

도 4는 히스테리시스 개념을 적용한 본 발명의 주파수 동기 제어방법의 원리를 설명하기 위한 도면으로서, 목표 주파수를 90%~112%로 예시하였지만 이러한 수치들에 의해 본 발명이 제한되지는 않는다. 4 is a view for explaining the principle of the frequency synchronization control method of the present invention to which the hysteresis concept is applied. Although the target frequency is illustrated as 90% to 112%, the present invention is not limited to these numerical values.

본 발명의 주파수 동기 제어방법은 주파수 응답특성에 히스테리시스 개념을 적용하여, 위상 동기 루프에서 주파수가 동기되는 시점을 주파수 동기로 진입할 때와 벗어날 때로 구분하여 서로 다른 목표 주파수의 N%값으로 제어한다. In the frequency synchronization control method of the present invention, the concept of hysteresis is applied to a frequency response characteristic to control the time when the frequency is synchronized in the phase synchronization loop into N% values of different target frequencies by entering into and out of frequency synchronization. .

즉, 주파수 동기로 진입할 때는 목표 주파수의 N%값을 작게 하여(즉, 주파수 동기 범위를 좁게 하여) 위상 정렬시에 과도응답 특성을 빠르게 한다. 다음에, 일단 위상 정렬로 들어가면 N%값을 크게 하여(즉, 주파수 동기 범위를 넓게 하여) 위상 정렬 도중 외란에 의해 주파수 오차가 발생되더라도 의도하는 기간동안 주파수 동기가 쉽게 풀어지지 않게 하고, 이에 따라 위상을 동기시킨다.That is, when entering into frequency synchronization, the N% value of the target frequency is reduced (that is, the frequency synchronization range is narrowed) to speed up the transient response characteristic during phase alignment. Next, once the phase alignment is entered, the N% value is increased (ie, the frequency synchronization range is widened) so that frequency synchronization is not easily released during the intended period even if a frequency error occurs due to disturbance during phase alignment. Synchronize phase

구체적으로 도 4를 참조하면, 위상 동기 루프로 입력된 기준 신호의 주파수 변화에 따른 주파수 동기 제어 시퀀스를 알 수 있다. 여기서, 두 영역 "FOKZW"와 "FOKZN"은 모두 주파수 동기 범위로서, 각각 넓은 주파수 동기 범위와 좁은 주파수 동기 범위를 나타낸다. 이러한 영역들을 주파수 검출기에 미리 설정하여 화살표로 표시한 바와 같이 히스테리시스를 적용한다.Specifically, referring to FIG. 4, the frequency synchronization control sequence according to the frequency change of the reference signal input to the phase synchronization loop may be known. Here, both regions "FOKZW" and "FOKZN" are frequency synchronization ranges, respectively, indicating a wide frequency synchronization range and a narrow frequency synchronization range. These areas are preset in the frequency detector and hysteresis is applied as indicated by the arrows.

예컨대, 현재 입력된 기준 신호의 주파수가 넓은 주파수 동기 범위(FOKZW)이외의 범위 예컨대, 목표 주파수의 94~106%이외의 범위에 있다면, 도 3에 도시된 바와 같이 무조건 주파수 비동기 상태로 본다. 초기에 비동기 상태에서 최초로 동기 상태로 진입하기 위해서는(즉, 도 3을 참조하면 주파수 비동기 범위에서 주파수 동기 범위로의 화살표 방향으로 진입하기 위해서는), 좁은 주파수 동기 범위(FOKZN) 예컨대, 목표 주파수의 98~102%내까지 들어가도록 한다. 따라서, 주파수 동기로 진입할 때는 좁은 주파수 동기 범위(FOKZN)를 기준으로 주파수 동기가 이루어져, 위상 정렬시에 시스템의 과도 응답 특성을 빠르게 한다. For example, if the frequency of the currently input reference signal is in a range other than the wide frequency synchronization range FOKZW, for example, in a range other than 94 to 106% of the target frequency, the frequency is regarded as unconditionally as shown in FIG. 3. To initially enter the synchronous state from the asynchronous state (i.e., to enter the direction of the arrow from the frequency asynchronous range to the frequency synchronous range with reference to FIG. 3), a narrow frequency synchronous range (FOKZN), for example, 98 of the target frequency. Try to go within ~ 102%. Therefore, when entering into frequency synchronization, frequency synchronization is performed based on a narrow frequency synchronization range FOKZN, thereby speeding up the transient response characteristics of the system during phase alignment.

한편, 좁은 주파수 동기 범위(FOKZN)를 기준으로 주파수 동기된 상태에서, 위상 정렬 도중에 외부 조건에 의해 좁은 주파수 동기 범위를 벗어날 때에는(즉, 도 3을 참조하면, 주파수 동기 범위에서 주파수 비동기 범위로의 화살표 방향으로 벗어날 때에는), 넓은 주파수 동기 범위(FOKZW)를 벗어나야만 주파수 동기가 풀린 것으로 본다. 즉, 주파수 동기로부터 벗어날 때는 넓은 주파수 동기 범위(FOKZW)를 기준으로 하여 이 범위를 벗어나지 않는 한 주파수 동기가 풀리지 않도록 한다. On the other hand, in the state of frequency synchronization based on the narrow frequency synchronization range FOKZN, when out of the narrow frequency synchronization range due to external conditions during phase alignment (i.e., referring to FIG. 3, the frequency synchronization range from the frequency synchronization range to the frequency asynchronous range). When out of the direction of the arrow), out of the wide frequency sync range (FOKZW) is considered to be out of frequency synchronization. That is, when moving out of frequency synchronization, the frequency synchronization is not released unless it is out of this range based on the wide frequency synchronization range FOKZW.

따라서, 위상 동기 루프의 위상 비교기는 도 3에 도시된 주파수 동기 범위에서 위상 정렬을 이룬다. Thus, the phase comparator of the phase locked loop is in phase alignment in the frequency sync range shown in FIG.

도 5는 본 발명에 의한 주파수 동기 제어방법을 설명하기 위한 플로우챠트로서, 위상 동기 루프내의 주파수차를 검출하는 단계(제502단계), 검출된 주파수차를 좁은 주파수 동기 범위(FOKZN)내로 조정하여 주파수 동기시키는 단계(제504~506단계) 및 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 있는 한 주파수 동기를 유지하는 단계(제508~510단계)를 구비한다.FIG. 5 is a flowchart for explaining a frequency synchronization control method according to the present invention, which includes detecting a frequency difference within a phase locked loop (step 502) and adjusting the detected frequency difference within a narrow frequency synchronization range FOKZN. Frequency synchronization (steps 504 to 506) and maintaining frequency synchronization (steps 508 to 510) as long as the frequency difference is within the wide frequency synchronization range FOKZW.

구체적으로 설명하면, 먼저 위상 동기 루프로 입력된 기준 신호와 전압 제어 발진기(VCO) 사이의 주파수차를 검출한다(제502단계). 기준 신호가 목표 주파수의 범위내에 있는가를 판단하기 위해서는 전압 제어 발진기(VCO) 사이의 주파수차를 검출하고, 그 주파수차를 줄이는 방향으로 전압 제어 발진기(VCO)를 조정한다. 주파수차를 줄여 주파수 동기로 진입할 때, 기준이 되는 목표 주파수의 범위는 좁은 주파수 범위(FOKZN)가 된다. Specifically, first, a frequency difference between the reference signal input to the phase locked loop and the voltage controlled oscillator VCO is detected (step 502). To determine whether the reference signal is within the range of the target frequency, the frequency difference between the voltage controlled oscillators VCO is detected, and the voltage controlled oscillator VCO is adjusted in a direction to reduce the frequency difference. When entering the frequency synchronization by reducing the frequency difference, the reference frequency range becomes a narrow frequency range FOKZN.

제502단계에서 검출된 주파수차가 좁은 주파수 동기 범위(FOKZN)에 있는가를 판단한다(제504단계). 즉, 초기에 기준 신호가 주파수 비동기 상태에 있다면 주파수차를 좁은 주파수 동기 범위(FOKZN)내로 조정하며, 또한 초기에 기준 신호가 넓은 주파수 동기 범위내에 있더라도 위상 정렬시에 위상 동기 루프의 과도 응답 특성을 빨리 가져가기 위해서는 주파수차를 좁은 주파수 동기 범위내로 조정한다. It is determined whether the frequency difference detected in step 502 is in the narrow frequency synchronization range FOKZN (step 504). In other words, if the reference signal is initially in the frequency asynchronous state, the frequency difference is adjusted within the narrow frequency synchronization range (FOKZN), and the transient response characteristic of the phase-locked loop during phase alignment is adjusted even if the reference signal is initially within the wide frequency synchronization range. To get it fast, adjust the frequency difference within a narrow frequency synchronization range.

제504단계에서 좁은 주파수 동기 범위(FOKZN)내에 있으면, 주파수 동기가 이루어진 것으로 본다. 좁은 주파수 동기 범위(FOKZN)내에 없으면, 전압 제어 발진기(VCO)의 주파수를 정렬시킨다(제506단계). 즉, 주파수차에 상응하는 직류 제어신호에 따라 전압 제어 발진기(VCO)의 주파수를 가감시킨다. 주파수 정렬후에, 다시 제502단계로 진행하여 전술한 동작을 반복하고, 결국 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 들어오도록 한다. If it is within the narrow frequency synchronization range FOKZN in step 504, it is considered that frequency synchronization has been made. If not within the narrow frequency synchronization range FOKZN, the frequency of the voltage controlled oscillator VCO is aligned (step 506). That is, the frequency of the voltage controlled oscillator VCO is added or subtracted according to the DC control signal corresponding to the frequency difference. After the frequency alignment, the flow returns to step 502 to repeat the above-described operation so that the frequency difference is within the narrow frequency synchronization range FOKZN.

제504단계에서 주파수차가 좁은 주파수 동기 범위내에 있는 것으로 판단되면, 위상 동기 루프에서 주파수 검출기는 주파수 동기를 이룸과 동시에 위상 비교기의 위상 정렬이 시작된다. 전압 제어 발진기(VCO)의 주파수는 이미 기준 신호에 충분히 가깝게 근접시켜 놓았기 때문에 위상 비교기의 과도 응답 특성을 충분히 빨리 가져갈 수 있다. If it is determined in step 504 that the frequency difference is within a narrow frequency synchronization range, the frequency detector is in frequency synchronization and phase alignment of the phase comparator starts simultaneously. Since the frequency of the voltage-controlled oscillator (VCO) is already close enough to the reference signal, the transient response of the phase comparator can be taken fast enough.

그러나, 위상 정렬로의 수렴 과정에서 발생될 수 있는 오버슈트는 저역 통과 필터에 따라 다를 수 있지만 주파수 오차를 가져오고, 좁은 주파수 동기 범위(FOKZN)의 구간이 목표 주파수에 상당히 근접한 관계로 주파수 오차에 민감하게 반응한다. 따라서, 전술한 주파수차는 위상 정렬로 들어감과 동시에 곧 좁은 주파수 동기 범위(FOKZN)를 벗어날 수 있다. 여기서, 종래에는 주파수 동기가 풀어지고, 이에 따라 다시 주파수 정렬을 수행한 후에 위상 정렬로 들어가는 식의 오실레이션(oscillation)현상이 반복되었다. However, the overshoot that can occur during convergence to phase alignment can vary with low pass filters, but introduces a frequency error, and due to the narrow frequency sync range (FOKZN) interval significantly close to the target frequency, Reacts sensitively Therefore, the above-described frequency difference may be out of the narrow frequency synchronization range FOKZN at the same time as it enters the phase alignment. Here, in the related art, the frequency synchronization is released, and thus oscillation phenomenon of entering the phase alignment after performing frequency alignment again is repeated.

본 발명에서는 위상 정렬로 들어가면서 주파수 오차에 의해 주파수차가 좁은 주파수 동기 범위(FOKZN)내에서 벗어날 것을 감안하여, 넓은 주파수 동기 범위(FOKZW)를 둔다. 즉, 주파수 동기로부터 벗어날 때, 기준이 되는 목표 주파수의 범위는 넓은 주파수 동기 범위(FOKZW)가 된다. In the present invention, the wide frequency synchronization range FOKZW is set in consideration of the fact that the frequency difference deviates within the narrow frequency synchronization range FOKZN due to the frequency error as the phase alignment occurs. In other words, when deviating from frequency synchronization, the target frequency range, which is a reference, becomes a wide frequency synchronization range FOKZW.

다시 도 5를 참조하면, 제504단계에서, 계속 기준 신호와 전압 제어 발진기(VCO) 사이의 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 있는가를 판단한다. 이때, 주파수차가 여전히 좁은 주파수 동기 범위(FOKZN)내에 있으면, 위상을 동기시킨다. 한편, 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 없으면, 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 있는가를 판단한다(제508단계). 만일, 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 있으면 마찬가지로 위상을 동기시킨다(제510단계). Referring back to FIG. 5, in step 504, it is determined whether the frequency difference between the continuous reference signal and the voltage controlled oscillator VCO is within a narrow frequency synchronization range FOKZN. At this time, if the frequency difference is still within the narrow frequency synchronization range FOKZN, the phase is synchronized. On the other hand, if the frequency difference is not within the narrow frequency synchronization range FOKZN, it is determined whether the frequency difference is within the wide frequency synchronization range FOKZW (step 508). If the frequency difference is within the wide frequency synchronization range FOKZW, the phase is similarly synchronized (step 510).

여기서, 주파수차가 넓은 주파수 동기 범위(FOKZW)내에 없으면 주파수 동기가 풀린 것이므로, 더이상 위상 정렬을 중지하고 주파수 정렬을 위해 제506단계로 진행한다. 그러나, 실제로 주파수차가 넓은 주파수 동기 범위(FOKZW)를 벗어나기 전에 위상 동기 루프의 위상 동기가 이루어지고, 종래와 같이 주파수 동기 제어, 위상 정렬을 반복하는 오실레이션 현상이 없어진다. 즉, 넓은 주파수 동기 범위(FOKZW)를 둠으로써 주파수 동기가 쉽게 풀어지지 않고, 위상 정렬을 계속 수행할 수 있도록 버퍼링 역할을 하기 때문이다.If the frequency difference is not within the wide frequency synchronization range FOKZW, the frequency synchronization is solved. Therefore, the phase alignment is further stopped and the process proceeds to step 506 for frequency alignment. However, the phase synchronization of the phase synchronization loop is performed before the frequency difference is outside the wide frequency synchronization range FOKZW, and the oscillation phenomenon of repeating the frequency synchronization control and phase alignment as in the prior art is eliminated. In other words, the wide frequency synchronization range FOKZW allows the frequency synchronization not to be easily solved, and serves as a buffering function so that phase alignment can be continued.

전술한 주파수 동기 제어방법을 수행하는 본 발명에 의한 위상 동기 루프는 일반적으로, 위상 동기 루프로 입력된 기준 신호와 내부 신호 사이의 주파수차를 검출하고, 그에 상응하는 제1 제어전압을 발생하거나 위상 제어신호를 발생하는 주파수 검출기, 위상 제어신호에 응답하여 제1 및 제2 신호 사이의 위상차를 검출하고, 그에 상응하는 제2 제어전압을 발생하는 위상 비교기, 제1 또는 제2 제어전압을 직류 제어신호로 필터링하는 저역통과 필터 및 직류 제어신호에 응답하여 발진 주파수를 가변하고, 발진 주파수에 상응하는 내부 신호를 출력하는 전압 제어 발진기를 구비한다. The phase locked loop according to the present invention for performing the above-described frequency locked control method generally detects a frequency difference between an internal signal and a reference signal input to the phase locked loop, and generates or phases a first control voltage corresponding thereto. A frequency detector for generating a control signal, a phase comparator for detecting a phase difference between the first and second signals in response to the phase control signal, and generating a second control voltage corresponding thereto, and directly controlling the first or second control voltage. A low pass filter for filtering the signal and a voltage controlled oscillator for varying the oscillation frequency in response to the DC control signal, and outputs an internal signal corresponding to the oscillation frequency.

여기서, 본 발명에 따른 주파수 검출기는 미리 좁은 주파수 동기 범위(FOKZN)와 넓은 주파수 동기 범위(FOKZW)를 설정해 두고, 주파수 비동기상태에서 검출된 제1 신호와 제2 신호 사이의 주파수차가 좁은 주파수 동기 범위(FOKZN)내에 들어오도록 하기 위해서 제1 제어전압을 발생한다. 주파수 검출기는 주파수차가 일단 좁은 주파수 동기 범위(FOKZN)내에 들어오면 위상 제어신호를 발생하고, 주파차가 좁은 주파수 동기 범위(FOKZN)를 벗어나더라도 넓은 주파수 동기 범위(FOKZW)내에 있는 한, 위상 제어신호를 발생한다. Here, the frequency detector according to the present invention sets a narrow frequency synchronization range FOKZN and a wide frequency synchronization range FOKZW in advance, and has a narrow frequency synchronization range between the first signal and the second signal detected in the frequency asynchronous state. A first control voltage is generated to enter the FOKZN. The frequency detector generates a phase control signal once the frequency difference is within the narrow frequency synchronization range (FOKZN), and generates the phase control signal as long as the frequency difference is outside the narrow frequency synchronization range (FOKZN). Occurs.

이에 따라, 주파수 검출기에서 주파수 동기가 이루어진 상태에서 위상 동기 루프의 위상 비교기는 위상차를 줄이는 위상 정렬을 수행하고, 결국 위상 동기 루프의 풀인(pull-in)이 이루어진다. Accordingly, the phase comparator of the phase locked loop performs phase alignment to reduce the phase difference in the state where frequency synchronization is performed in the frequency detector, resulting in pull-in of the phase locked loop.

도 6은 종래의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이며, 도 7는 본 발명의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이다. 6 is a simulation diagram according to the pull-in characteristic of the conventional phase locked loop, and FIG. 7 is a simulation diagram according to the pull-in characteristic of the phase locked loop of the present invention.

도 6을 참조하면, 종래의 위상 동기 루프의 수렴 특성은 최초에 주파수 동기에 진입한 후에 위상 정렬 과정에서 오버슈트로 인해 주파수 동기가 풀어진다. 따라서, 재차 풀인이 이루어지고, 위상 정렬을 수행한 후에 다시 이러한 과정이 여러번 반복되고 나서야 위상 동기 루프가 수렴됨을 알 수 있다. 이로 인해 위상 동기 루프를 포함하는 전체적인 시스템의 응답 특성이 지연되고 있다.Referring to FIG. 6, the convergence characteristic of a conventional phase locked loop is that frequency synchronization is released due to overshoot in the phase alignment process after initially entering frequency synchronization. Therefore, it can be seen that the phase lock loop converges only after the pull-in is performed again and the process is repeated several times after performing the phase alignment. This delays the response of the overall system, including the phase locked loop.

이에 반하여, 도 7를 참조하면, 본 발명의 위상 동기 루프의 수렴 특성은 최초에 주파수 동기가 성공적으로 이루어진 후에 곧바로 위상을 동기시켜 위상 동기 루프가 수렴에 진입함을 알 수 있다. 따라서, 고속 데이타 처리에 있어서, 종래의 위상 동기 루프의 느린 과도 응답 특성 및 시스템의 불안 요인을 매우 경제적이며 효과적으로 제거시킬 수 있다.On the contrary, referring to FIG. 7, it can be seen that the convergence characteristic of the phase locked loop of the present invention is that the phase locked loop enters the convergence by synchronizing the phase immediately after the initial frequency synchronization is successfully performed. Therefore, in the high speed data processing, the slow transient response characteristics of the conventional phase locked loop and the anxiety factor of the system can be very economically and effectively eliminated.

이상에서 설명한 바와 같이, 본 발명에 의한 주파수 동기 제어방법 및 이를 수행하는 위상 동기 루프는, 주파수가 동기되는 시점을 진입할 때와 벗어날 때로 구분하여 서로 다른 목표 주파수의 N%값으로 제어함으로써, 위상 정렬시 과도 응답 특성을 빠르게 하고, 위상 정렬 도중에 발생되는 불필요한 주파수 오차 및 외란에 의한 오차를 억제하는 이점이 있다. As described above, the frequency synchronization control method according to the present invention and the phase synchronization loop for performing the phase are controlled by controlling the N% values of different target frequencies by dividing the point at which the frequency is synchronized into and when the frequency is synchronized. This speeds up the transient response characteristics during alignment and suppresses unnecessary frequency errors and disturbances caused by disturbance during phase alignment.

도 1은 종래의 주파수 동기 제어방법을 설명하기 위한 플로우챠트이다.1 is a flowchart for explaining a conventional frequency synchronization control method.

도 2는 정상적인 위상 동기 루프의 제어 시퀸스를 나타내는 도면이다.2 is a diagram illustrating a control sequence of a normal phase locked loop.

도 3은 비정상적인 위상 동기 루프의 제어 시퀸스를 나타내는 도면이다.3 is a diagram illustrating a control sequence of an abnormal phase locked loop.

도 4는 히스테리시스 개념을 적용한 본 발명의 주파수 동기 제어방법의 원리를 설명하기 위한 도면이다. 4 is a view for explaining the principle of the frequency synchronization control method of the present invention applying the concept of hysteresis.

도 5는 본 발명에 의한 주파수 동기 제어방법을 설명하기 위한 플로우챠트이다.5 is a flowchart for explaining a frequency synchronization control method according to the present invention.

도 6은 종래의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이다.6 is a simulation diagram according to a pull-in characteristic of a conventional phase locked loop.

도 7는 본 발명의 위상 동기 루프의 풀인 특성에 따른 시뮬레이션도이다. 7 is a simulation diagram according to the pull-in characteristic of the phase locked loop of the present invention.

Claims (4)

위상 동기 루프에서의 주파수 동기 제어방법에 있어서,In the frequency synchronization control method in a phase locked loop, (a) 입력된 기준 신호와 전압 제어 발진기간의 주파수차를 검출하는 단계;(a) detecting a frequency difference between the input reference signal and the voltage controlled oscillation period; (b) 검출된 상기 주파수차를 제1 주파수 동기 범위내로 조정하여 주파수 동기를 유지하는 단계; 및(b) adjusting the detected frequency difference within a first frequency synchronization range to maintain frequency synchronization; And (c) 상기 주파수차가 상기 제1 주파수 동기 범위보다 넓은 제2 주파수 동기 범위내에 있는 한 상기 주파수 동기를 계속 유지하는 단계를 구비하고,(c) continuing to maintain the frequency synchronization as long as the frequency difference is within a second frequency synchronization range that is wider than the first frequency synchronization range, 상기 제1 주파수 동기 범위는 상기 주파수 동기가 이루어진 후에 상기 위상 정렬시 상기 위상 동기 루프의 과도 응답 특성을 빠르게 할 정도로 목표 주파수에 근접한 좁은 주파수 동기 범위이고, 상기 제2 주파수 동기 범위는 상기 위상 정렬 도중에 주파수 오차가 발생될 때 상기 주파수 동기가 풀어지지 않을 정도로 상기 제1 주파수 동기 범위보다 넓은 주파수 동기 범위인 것을 특징으로 하는 위상 동기 루프에서의 주파수 동기 제어방법. The first frequency synchronization range is a narrow frequency synchronization range close to a target frequency to speed up the transient response characteristic of the phase synchronization loop during phase alignment after the frequency synchronization is performed, and the second frequency synchronization range is during the phase alignment. And a frequency synchronization range wider than the first frequency synchronization range so that the frequency synchronization is not released when a frequency error occurs. 제1항에 있어서, 상기 (b)단계는,According to claim 1, wherein step (b), 상기 주파수차가 상기 제1 주파수 동기 범위 내에 있는가를 판단하는 단계;Determining whether the frequency difference is within the first frequency synchronization range; 상기 제1 주파수 동기 범위 내에 없으면, 상기 주파수차를 줄이는 방향으로 상기 전압 제어 발진기의 주파수를 정렬하는 단계; 및If not within the first frequency synchronization range, aligning the frequency of the voltage controlled oscillator in a direction to reduce the frequency difference; And 상기 제1 주파수 동기 범위 내에 있으면 상기 주파수 동기를 유지하는 단계를 구비하는 것을 특징으로 하는 위상 동기 루프에서의 주파수 동기 제어방법.And maintaining said frequency synchronization if it is within said first frequency synchronization range. 제1항에 있어서, 상기 (c)단계는, The method of claim 1, wherein step (c) comprises: 상기 위상 동기 루프의 위상 정렬과 함께 상기 주파수차가 상기 제1 주파수 동기 범위내에 있는가를 판단하는 단계; Determining whether the frequency difference is within the first frequency synchronization range together with the phase alignment of the phase locked loop; 상기 제1 주파수 동기 범위내에 없으면, 상기 주파수차가 상기 제2 주파수 동기 범위내에 있는가를 판단하는 단계; 및 If not within the first frequency synchronization range, determining whether the frequency difference is within the second frequency synchronization range; And 상기 제1 주파수 동기 범위내에 있거나, 상기 제2 주파수 동기 범위내에 있으면 상기 주파수 동기를 유지하여 위상을 동기시키는 단계를 구비하는 것을 특징으로 하는 위상 동기 루프에서의 주파수 동기 제어방법. And synchronizing the phase by maintaining the frequency synchronization when within the first frequency synchronization range or within the second frequency synchronization range. 입력된 제1 신호와 내부의 제2 신호 사이의 주파수차에 상응하는 제1 제어전압을 발생하거나 위상 제어신호를 발생하는 주파수 검출기, 상기 위상 제어신호에 응답하여 상기 제1 및 제2 신호 사이의 위상차에 상응하는 제2 제어전압을 발생하는 위상 비교기, 상기 제1 또는 제2 제어전압을 직류 제어신호로 필터링하는 저역통과 필터 및 상기 직류 제어신호에 응답하여 상기 제2 신호를 출력하는 전압 제어 발진기를 구비하는 위상 동기 루프에 있어서, A frequency detector for generating a first control voltage or a phase control signal corresponding to a frequency difference between an input first signal and a second internal signal, between the first and second signals in response to the phase control signal; A phase comparator for generating a second control voltage corresponding to a phase difference, a low pass filter for filtering the first or second control voltage with a direct current control signal, and a voltage controlled oscillator for outputting the second signal in response to the direct current control signal In a phase locked loop having: 상기 주파수 검출기는 제1 주파수 동기 범위 및 제2 주파수 동기 범위를 미리 설정해 두고, 상기 제1 및 제2 신호 사이의 주파수차를 상기 제1 주파수 동기 범위내로 조정시키는 상기 제1 제어전압을 발생하며, 상기 주파수차가 상기 제1 주파수 동기 범위내에 들어오면 상기 위상 제어신호를 발생하여 주파수 동기를 유지하고, 상기 주파수차가 상기 제1 주파수 동기 범위를 벗어나 상기 제2 주파수 동기 범위내에 있는 한 상기 위상 제어신호를 계속 발생하여 상기 주파수 동기를 계속 유지하며,The frequency detector is configured to preset a first frequency synchronization range and a second frequency synchronization range, and generate the first control voltage for adjusting a frequency difference between the first and second signals within the first frequency synchronization range, When the frequency difference is within the first frequency synchronization range, the phase control signal is generated to maintain frequency synchronization, and the phase control signal is supplied as long as the frequency difference is out of the first frequency synchronization range and within the second frequency synchronization range. Continue to occur to maintain the frequency synchronization, 상기 제1 주파수 동기 범위는 상기 위상 비교기가 상기 위상 제어신호에 응답하여 위상 정렬에 들어갈 때 과도 응답 특성을 빠르게 할 정도로 목표 주파수에 근접한 좁은 주파수 동기 범위이고, 상기 제2 주파수 동기 범위는 상기 위상 비교기가 상기 위상 제어신호에 응답하여 위상 정렬을 수행하는 도중에 주파수 오차가 발생될 때, 상기 주파수 검출기의 주파수 동기가 풀어지지 않을 정도로 상기 제1 주파수 동기 범위보다 넓은 주파수 동기 범위인 것을 특징으로 하는 위상 동기 루프.The first frequency synchronizing range is a narrow frequency synchronizing range close to a target frequency to speed up the transient response when the phase comparator enters phase alignment in response to the phase control signal, and the second frequency synchronizing range is the phase comparator When the frequency error occurs during phase alignment in response to the phase control signal, the phase synchronization is wider than the first frequency synchronization range so that the frequency synchronization of the frequency detector is not released. Loop.
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