KR100497793B1 - Gain controllable Analog-digital converter used frequency divider - Google Patents
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Abstract
본 발명은 N분주하는 주파수 분주기의 분주 수에 따라서 이득을 조절할 수 있는 아날로그 디지털 변환기에 관한 것으로 그 구성은 아날로그 디지털 변환기에 있어서, 마스터 클럭에 의해 동작되며 클럭의 수를 카운트하는 8비트 카운터와, 상기 마스터 클럭의 클럭 주파수에 의해 구동되는 N분주 주파수 분주기와, 상기 N분주 주파수 분주기로부터의 출력신호를 16으로 분주하는 16분주 주파수 분주기와, 상기 N분주 주파수 분주기와 상기 16분주 주파수 분주기로부터 출력되는 신호를 수신하는 제 1멀티플렉서 및 제 2멀티플렉서와, 상기 제 1멀티플렉서 및 제 2멀티플렉서에 의해 스위치 조절되는 저항열 및 스위칭부와, 상기 저항열 및 스위칭부는 코아스 저항열부와 파인 저항열부로 나뉘어지고, 상기 코아스 저항열부와 파인 저항열부에 의해서 발생되는 램프신호와 외부 아날로그 신호를 비교하는 비교기와, 상기 비교기의 비교에 의해 구한 출력 값에 의해 상기 8비트 카운터의 값을 결정하고 그 결정한 값을 저장하는 메모리셀을 포함하여 이루어진다. 따라서, 이득조절이 주파수의 분주 수에 따라 결정되므로, N분주 주파수 분주기의 분주 수의 조절만으로 손쉽게 조절이 가능하고, 주파수 분주기의 가능한 분주 범위를 넓힘으로써 이득의 범위도 크게 넓혀지게 설계 할 수 있는 특징이 있다.The present invention relates to an analog-to-digital converter that can adjust the gain according to the number of divisions of the frequency divider to be divided by N. In the analog-to-digital converter, an 8-bit counter operated by a master clock and counting the number of clocks is provided. An N frequency divider driven by the clock frequency of the master clock, a 16 frequency divider for dividing an output signal from the N frequency divider into 16, the N frequency divider and the 16 frequency divider; A first multiplexer and a second multiplexer for receiving a signal output from the frequency divider, a resistor string and a switching unit controlled by the first multiplexer and the second multiplexer, and the resistor string and the switching unit Divided into fine resistance heat unit, and generated by the core resistance heat unit and the fine resistance heat unit And a memory cell for determining the value of the 8-bit counter based on the output value obtained by the comparison of the comparator and storing the determined value. Therefore, the gain control is determined according to the frequency division number, so it can be easily adjusted only by adjusting the frequency division frequency of the N division frequency divider, and the gain range can be designed to be greatly widened by widening the possible division range of the frequency divider. There are features that can be.
Description
본 발명은 주파수 분주기를 이용한 아날로그 디지털 변환기에 관한 것으로, 구체적으로 주파수 분주기를 이용하여 이득조절이 가능한 아날로그 디지털 변환기에 관한 것이다.The present invention relates to an analog-to-digital converter using a frequency divider, and more particularly, to an analog-to-digital converter capable of gain control using a frequency divider.
종래에 이득을 조절하는 방법으로서 스위치드 캐패시터(switched capacitor)를 이용하는 방법이 주로 사용되고 있다. 이와 관련하여 도 1에 도시된 바와 같이 간략화 된 PGA(Programmable Gain Amplifier) 회로도에 적용된 스위치드 캐패시터에 대해서 기술하면 다음과 같다. 도 1에 도시된 바와 같이, 이득은 앰프의 입력에 있는 캐패시터와 앰프의 입출력으로 피드백 되는 캐패시터의 비(비율)에 의해서 결정되게 된다. 따라서, 상기 캐패시터의 비율을 변화시키기 위해 앰프의 입출력으로 피드백 되는 캐패시터를 가변 할 수 있도록 설계한다. 상기 캐패시터는 스위치에 의해서 가변되며 이러한 스위치는 디지털 신호에 의해서 콘트롤 된다.Conventionally, a method using a switched capacitor is mainly used as a method of controlling gain. In this regard, the switched capacitor applied to the simplified PGA (Programmable Gain Amplifier) circuit diagram as shown in FIG. 1 will be described as follows. As shown in FIG. 1, the gain is determined by the ratio (ratio) of the capacitor fed back to the input and output of the amplifier. Therefore, in order to change the ratio of the capacitor is designed to vary the capacitor fed back to the input and output of the amplifier. The capacitor is variable by a switch which is controlled by a digital signal.
상기 스위치드 캐패시터를 이용한 방법으로 아날로그 신호를 원하는 크기만큼 증폭시킨 후에 이 신호를 아날로그/디지털 변환기를 사용하여 디지털 신호로 바꾸면 원하는 이득만큼 신호를 증폭할 수 있다. 그러나, 이러한 스위치드 캐패시터를 이용하려면 완전 차동증폭기 설계에 있어서는 여러 가지 면에서 어려움이 있었다. 그리고, 이득을 높이기 위해 캐패시터의 비율을 증가시키게 되면 캐패시터의 크기가 커지게 된다. 따라서, 집적회로(IC)에서 캐패시터의 증가는 전체 회로를 대형화시키는 문제점이 있었다.After amplifying an analog signal by a desired size using the switched capacitor method, and converting the signal into a digital signal using an analog / digital converter, the signal can be amplified by a desired gain. However, using these switched capacitors has been difficult in many ways in the design of a fully differential amplifier. In addition, when the ratio of the capacitor is increased to increase the gain, the size of the capacitor increases. Therefore, the increase of the capacitor in the integrated circuit (IC) has the problem of making the entire circuit larger.
또한, 종래 스위치드 캐패시터를 이용한 아날로그 디지털 변환기에 있어서는 상기 PGA와 아날로그/디지털 변환기 두 가지를 설계 해야하므로 설계상의 복잡성을 가지고 있다. 그리고, 집적회로에서 수동소자의 값을 정확히 설계하는 것은 매우 어려운 일이며, 설계시 이득의 범위를 높이기 위해서 캐패시터의 값을 높이게 되면, 그 만큼 설계 면적이 증가하게 되는 문제점이 있었다.In addition, in the analog-to-digital converter using a conventional switched capacitor, the PGA and the analog-to-digital converter have to be designed, which has a design complexity. In addition, it is very difficult to accurately design the value of the passive element in the integrated circuit, and if the value of the capacitor is increased in order to increase the range of gain in the design, there is a problem in that the design area increases.
따라서, 본 발명은 상기 문제점을 해결하기 위한 것으로서 이득을 조절하는데 있어서 간단한 회로구성으로 이득을 용이하게 조절할 수 있을 뿐만 아니라 전체회로구성을 간략화시키는 것을 목적으로 한다.Accordingly, an object of the present invention is to solve the above problems and to simplify the overall circuit configuration as well as to easily adjust the gain with a simple circuit configuration in adjusting the gain.
상기 목적을 이루기 위한 본 발명은 아날로그 디지털 변환기에 있어서, The present invention for achieving the above object in the analog-to-digital converter,
마스터 클럭에 의해 동작되며 클럭의 수를 카운트하는 8비트 카운터와, 상기 마스터 클럭의 클럭 주파수에 의해 구동되는 N분주 주파수 분주기와, 상기 N분주 주파수 분주기로부터의 출력신호를 16으로 분주하는 16분주 주파수 분주기와, 상기 N분주 주파수 분주기와 상기 16분주 주파수 분주기로부터 출력되는 신호를 수신하는 제 1멀티플렉서 및 제 2멀티플렉서와, 상기 제 1멀티플렉서 및 제 2멀티플렉서에 의해 스위치 조절되는 저항열 및 스위칭부와, 상기 저항열 및 스위칭부는 코아스 저항열부와 파인 저항열부로 나뉘어지고, 상기 코아스 저항열부와 파인 저항열부에 의해서 발생되는 램프신호와 외부 아날로그 신호를 비교하는 비교기와, 상기 비교기의 비교에 의해 구한 출력 값에 의해 상기 8비트 카운터의 값을 결정하고 그 결정한 값을 저장하는 메모리셀을 포함하여 구성되는 것을 특징으로 하는 아날로그 디지털 변환기에 의해 성취된다.An 8-bit counter operated by the master clock to count the number of clocks, an N-division frequency divider driven by the clock frequency of the master clock, and 16 to divide the output signal from the N-division frequency divider into 16 A resistor string controlled by the first multiplexer and the second multiplexer, a first multiplexer and a second multiplexer for receiving a frequency output from the frequency divider, the N divider frequency divider, and the signals output from the 16 frequency divider. And a switching unit, wherein the resistance string and the switching portion are divided into a core resistance row portion and a fine resistance row portion, and a comparator comparing the ramp signal generated by the core resistance row portion and the fine resistance row portion with an external analog signal, and the comparator. Determine the value of the 8-bit counter according to the output value obtained by comparison of and store the determined value. It is achieved by an analog to digital converter, characterized in that it comprises a memory cell.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대해서 기술한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
우선, 도 2 및 도 3을 참조해서 본 발명에 따른 아날로그 디지털 변환기에 대해서 기술한다. First, the analog-to-digital converter according to the present invention will be described with reference to FIGS. 2 and 3.
도 2 및 도 3은 본 발명에 따른 주파수 분주기를 이용한 아날로그 디지털 변환기의 전체 블록도 및 상세도를 나타내는 도면이다. 도 2에 도시된 바와 같이 8비트 카운터(1)는 마스터 클럭에 의해 동작되며 클럭의 수를 카운트한다. 상기 8비트 카운터(1)의 일측에는 상기 마스터 클럭의 클럭주파수에 의해 구동되며 N분주 주파수 분주기(3) 및 16분주 주파수 분주기(4)로 이루어진 주파수 분주기부(2)에 접속되어 입력신호의 주파수를 원하는 분주만큼 나눈다. 상기 주파수 분주기부(2)로부터 분주된 신호는 제 1멀티플렉서(5) 및 제 2멀티플렉서(6)로 이루어진 멀티플렉서부(7)로 공급된다. 상기 멀티플렉서부(7)에서 출력된 신호는 코아스부(8)와 파인부(9)로 이루어진 저항열 및 스위칭부(10)에 공급되어 스위치 조절된다. 이후 상기 저항열 및 스위치부(10)에서 출력된 신호 즉 램프신호와 외부 아날로그신호는 상기 저항열 및 스위칭부(10)에 접속된 비교기(11)에 접속되어, 상기 램프신호와 외부 아날로그신호를 비교한다. 상기 비교기(11)의 비교 결과로 나온 신호는 8비트 카운터(1)의 값을 결정한다. 이후, 상기 결정된 값은 상기 8비트 카운터(1)의 일측에 접속되어 있는 메모리셀(12)에 저장되게 된다.2 and 3 are a block diagram and a detailed view of the analog-to-digital converter using the frequency divider according to the present invention. As shown in Fig. 2, the 8-bit counter 1 is operated by the master clock and counts the number of clocks. One side of the 8-bit counter 1 is driven by the clock frequency of the master clock and is connected to a frequency divider 2 composed of an N divider frequency divider 3 and a 16 divider frequency divider 4 to input an input signal. Divide the frequency by the desired division. The signal divided from the frequency divider 2 is supplied to a multiplexer 7 composed of a first multiplexer 5 and a second multiplexer 6. The signal output from the multiplexer unit 7 is supplied to a resistor string and switching unit 10 composed of a core portion 8 and a fine portion 9 and controlled by a switch. Thereafter, the signal output from the resistor string and the switch unit 10, that is, the ramp signal and the external analog signal, is connected to the comparator 11 connected to the resistor string and the switching unit 10, thereby receiving the ramp signal and the external analog signal. Compare. The signal resulting from the comparison of the comparator 11 determines the value of the 8-bit counter 1. Thereafter, the determined value is stored in the memory cell 12 connected to one side of the 8-bit counter 1.
상기 주파수 분주기부(2)에 대해서 구체적으로 기술하면, 입력신호의 주파수를 원하는 분주만큼 나누는 기능을 한다. 예를 들면, 10MHz를 10분주하게 되면, 1MHz의 주파수를 갖는 출력신호를 갖게 된다. 그리고 이 분주의 값을 증가시키기 위해서는 주파수 분주기의 분주 수를 늘리면 된다. 즉 분주조절 단자의 비트수를 증가시키면 된다. In detail, the frequency divider 2 divides the frequency of the input signal by the desired division. For example, if 10 MHz is divided by 10, an output signal having a frequency of 1 MHz is obtained. In order to increase the value of the frequency divider, the frequency divider may be increased. In other words, it is enough to increase the number of bits of the frequency division control terminal.
이득을 증가시키기 위한 방법을 도 4에 도시된 그래프로 나타내었다. 기본적인 마스터클럭에 생성되는 램프신호, 즉 1분주되어 나온 램프신호는 이득이 1이다. 다시 말해, 본래 크기의 아날로그신호를 디지털신호로 변환하게 된다. 아날로그 신호의 값과 램프신호의 값을 비교하는 비교기는 두 신호를 비교하여 램프신호가 아날로그 신호를 초과할 때 0에서 1로 신호를 8비트 카운터로 보내게 된다. 마스터클럭에 의해서 동작되는 8비트 카운터는 비교기에서 1이라는 신호를 받은 순간에 카운팅한 값을 메모리셀로 보내어지게 된다. 만약 이득을 2, 즉, 2배로 증폭하여 변환시키고자 하는 경우에는 N분주의 주파수 분주기를 2분주하여 램프신호를 발생하게 한다. 이때의 램프신호는 도 4처럼 나타나게 된다. 이 램프신호는 1분주된 램프신호와는 다르게 주파수 분주기에 의한 효과로 시간이 2배로 늘어나게 되어 기울기가 변화게 된다. 이렇게 되면 비교기에서 아날로그신호와 램프신호의 신호가 비교될 때, 램프신호가 아날로그신호를 초과하는 그 시점의 시간이 이득이 1인 즉, 1분주일 때의 시간 보다 2배가 길어지게 된다. 이때 8비트 카운터는 마스터클럭에 의해서 동작하게 된다. 1분주일때의 신호보다 2분주일때의 신호가 비교기에서 비교되는 시간이 2배가 길어지는 효과가 있다. 이 효과는 8비트 카운터에서 카운팅하는 시간이 2배 길어진다는 의미이다. 즉 임의의 아날로그 신호 값 A가 1분주할 때 시간을 T라고 할 때, 카운팅하는 수가 10이면, 아날로그 신호 A가 2분주할 때의 시간은 2T가 되고 그 카운팅하는 시간이 길어지고 그 길어진 시간만큼 카운팅 수는 늘어나서 20이 되게 된다. The method for increasing the gain is shown in the graph shown in FIG. 4. The ramp signal generated in the basic master clock, i.e., the ramp signal that has been divided, has a gain of 1. In other words, the analog signal of its original size is converted into a digital signal. The comparator that compares the value of the analog signal with the value of the ramp signal compares the two signals and sends a signal from 0 to 1 to the 8-bit counter when the ramp signal exceeds the analog signal. The 8-bit counter operated by the master clock sends the counted value to the memory cell the moment it receives a signal of 1 from the comparator. If the gain is to be amplified by 2, that is, doubled, the frequency divider is divided into two frequency dividers to generate a ramp signal. At this time, the lamp signal is displayed as shown in FIG. Unlike the ramp signal divided by one, the ramp signal is doubled in time due to the frequency divider, and the slope is changed. In this case, when the analog signal is compared with the signal of the ramp signal in the comparator, the time at which the ramp signal exceeds the analog signal is twice as long as the gain of 1, i.e., 1 minute. At this time, the 8-bit counter is operated by the master clock. There is an effect that the time when the signal at 2 division is compared in the comparator is twice as long as the signal at 1 division. This effect means that the time to count on an 8-bit counter is doubled. That is, if the time when T is divided by any analog signal value A is 1, and the counting number is 10, the time when the analog signal A is divided by 2 is 2T, and the counting time becomes longer and the longer time The counting number increases to 20.
이러한 방법을 이용하게 되면, N분주 주파수 분주기를 이용하여 분주되는 수만큼 이득을 용이하고 자유롭게 조절이 가능하게 되고, 분주 수를 증가 시켜, 이득범위를 높일 수 있게 된다. Using this method, the gain can be easily and freely adjusted by the number divided by the N division frequency divider, and the gain range can be increased by increasing the number of divisions.
다음으로 상기 저항열 및 스위칭부(10)에 대해서 좀 더 구체적으로 기술하면, 상기 기술된 바와 같이 상기 저항열 및 스위칭부(10)는 코아스부(coarse)와 파인부(fine)로 나뉘어진다. 도 5에 도시된 바와 같이, 두 개의 저항열과 스위치 그리고, 두 개단의 전압을 안정적으로 전달시켜주기 위해 버퍼가 사용되었다.Next, the resistive heat and switching unit 10 will be described in more detail. As described above, the resistive heat and switching unit 10 is divided into a coarse portion and a fine portion. . As shown in FIG. 5, a buffer is used to stably transfer two resistor strings, a switch, and two voltages.
이 장치는 램프발생을 위한 것으로써 아주 간단한 방법은 Flash 아날로그 디지털 변환기 형태처럼 저항열을 사용하여 발생시킬 수 있다. 이와 같은 저항열을 이용하게 되면 몇 가지 문제점을 발생하게 된다. 비트의 수가 증가할수록 저항의 개수가 기하급수적으로 증가하게 되는 문제와 면적이다. 예를 들어, 8비트의 램프신호를 발생시키기 위해서는 28 =256 개의 저항이 필요하다. 그러나, 2비트를 증가시킨 10비트의 램프신호를 발생하기 위해서는 210 =1024 개의 저항이 필요하게 된다. 이러한 개수의 증가에 의해서 커다란 문제점이 발생하게 된다. 본 발명에서는 저항의 수를 줄이기 위한 다른 방법으로 다단식 저항열 구조를 사용하였다. 8-비트의 경우 도 5에서 도시된 바와 같이 코아스부분에서는 16개의 저항을 사용하여 크기를 1/16으로 나눈다. 파인에서 다시 16개의 저항을 이용하여 크기를 코아스부분에서 나뉘어진 부분을 다시 1/16으로 구분하게 만들었다. 결국, 16 ×16=256개의 저항을 구현하는 것과 같은 효과를 얻게된다.The device is intended for ramp generation and a very simple method can be generated using resistive heat, as in the form of Flash analog-to-digital converters. The use of such resistance heat will cause some problems. As the number of bits increases, the number and resistance of the resistors increase exponentially. For example, 2 8 = 256 resistors are needed to generate an 8-bit ramp signal. However, in order to generate a 10-bit ramp signal with an increase of 2 bits, 2 10 = 1024 resistors are required. Increasing the number is a big problem. In the present invention, a multi-stage resistance train structure is used as another method for reducing the number of resistors. In the 8-bit case, as shown in FIG. 5, the core portion divides the size by 1/16 using 16 resistors. In the fine, 16 resistors were used to divide the size divided by the core into 1/16. As a result, the same effect as implementing 16 x 16 = 256 resistors is obtained.
아날로그 신호를 받기 시작함과 동시에 8비트 카운터에서는 0000 0000 값부터 카운팅하기 시작한다. 이 신호는 바로 N분주 주파수 분주기로 들어간다. N분주 주파수 분주기는 이득 조절의 역할을 하는 주파수 분주기이다. 이 주파수 분주기에서는 증폭시키고 싶은 만큼의 분주의 값을 컨트롤 단자에 넣어주게 된다. 이 N분주 주파수 분주기를 통과한 신호는 MUX로 또 하나의 신호는 16분주 주파수분주기를 통과하게 된다. 이 16분주 주파수분주기의 역할은 코아스부분을 파인부분보다 16배가 느리게 동작시키는 것이다. 그 이유는 위에서 제안한 저항을 줄이는 방법을 쓰게 되면 신호처리를 위해 코아스부를 파인부보다 16배가 느리게 동작하게끔 해야 카운팅하는 동기가 맞게 된다. 즉, 코아스부에서의 어떤 임의의 저항에서의 전압값을 스위치가 고정하고 있을 시간에 파인부의 저항 16개의 저항에 연결된 스위치부들에 의해 전압을 분배하여 램프를 발생시켜야한다. 이때, 파인부의 16개의 저항에 의해 분배되는 전압을 모두 램프신호로 보내어지기 전에 코아스의 전압값이 다음 전압값으로 떨어지게 되면 오동작을 하게 된다. 이러한 오동작을 막기 위해 쓰인 것이 16분주 주파수 분주기이다. 이 16 분주하는 주파수분주기에서 나온 신호는 MUX로 나가게 된다. 16 분주하는 주파수분주기에 의해 MUX로 간 신호와 그냥 간 신호는 MUX에 의해 각각 코아스부 스위치와 파인부의 스위치를 결정하게 된다. 이 다단식 저항열 및 스위치부(코어스 저항열과 파인 저항열)에 의해 램프신호가 생성된다. 이 램프신호는 비교기의 입력으로 들어간다. 또, 아날로그 신호는 또 다른 쪽의 비교기의 입력으로 들어가서 서로 신호를 비교하게 되고, 두 신호가 서로 같을 때 비교기의 출력은 로우값(0)에서 하이값(1)으로 변하게 된다. 이러한 신호를 도 6 및 도 7에 나타내었다. 이 비교기의 출력 신호는 8비트 카운터의 리셋단자의 입력으로 들어가게 된다. 이 신호에 의해 8비트 카운터는 그 순간 카운팅하는 값을 메모리셀로 내보내게 되고, 그와 동시에 리셋된다. 이 8비트 카운터에서 카운팅한 값은 메모리셀에 저장되어 DSP블록으로 전달하게 된다.As soon as it starts receiving analog signals, the 8-bit counter starts counting from 0000 0000. This signal goes directly to the N-division frequency divider. The N divider frequency divider is a frequency divider that serves as a gain control. In this frequency divider, the amount of division that you want to amplify is put into the control terminal. The signal passed through the N frequency divider is MUX, and another signal passes through the 16 frequency divider. The role of the 16 frequency divider is to make the core part run 16 times slower than the fine part. The reason for this is that if you use the method of reducing the resistance suggested above, you have to make the core part operate 16 times slower than the fine part for signal processing. That is, the lamp must be generated by dividing the voltage by the switch parts connected to the resistors of the 16 resistors of the fine part at the time when the switch is fixing the voltage value at any resistance in the core part. At this time, if the voltage value of the core falls to the next voltage value before all voltages distributed by the 16 resistors of the fine part are sent to the lamp signal, a malfunction occurs. The 16 frequency divider is used to prevent such a malfunction. The signal from this 16-dividing frequency divider goes out to MUX. The signal that goes to the MUX and the signal that just went to the MUX by the frequency divider 16 is determined by the MUX switch and the fine switch, respectively. The lamp signal is generated by this multi-stage resistor string and switch section (core resistor string and fine resistor string). This ramp signal enters the input of the comparator. In addition, the analog signal enters the input of the other comparator and compares the signals with each other. When the two signals are the same, the output of the comparator changes from the low value (0) to the high value (1). These signals are shown in FIGS. 6 and 7. The output signal of this comparator enters the reset terminal of the 8-bit counter. This signal causes the 8-bit counter to send the counting value to the memory cell at that moment and reset at the same time. The value counted by this 8-bit counter is stored in the memory cell and transferred to the DSP block.
본 발명은 N분주하는 주파수 분주기의 분주 수에 따라 이득을 조절할 수 있는 아날로그 디지털 변환기이다. 다른 아날로그 디지털 변환기와 달리 이득을 조절할 수 있는 특징을 가지며 그 이득을 조절하는 방법이 주파수의 분주 수에 따라 결정되므로, N분주 주파수 분주기의 분주 수의 조절만으로 손쉽게 조절이 가능하며, 주파수 분주기의 가능한 분주의 수를 높여 설계함으로써 이득의 범위도 크게 설계 할 수 있는 용이성을 가지고 있다. The present invention is an analog-to-digital converter that can adjust the gain according to the number of divisions of the frequency divider for N division. Unlike other analog-to-digital converters, the gain can be adjusted and the method of adjusting the gain is determined according to the frequency division frequency. Therefore, the frequency division frequency can be easily adjusted only by adjusting the frequency division frequency of the N frequency division frequency divider. By increasing the number of possible divisions, the range of gain can be easily designed.
상기 램프파형을 발생시키기 위한 저항열 및 스위치부의 설계를 다단식으로 함으로써 저항의 개수를 줄여 면적을 줄이는 효과를 꾀할 수 있다. 예를 들어 8비트 신호를 변환하기 위해 발생시켜야할 램프파형을 설계하기 위해서는 저항을 256개가 필요로 하지만, 본 발명에서 제안한 다단식 형태를 가지게 되면 32(코아스16개+파인부16개)개의 저항으로만 으로도 설계가 가능하게 된다. By designing the resistor row and the switch unit for generating the ramp waveform in multiple stages, the number of resistors can be reduced to reduce the area. For example, in order to design a ramp waveform to be generated to convert an 8-bit signal, 256 resistors are required. However, if the multi-stage type proposed in the present invention has 32 resistors (16 cores + 16 fine parts), It is possible to design by only.
도 1은 종래 스위치드 캐패시터를 이용한 아날로그 디지털 변환기의 간략도이다.1 is a schematic diagram of an analog-to-digital converter using a conventional switched capacitor.
도 2는 본 발명에 따른 주파수 분주기를 이용한 아날로그 디지털 변환기의 전체 블록도이다.2 is an overall block diagram of an analog to digital converter using a frequency divider according to the present invention.
도 3은 본 발명에 따른 주파수 분주기를 이용한 아날로그 디지털 변환기의 상세도이다.3 is a detailed view of an analog-to-digital converter using a frequency divider according to the present invention.
도 4는 본 발명에 따른 이득조절 방법을 나타내는 도면이다.4 is a view showing a gain control method according to the present invention.
도 5는 본 발명에서 사용되는 다단식 저항열 구조를 간략화한 도면이다.5 is a simplified diagram of a multi-stage resistance train structure used in the present invention.
도 6은 본 발명에 따른 램프신호 발생 및 비교기 신호를 나타내는 도면이다.6 is a diagram illustrating a ramp signal generation and a comparator signal according to the present invention.
도 7은 상기 도 6의 일부분을 확대한 확대도이다.7 is an enlarged view illustrating a portion of FIG. 6 enlarged.
* 도면의 주요부분에 대한 부호설명* Explanation of symbols on the main parts of the drawings
1. 8비트 카운터 2. 주파수 분주기1. 8-bit counter 2. Frequency divider
3. 멀티플렉서 9. 저항열 및 스위칭부3. Multiplexer 9. Resistance column and switching unit
10. 비교기 11. 메모리셀10. Comparator 11. Memory Cells
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