KR100496785B1

KR100496785B1 - Synchronous semiconductor memory device with data organization of wave pipeline

Info

Publication number: KR100496785B1
Application number: KR1019970034700A
Authority: KR
Inventors: 김병철
Original assignee: 삼성전자주식회사
Priority date: 1997-07-24
Filing date: 1997-07-24
Publication date: 2005-09-02
Also published as: KR19990011562A

Abstract

본 발명의 동기형 반도체 메모리 장치는 데이터 입출력 구조를 알리는 선택 신호들에 응답하여 감지 증폭된 데이터를 멀티플렉싱하는 독출 데이터 멀티플렉서와; 상기 선택 신호들에 응답하여 마스터 클럭 신호를 지연시킨 제 1 지연 클럭 신호를 출력하는 제 1 지연 회로와; 상기 제 1 지연 클럭 신호에 상기 마스터 클럭 신호를 동기시킨 제 1 신호를 발생하는 회로와; 상기 제 1 신호에 동기된 상기 멀티플렉싱된 데이터를 래치하고, 소정의 제 2 신호에 응답하여 상기 래치된 데이터를 출력하는 데이터 래치와; 상기 마스터 클럭 신호를 입력받아 상기 래치된 데이터의 출력 레이턴시를 제어하기 위한 상기 제 2 신호를 발생하는 레이턴시 제어 회로와; 상기 마스터 클럭 신호를 입력받아 상기 선택 신호들에 응답하여 상기 마스터 클럭 신호를 지연시킨 제 2 지연 클럭 신호를 출력하는 제 2 지연 회로 및; 상기 선택 신호들에 응답하여 상기 기입될 데이터를 멀티플렉싱하고, 상기 제 2 지연 클럭 신호에 응답하여 상기 멀티플렉싱된 데이터를 출력하는 기입 데이터 멀티플렉서를 포함한다.A synchronous semiconductor memory device of the present invention comprises: a read data multiplexer for multiplexing sense-amplified data in response to selection signals informing a data input / output structure; A first delay circuit outputting a first delayed clock signal delaying a master clock signal in response to the selection signals; A circuit for generating a first signal in which the master clock signal is synchronized with the first delayed clock signal; A data latch for latching the multiplexed data synchronized with the first signal and outputting the latched data in response to a second predetermined signal; A latency control circuit for receiving the master clock signal and generating the second signal for controlling the output latency of the latched data; A second delay circuit receiving the master clock signal and outputting a second delayed clock signal delaying the master clock signal in response to the selection signals; And a write data multiplexer that multiplexes the data to be written in response to the selection signals and outputs the multiplexed data in response to the second delayed clock signal.

Description

Synchronous semiconductor memory device with data structure of wave five lines

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 가변 가능한 데이터 입출력 구조를 갖는 동기형 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a synchronous semiconductor memory device having a variable data input / output structure.

도 1은 종래 기술에 따른 데이터 래치 신호용 클럭 지연 회로를 보여주는 회로도이고, 도 2는 종래 기술에 따른 기입 데이터 멀티플레서용 클럭 지연 회로를 보여주는 회로도이다. 데이터 입출력 구조를 가변할 수 있는 동기형 반도체 메모리 장치(synchronous semicondcuctor memory device)는 데이터 독출 동작시 요구되는 데이터 출력 구조로, 예를들면 ×32에서 ×16으로 또는 ×32에서 ×4로 가변시키게 되면 ×4의 독출 데이터 멀티플렉서의 게이트 지연 시간은 ×32의 그것보다 더 길어지게 된다.1 is a circuit diagram illustrating a clock delay circuit for a data latch signal according to the prior art, and FIG. 2 is a circuit diagram illustrating a clock delay circuit for a write data multiplexer according to the prior art. A synchronous semicondcuctor memory device capable of varying the data input / output structure is a data output structure required for a data read operation, for example, if it is changed from x32 to x16 or from x32 to x4. The gate delay time of the read data multiplexer of x4 becomes longer than that of x32.

이러한 경우, 데이터 래치 회로에 상기 멀티플렉서로부터 출력되는 데이터를 래치시키기 위한 신호는, 통상적으로 도 1에 도시된 바와같이, 마스터 클럭 신호를 지연시키고, 상기 지연된 클럭 신호에 상기 마스터 클럭 신호를 동기시키게 된다. 이와 같은 방법으로 데이터 래치 신호를 발생하는 경우, 데이터 출력 구조에 따른 게이트 지연 시간을 고려하지 않게 되기 때문에 데이터 래치 마진이 감소하게 되고, 그 결과 오데이터를 독출하는 문제점이 생긴다.In such a case, a signal for latching data output from the multiplexer to a data latch circuit typically delays the master clock signal and synchronizes the master clock signal with the delayed clock signal, as shown in FIG. 1. . When the data latch signal is generated in this manner, the data delay margin is reduced because the gate delay time according to the data output structure is not taken into account, resulting in a problem of reading the false data.

또한, 데이터 입출력 구조를 가변할 수 있는 동기형 반도체 메모리 장치는 데이터 기입 동작시 요구되는 데이터 출력 구조로, 예를들면 ×32에서 ×8로 또는 ×32에서 ×4로 가변시키게 되면 ×4의 기입 데이터 멀티플렉서의 게이트 지연 시간은 ×32의 그것보다 더 길어진다. 마스터 클럭 신호에 기입 데이터 멀티플렉서로부터 출력되는 데이터의 설정/유지 시간 (set/hold time)을 보장하기 위한 클럭 신호 (PCLKD)는 도 2에 도시된 바와같은 지연 회로를 통해 발생된다.In addition, a synchronous semiconductor memory device capable of varying the data input / output structure is a data output structure required for a data write operation, for example, write of x4 if it is varied from x32 to x8 or from x32 to x4. The gate delay time of the data multiplexer is longer than that of x32. The clock signal PCLKD for ensuring the set / hold time of data output from the write data multiplexer in the master clock signal is generated through a delay circuit as shown in FIG.

이러한 경우, 데이터 입력 구조에 따라 각기 다른 게이트 지연 시간을 갖는 반면에 기입 데이터 멀티플렉서의 설정/유지 시간을 결정하는 클럭 신호 (PCLKD)의 지연 시간은 동일하기 때문에 데이터 셋업 시간의 마진이 감소되고, 그 결과 오데이터가 기입되는 문제점 또한 생긴다.In this case, the margin of the data set-up time is reduced because the delay time of the clock signal PCLKD, which has a different gate delay time depending on the data input structure, is the same as the delay time of the clock signal PCLKD, which determines the setup / hold time of the write data multiplexer. The result is that the wrong data is written.

따라서 본 발명의 목적은 데이터 입출력 구조의 가변에 따른 게이트 지연 시간에 따른 기입/독출 데이터 설정 시간의 마진을 확보할 수 있는 동기형 반도체 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a synchronous semiconductor memory device capable of securing a margin of a write / read data setting time according to a gate delay time according to a variable data input / output structure.

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행들과 열들의 메트릭스로 배열된 메모리 셀들을 구비한 메모리 셀 어레이와; 어드레스 신호를 디코딩하여 상기 어레이의 행을 선택하기 위한 행 선택 회로와; 상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 열 선택 회로 및; 상기 선택된 행 및 열의 메모리 셀에 저장된 데이터를 감지하고 증폭하는 감지 증폭기를 구비하며, 가변 가능한 데이터 출력 구조를 갖는 동기형 반도체 메모리 장치에 있어서, 상기 데이터 입출력 구조를 알리는 선택 신호들에 응답하여 상기 감지 증폭된 데이터를 멀티플렉싱하는 수단과; 상기 선택 신호들에 응답하여 마스터 클럭 신호를 지연시키는 수단과; 상기 지연 클럭 신호에 상기 마스터 클럭 신호를 동기시킨 제 1 신호를 발생하는 수단과; 상기 제 1 신호에 동기된 상기 멀티플렉싱된 데이터를 래치하고, 소정의 제 2 신호에 응답하여 상기 래치된 데이터를 출력하는 수단 및; 상기 마스터 클럭 신호를 입력받아 상기 래치된 데이터의 출력 레이턴시를 제어하기 위한 상기 제 2 신호를 발생하는 수단을 포함하는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, a memory cell array having memory cells arranged in a matrix of rows and columns; Row selection circuitry for decoding an address signal to select a row of said array; A column selection circuit for decoding the address signal to select a column of the array; A synchronous semiconductor memory device having a sense amplifier for sensing and amplifying data stored in memory cells of the selected rows and columns, the synchronous semiconductor memory device having a variable data output structure, comprising: sensing in response to selection signals informing the data input / output structure; Means for multiplexing the amplified data; Means for delaying a master clock signal in response to the selection signals; Means for generating a first signal synchronizing said master clock signal to said delayed clock signal; Means for latching the multiplexed data synchronized with the first signal and outputting the latched data in response to a second predetermined signal; And means for receiving the master clock signal and generating the second signal for controlling the output latency of the latched data.

본 발명의 다른 특징에 의하면, 행들과 열들의 메트릭스로 배열된 메모리 셀들을 구비한 메모리 셀 어레이와; 어드레스 신호를 디코딩하여 상기 어레이의 행을 선택하기 위한 행 선택 회로와; 상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 열 선택 회로 및; 상기 선택된 메모리 셀로 기입될 데이터를 전달하는 스위칭 회로를 구비하며, 가변 가능한 데이터 입력 구조를 갖는 동기형 반도체 메모리 장치에 있어서, 마스터 클럭 신호를 입력받아 상기 데이터 입출력 구조를 알리는 선택 신호들에 응답하여 상기 마스터 클럭 신호를 지연시키는 수단과; 상기 선택 신호들에 응답하여 상기 기입될 데이터를 멀티플렉싱하고, 상기 지연 클럭 신호에 응답하여 상기 멀티플렉싱된 데이터를 출력하는 수단 및; 상기 스위칭 회로를 통해 상기 선택된 메모리 셀에 상기 멀티플렉싱 수단으로부터 출력된 상기 멀티플렉싱된 데이터를 구동하기 위한 수단을 포함하는 것을 특징으로 한다.According to another aspect of the invention, there is provided a memory cell array comprising memory cells arranged in a matrix of rows and columns; Row selection circuitry for decoding an address signal to select a row of said array; A column selection circuit for decoding the address signal to select a column of the array; A synchronous semiconductor memory device having a switching circuit for transferring data to be written to the selected memory cell, the synchronous semiconductor memory device having a variable data input structure, the synchronous semiconductor memory device comprising: receiving a master clock signal in response to selection signals informing the data input / output structure; Means for delaying the master clock signal; Means for multiplexing the data to be written in response to the selection signals and outputting the multiplexed data in response to the delay clock signal; Means for driving the multiplexed data output from the multiplexing means to the selected memory cell via the switching circuit.

본 발명의 또 다른 특징에 의하면, 행들과 열들의 메트릭스로 배열된 메모리 셀들을 구비한 메모리 셀 어레이와; 어드레스 신호를 디코딩하여 상기 어레이의 행을 선택하기 위한 행 선택 회로와; 상기 어드레스 신호를 디코딩하여 상기 어레이의 열을 선택하기 위한 열 선택 회로와; 상기 선택된 행 및 열의 메모리 셀에 저장된 데이터를 감지하고 증폭하는 감지 증폭기 및; 상기 선택된 메모리 셀로 기입될 데이터를 전달하는 스위칭 회로를 구비하며, 가변 가능한 데이터 입출력 구조를 갖는 동기형 반도체 메모리 장치에 있어서, 상기 데이터 입출력 구조를 알리는 선택 신호들에 응답하여 상기 감지 증폭된 데이터를 멀티플렉싱하는 독출 데이터 멀티플렉서와; 상기 선택 신호들에 응답하여 마스터 클럭 신호를 지연시킨 제 1 지연 클럭 신호를 출력하는 제 1 지연 수단과; 상기 제 1 지연 클럭 신호에 상기 마스터 클럭 신호를 동기시킨 제 1 신호를 발생하는 수단과; 상기 제 1 신호에 동기된 상기 멀티플렉싱된 데이터를 래치하고, 소정의 제 2 신호에 응답하여 상기 래치된 데이터를 출력하는 데이터 래치 수단과; 상기 마스터 클럭 신호를 입력받아 상기 래치된 데이터의 출력 레이턴시를 제어하기 위한 상기 제 2 신호를 발생하는 레이턴시 제어 수단과; 상기 마스터 클럭 신호를 입력받아 상기 선택 신호들에 응답하여 상기 마스터 클럭 신호를 지연시킨 제 2 지연 클럭 신호를 출력하는 제 2 지연 수단과; 상기 선택 신호들에 응답하여 상기 기입될 데이터를 멀티플렉싱하고, 상기 제 2 지연 클럭 신호에 응답하여 상기 멀티플렉싱된 데이터를 출력하는 기입 데이터 멀티플렉서 및; 상기 스위칭 회로를 통해 상기 선택된 메모리 셀에 상기 기입 데이터 멀티플렉서로부터 출력된 상기 데이터를 구동하기 위한 수단을 포함하는 것을 특징으로 한다.According to another aspect of the invention, there is provided a memory cell array comprising memory cells arranged in a matrix of rows and columns; Row selection circuitry for decoding an address signal to select a row of said array; A column selection circuit for decoding the address signal to select a column of the array; A sense amplifier for sensing and amplifying data stored in memory cells of the selected rows and columns; A synchronous semiconductor memory device having a switching circuit for transferring data to be written to the selected memory cell and having a variable data input / output structure, the synchronous semiconductor memory device comprising: multiplexing the sense amplified data in response to selection signals informing the data input / output structure. A read data multiplexer; First delay means for outputting a first delayed clock signal delaying a master clock signal in response to the selection signals; Means for generating a first signal synchronizing said master clock signal to said first delayed clock signal; Data latching means for latching the multiplexed data synchronized with the first signal and outputting the latched data in response to a second predetermined signal; Latency control means for receiving the master clock signal and generating the second signal for controlling the output latency of the latched data; Second delay means for receiving the master clock signal and outputting a second delayed clock signal delaying the master clock signal in response to the selection signals; A write data multiplexer which multiplexes the data to be written in response to the selection signals and outputs the multiplexed data in response to the second delayed clock signal; Means for driving the data output from the write data multiplexer to the selected memory cell via the switching circuit.

이와같은 장치에 의해서, 데이터 입출력 구조의 변화로 인한 게이트 지연 시간을 보상할 수 있다.Such a device can compensate for the gate delay time caused by the change in the data input / output structure.

이하 본 발명의 실시예에 따른 참조도면들 도 3 내지 도 8에 의거하여 상세히 설명한다.Reference drawings according to embodiments of the present invention will be described in detail with reference to FIGS. 3 to 8.

도 3, 도 4 및 도 7을 참조하면, 본 발명의 신규한 동기형 반도체 메모리 장치는 제 1 지연 회로 (first delay circuit) (114), 래치 신호 발생 회로 (latch signal generating circuit) (116), 레이턴시 제어 회로 (latency controlling circuit) (118), 그리고 제 2 지연 회로 (second delay circuit) (124)를 제공한다. 이와 같은 구성을 갖는 본 발명의 동기형 메모리 장치는 상기 제 1 지연 회로 (114)와 상기 래치 신호 발생 회로 (116)를 통해 데이터 출력 구조에 따른 독출 데이터 멀티플렉서 (108)에서의 게이트 지연 시간을 보상할 수 있고, 상기 레이턴시 제어 회로 (118)에 의해서 출력 레이턴시를 확보할 수 있다. 그 결과 데이터 래치 마진을 보장하고, 독출 오동작을 방지할 수 있다. 아울러, 데이터 입력 구조에 따른 기입 데이터 멀티플렉서 (122)에서의 게이트 지연 시간은 상기 제 2 지연 회로 (124)에 의해서 보상된다. 그 결과 데이터 설정 시간의 마진을 보장함으로써 기입 오동작을 방지할 수 있다.3, 4, and 7, the novel synchronous semiconductor memory device of the present invention includes a first delay circuit 114, a latch signal generating circuit 116, Latency controlling circuit 118 and second delay circuit 124 are provided. The synchronous memory device of the present invention having such a configuration compensates for the gate delay time in the read data multiplexer 108 according to the data output structure through the first delay circuit 114 and the latch signal generation circuit 116. The output latency can be ensured by the latency control circuit 118. As a result, data latch margin can be guaranteed and read malfunctions can be prevented. In addition, the gate delay time in the write data multiplexer 122 according to the data input structure is compensated by the second delay circuit 124. As a result, writing malfunction can be prevented by ensuring a margin of data setting time.

도 3은 본 발명의 바람직한 실시예에 따른 동기형 반도체 메모리 장치의 구성을 보여주는 블럭도이다. 도 4는 도 3의 제 1 지연 회로를 보여주는 회로도이고, 도 5는 독출 데이터 멀티플렉서의 상세 회로도이다. 그리고, 도 6은 도 3의 데이터 래치 회로를 보여주는 회로도이고, 도 7은 도 3의 제 2 지연 회로를 보여주는 회로도이다. 마지막으로, 도 8은 도 3의 기입 데이터 멀티플레서의 상세 회로도이다. 이하, 도 3 내지 도 8에 의거하여, 본 발명에 따른 구성 및 동작을 설명한다.3 is a block diagram illustrating a configuration of a synchronous semiconductor memory device according to an exemplary embodiment of the present invention. 4 is a circuit diagram illustrating a first delay circuit of FIG. 3, and FIG. 5 is a detailed circuit diagram of a read data multiplexer. 6 is a circuit diagram illustrating a data latch circuit of FIG. 3, and FIG. 7 is a circuit diagram illustrating a second delay circuit of FIG. 3. Finally, FIG. 8 is a detailed circuit diagram of the write data multiplexer of FIG. 3 to 8, the configuration and operation according to the present invention will be described.

도 3을 참조하면, 동기형 반도체 메모리 장치의 메모리 셀 어레이 (memory cell array) (100)는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와같이 행들과 열들의 매트릭스로 배열된 메모리 셀들을 구비하며, 정보 비트를 저장하기 위한 영역이다. 행 선택 회로 (row selecting circuit) (102)는 외부로부터 인가되는 어드레스 신호 (A)를 입력받아 상기 어드레스 신호 (A)에 의해서 어드레싱되는 상기 어레이 (100)의 행을 선택한다. 그리고, 열 선택 회로 (column selecting circuit) (104)는 상기 어드레스 신호 (A)를 입력받아, 상기 어드레스 신호에 의해서 어드레싱되는 상기 어레이 (100)의 열을 선택한다.Referring to FIG. 3, a memory cell array 100 of a synchronous semiconductor memory device may be configured to store memory cells arranged in a matrix of rows and columns, as is well known to those skilled in the art. And an area for storing information bits. A row selecting circuit 102 receives an address signal A applied from the outside and selects a row of the array 100 addressed by the address signal A. FIG. A column selecting circuit 104 receives the address signal A and selects a column of the array 100 addressed by the address signal.

감지 증폭 및 입출력 게이팅 회로 (sense amplifier and input/output gating circuit) (106)는 상기 행 및 열 선택 회로들 (102) 및 (104)에 의해서 선택되는 메모리 셀에 저장된 데이터를 감지하고 증폭하거나, 외부로부터 상기 선택된 메모리 셀에 기입될 데이터를 전달하는 역할을 한다.A sense amplifier and input / output gating circuit 106 senses and amplifies data stored in a memory cell selected by the row and column selection circuits 102 and 104, or externally. And transfers data to be written to the selected memory cell.

독출 데이터 멀티플렉서 (read data multiplexer) (108)는, 도 5에 도시된 바와같이, 외부로부터 인가되는 데이터 출력 구조를 알리는 신호 (×M)에 따라 상기 감지 증폭기 (106)에 의해서 감지 증폭된 데이터를 멀티플렉싱하기 위한 것이다. 즉, ×32의 데이터 출력 구조를 갖는 장치의 데이터 출력 경로를 ×16, ×8, 및 ×4의 그것에 맞도록 가변시키기 위한 것이다. 제 1 지연 회로 (114)는 마스터 클럭 신호 (CLK)를 입력받고 상기 신호 (×M)에 응답하여 상기 마스터 클럭 신호 (CLK)를 데이터 출력 구조에 따른 상기 멀티플레서 (108)의 게이트 지연 시간만큼 지연시킨 지연 클럭 신호 (PDLE)를 발생한다. 즉, ×32를 선택하기 위한 신호 (PX32E)가 활성화되는 경우의 마스터 클럭 신호 (CLK)의 지연 시간은 ×4를 선택하기 위한 신호 (PX4E)가 활성화되는 경우의 그것보다 짧다. 그리고, 도 5에 도시된 바와같이, ×32가 선택되는 경우 점선으로 표시된 패스를 따라 데이터 래치 회로 (110)로 전달되고, ×4가 선택되는 경우 실선으로 표시된 패스를 따라 데이터 래치 회로 (110)로 전달된다. 따라서, ×4의 데이터 출력 구조에 따른 게이트 지연 시간이 ×32의 데이터 출력 구조에 따른 게이트 지연 시간보다 길어짐을 알 수 있다.Read data multiplexer 108 reads the data sensed and amplified by the sense amplifier 106 according to a signal (× M) indicating a data output structure applied from the outside, as shown in FIG. For multiplexing. In other words, the data output path of the device having the data output structure of x32 is varied so as to correspond to that of x16, x8, and x4. The first delay circuit 114 receives a master clock signal CLK and sends the master clock signal CLK by the gate delay time of the multiplexer 108 according to a data output structure in response to the signal XM. Generate a delayed delayed clock signal PDLE. That is, the delay time of the master clock signal CLK when the signal PX32E for selecting x32 is activated is shorter than that when the signal PX4E for selecting x4 is activated. As shown in FIG. 5, when x32 is selected, the data latch circuit 110 is transferred to the data latch circuit 110 along the path indicated by the dotted line, and when x4 is selected, the data latch circuit 110 is along the path indicated by the solid line Is delivered to. Therefore, it can be seen that the gate delay time according to the data output structure of × 4 is longer than the gate delay time according to the data output structure of × 32.

그리고, 래치 신호 발생 회로 (116)는 상기 마스터 클럭 신호 (CLK)을 상기 지연 클럭 신호 (PDLE)에 동기시킨 래치 신호 (DLn_E)을 발생한다. 즉, 상기 제 1 지연 회로 (114)에 의해서 상기 독출 데이터 멀티플렉서 (108)의 데이터 출력 구조에 따른 게이트 지연 시간이 보상된 상기 지연 클럭 신호 (PDLE)에 상기 마스터 클럭 신호 (CLK)을 동기시킴으로써 데이터 래치 회로 (110)의 래치 시간의 마진을 확보할 수 있다. 레이턴시 제어 회로 (118)는 상기 마스터 클럭 신호 (CLK)을 입력받고, 외부로부터의 제어 신호 (C_latency)에 따라 상기 데이터 래치 회로 (110)의 출력 레이턴시를 제어하기 위한 신호 (CDQ_n)을 발생한다.The latch signal generation circuit 116 generates a latch signal DLn_E in which the master clock signal CLK is synchronized with the delay clock signal PDLE. That is, the first delay circuit 114 synchronizes the master clock signal CLK with the delay clock signal PDLE whose gate delay time is compensated for according to the data output structure of the read data multiplexer 108. The latch time margin of the latch circuit 110 can be secured. The latency control circuit 118 receives the master clock signal CLK and generates a signal CDQ_n for controlling the output latency of the data latch circuit 110 according to a control signal C_latency from the outside.

상기 데이터 래치 회로 (data latch circuit) (110)는 상기 회로 (116)로부터 출력된, 즉 데이터 출력 구조에 따라 상기 독출 데이터 멀티플렉서 (108)에 의해서 발생되는 게이트 지연 시간이 보상된, 신호 (DLn_E)에 응답하여 상기 멀티플렉서 (108)로부터 출력되는 데이터를 래치한다. 그리고, 상기 레이턴시 제어 회로 (118)로부터 출력되는 상기 신호 (CDQn)에 응답하여 상기 래치된 데이터를 데이터 출력 버퍼 회로 (data output buffer circuit) (112)를 통해 외부로 출력하게 된다.The data latch circuit 110 outputs the signal DLn_E output from the circuit 116, i.e., the gate delay time generated by the read data multiplexer 108 in accordance with the data output structure is compensated. In response, the data output from the multiplexer 108 is latched. The latched data is output to the outside through a data output buffer circuit 112 in response to the signal CDQn output from the latency control circuit 118.

기입 데이터 멀티플렉서 (write data multiplexer) (122)는, 도 8에 도시된 바와같이, 데이터 입력 구조를 알리는 신호 (×M)에 응답하여 데이터 입력 버퍼 회로 (data input buffer circuit) (120)를 통해 인가되는 데이터를 멀티플레싱한다. 제 2 지연 회로 (124)는, 도 7에 도시된 바와같이, 상기 마스터 클럭 신호 (CLK)을 입력받고, 상기 데이터 입력 구조를 알리는 신호 (×M)에 응답하여 상기 마스터 클럭 신호 (CLK)을 지연시킨 지연 클럭 신호 (PCLKD)을 출력한다. 즉, 즉, ×4를 선택하기 위한 신호 (PX4E)가 활성화되는 경우의 마스터 클럭 신호 (CLK)의 지연 시간은 ×32를 선택하기 위한 신호 (PX32E)가 활성화되는 경우의 그것보다 길어진다. 앞서 설명한 바와같이, ×32에서 ×16 또는 ×4로 데이터 입력 구조를 가변하는 경우, 도 8에 알 수 있듯이, ×4 또는 ×16의 상기 기입 데이터 멀티플렉서 (122) 내의 게이트 지연 시간은 ×32의 그것보다 길어진다.A write data multiplexer 122 is applied through a data input buffer circuit 120 in response to a signal (× M) indicating the data input structure, as shown in FIG. Multiplex the data. As shown in FIG. 7, the second delay circuit 124 receives the master clock signal CLK and receives the master clock signal CLK in response to a signal xM indicating the data input structure. Output the delayed delayed clock signal PCLKD. That is, the delay time of the master clock signal CLK when the signal PX4E for selecting x4 is activated becomes longer than that when the signal PX32E for selecting x32 is activated. As described above, when the data input structure is varied from x32 to x16 or x4, as shown in FIG. 8, the gate delay time in the write data multiplexer 122 of x4 or x16 is equal to x32. Longer than that.

따라서, 데이터 입력 구조에 따라 지연되는 시간에 따라 클럭 신호의 지연 시간을 조정하여 상기 기입 데이터 멀티플렉서 (122)에 의해서 멀티플레싱된 데이터를 출력시키게 된다. 그리고, 기입 드라이버 (126)는 입출력 게이팅 회로 (106)을 통해 상기 선택된 메모리 셀에 상기 출력된 데이터를 구동한다. 이로써, 데이터 입력 구조에 따라 발생되는 상기 멀티플레서 (122)의 게이트 지연 시간에 해당하는 기입 데이터 설정 시간의 마진을 확보할 수 있고, 그 결과 기입 오동작을 방지할 수 있다.Therefore, the delayed time of the clock signal is adjusted according to the delayed time according to the data input structure to output the data multiplexed by the write data multiplexer 122. The write driver 126 then drives the output data to the selected memory cell via the input / output gating circuit 106. As a result, a margin of the write data setting time corresponding to the gate delay time of the multiplexer 122 generated according to the data input structure can be ensured, and as a result, write malfunction can be prevented.

상기한 바와같이, 데이터 입출력 구조에 따라 기입/독출 데이터 멀티플렉서에 의해서 발생되는 게이트 지연 시간을 클럭 지연 회로를 통해 보상함으로써 기입/독출 동작시의 데이터 설정 마진의 감소로 인한 오동작을 방지할 수 있다.As described above, the gate delay time generated by the write / read data multiplexer according to the data input / output structure is compensated through the clock delay circuit to prevent malfunction due to the reduction of the data setting margin during the write / read operation.

도 1은 종래 기술에 따른 데이터 래치 신호용 클럭 지연 회로를 보여주는 회로도;1 is a circuit diagram showing a clock delay circuit for a data latch signal according to the prior art;

도 2는 종래 기술에 따른 기입 데이터 멀티플레서용 클럭 지연 회로를 보여주는 회로도;2 is a circuit diagram showing a clock delay circuit for a write data multiplexer according to the prior art;

도 3은 본 발명의 바람직한 실시예에 따른 동기형 반도체 메모리 장치의 구성을 보여주는 블럭도;3 is a block diagram showing a configuration of a synchronous semiconductor memory device according to a preferred embodiment of the present invention;

도 4는 도 3의 제 1 지연 회로를 보여주는 회로도;4 is a circuit diagram illustrating a first delay circuit of FIG. 3;

도 5는 도 3의 독출 데이터 멀티플렉서의 상세 회로를 보여주는 회로도;5 is a circuit diagram showing a detailed circuit of the read data multiplexer of FIG.

도 6은 도 3의 데이터 래치 회로를 보여주는 회로도;6 is a circuit diagram illustrating a data latch circuit of FIG. 3;

도 7은 도 3의 제 2 지연 회로를 보여주는 회로도;7 is a circuit diagram illustrating a second delay circuit of FIG. 3;

도 8은 도 3의 기입 데이터 멀티플레서의 상세 회로를 보여주는 회로도,8 is a circuit diagram illustrating a detailed circuit of the write data multiplexer of FIG. 3;

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

100 : 메모리 셀 어레이 102 : 행 선택 회로100: memory cell array 102: row selection circuit

104 : 열 선택 회로 106 : 감지 증폭 및 입출력 게이팅 회로104: column selection circuit 106: sense amplification and input and output gating circuit

108 : 독출 데이터 멀티플렉서 110 : 데이터 래치 회로108: read data multiplexer 110: data latch circuit

112 : 데이터 출력 버퍼 회로 114 : 제 1 지연 회로112: data output buffer circuit 114: first delay circuit

116 : 래치 신호 발생 회로 118 : 레이턴시 제어 회로116: latch signal generation circuit 118: latency control circuit

120 : 데이터 입력 버퍼 회 122 : 기입 데이터 멀티플렉서120: data input buffer times 122: write data multiplexer

124 : 제 2 지연 회로 126 : 기입 드라이버 회로 124: second delay circuit 126: write driver circuit

Claims

A memory cell array having memory cells arranged in a matrix of rows and columns; Row selection circuitry for decoding an address signal to select a row of said array; A column selection circuit for decoding the address signal to select a column of the array; A synchronous semiconductor memory device having a sense amplifier for sensing and amplifying data stored in memory cells of the selected rows and columns, the synchronous semiconductor memory device having a variable data output structure,

Means for multiplexing the sense amplified data in response to selection signals indicative of the data input / output structure;

Means for delaying a master clock signal in response to the selection signals;

Means for generating a first signal synchronizing said master clock signal to said delayed clock signal;

Means for latching the multiplexed data synchronized with the first signal and outputting the latched data in response to a second predetermined signal;

And means for receiving the master clock signal and generating the second signal for controlling the output latency of the latched data.

A memory cell array having memory cells arranged in a matrix of rows and columns; Row selection circuitry for decoding an address signal to select a row of said array; A column selection circuit for decoding the address signal to select a column of the array; A synchronous semiconductor memory device having a switching circuit for transferring data to be written to the selected memory cell and having a variable data input structure,

Means for receiving a master clock signal and delaying the master clock signal in response to selection signals informing of the data input / output structure;

Means for multiplexing the data to be written in response to the selection signals and outputting the multiplexed data in response to the delay clock signal;

Means for driving the multiplexed data output from the multiplexing means to the selected memory cell via the switching circuit.

A memory cell array having memory cells arranged in a matrix of rows and columns; Row selection circuitry for decoding an address signal to select a row of said array; A column selection circuit for decoding the address signal to select a column of the array; A sense amplifier for sensing and amplifying data stored in memory cells of the selected rows and columns; A synchronous semiconductor memory device having a switching circuit for transferring data to be written to the selected memory cell and having a variable data input / output structure,

A read data multiplexer for multiplexing the sense amplified data in response to selection signals informing of the data input / output structure;

First delay means for outputting a first delayed clock signal delaying a master clock signal in response to the selection signals;

Means for generating a first signal synchronizing said master clock signal to said first delayed clock signal;

Data latching means for latching the multiplexed data synchronized with the first signal and outputting the latched data in response to a second predetermined signal;

Latency control means for receiving the master clock signal and generating the second signal for controlling the output latency of the latched data;

Second delay means for receiving the master clock signal and outputting a second delayed clock signal delaying the master clock signal in response to the selection signals;

A write data multiplexer which multiplexes the data to be written in response to the selection signals and outputs the multiplexed data in response to the second delayed clock signal;

Means for driving the data output from the write data multiplexer to the selected memory cell through the switching circuit.