KR100496315B1 - Error amplifier with high slew rate - Google Patents

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Abstract

본 발명은 고슬루율 에러 증폭회로에 관한 것으로서, 더 상세하게는 종래 에러 증폭기의 기본 구조에 비교기와 MOS를 추가하여 필요시 전류 공급을 증가시킴으로써 전류 소모를 줄이며 동시에 시스템의 안전성에도 영향을 주지 않는 빠른 시스템 응답 속도를 위한 고슬루율(slew rate)을 갖는 에러 증폭회로에 관한 것이다.The present invention relates to a high slew rate error amplification circuit, and more particularly, by adding a comparator and a MOS to the basic structure of a conventional error amplifier, thereby increasing the current supply if necessary to reduce the current consumption and at the same time does not affect the safety of the system. An error amplifier circuit having a high slew rate for system response speed is provided.

본 발명의 고슬루율 에러 증폭회로는 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); 상기 M8과 M6의 드레인에 연결되는 Vout; 및 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4); 로 구성되는 증폭 회로와, 상기 Vout에 드레인이 연결되고 스위칭 역할을 하는 스위칭 수단; 상기 PMOS와 함께 전류 반복기를 이루는 PMOS; 및 상기 입력단과 공통으로 연결되어 상기 스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(PDRIVE);로 구성되는 부가 회로로 구성되는 것을 특징으로 한다.In the high slew rate error amplifier circuit of the present invention, a positive input (INP) and a negative input (INN) are connected to a differential-pair consisting of PMOS (M1, M2), so that two PMOS (M7, M8) and NMOS are connected. Each current repeater consisting of M5 and M6; Vout connected to the drains of the M8 and M6; And NMOSs M3 and M4 configured as a load of the current repeater. An amplifier circuit comprising: a switching means connected to a drain of the Vout and serving as a switching function; A PMOS forming a current repeater together with the PMOS; And a comparator (PDRIVE) connected to the input terminal in common to drive the switching means on / off.

Description

고슬루율 에러 증폭회로 {Error amplifier with high slew rate}Error amplifier with high slew rate

본 발명은 고슬루율 에러 증폭회로에 관한 것으로서, 더 상세하게는 종래 에러 증폭기의 기본 구조에 비교기와 MOS를 추가하여 필요시 전류 공급을 증가시킴으로써 전류 소모를 줄이며 동시에 시스템의 안전성에도 영향을 주지 않는 빠른 시스템 응답 속도를 위한 높은 슬루율(slew rate)을 갖는 에러 증폭회로에 관한 것이다.The present invention relates to a high slew rate error amplification circuit, and more particularly, by adding a comparator and a MOS to the basic structure of a conventional error amplifier, thereby increasing the current supply if necessary to reduce the current consumption and at the same time does not affect the safety of the system. An error amplifier circuit having a high slew rate for system response speed is provided.

도 1은 본 발명의 에러 증폭기가 사용될 수 있는 응용 시스템의 한 예로서 승압(voltage boost) DC-DC 컨버터를 보여준다.1 shows a voltage boost DC-DC converter as an example of an application system in which the error amplifier of the present invention may be used.

도 1은 전류-프로그램 제어(current-programmed control) 방식을 보여주고 있으나 본 발명은 다른 방식에도 적용 가능함은 물론이다.Figure 1 shows a current-programmed control scheme, but the invention is of course applicable to other schemes as well.

기본 원리는 일정한 주기를 갖는 클록(Clock) 신호에 의해 SR-래치(Latch)가 셋(set)되고 리셋(reset)되는 타이밍은 피드백 시스템과 비교기(comparator)에 의해 결정된다.The basic principle is that the timing at which an SR-Latch is set and reset by a clock signal having a constant period is determined by a feedback system and a comparator.

시스템의 출력인 Vout은 두 개의 저항(R3,R4)에 의해 전압 조절(voltage scale)된 후 피드백되어서, 기준 전압(reference voltage)인 Vref와 에러 증폭기에 의해 비교된다.The output of the system, Vout, is voltage scaled by two resistors (R3, R4) and then fed back so that the reference voltage, Vref, is compared by an error amplifier.

만약 피드백된 신호가 Vref보다 작으면 에러 증폭기(Error Amp)의 전압은 올라가게 된다.If the feedback signal is less than Vref, the voltage of the error amplifier (Error Amp) goes up.

따라서 비교기의 네거티브 입력 전압이 올라간다.Thus, the negative input voltage of the comparator rises.

이 결과 비교기의 출력이 하이(high)가 되는 타이밍은 늦어지게 되어 SR-래치(Latch)가 리셋되는 시간도 늦어지며, 이에 따라 스위칭 역할을 하는 NMOS(M1)을 on/off 하는 PWM 펄스의 듀티(duty)가 증가하며 출력 전압 Vout을 올려주는 작용을 한다.As a result, the timing at which the output of the comparator becomes high becomes slow, and the time for SR-latch reset is also delayed, thus the duty of the PWM pulse to turn on / off the NMOS M1 serving as a switching function. (duty) increases and increases the output voltage Vout.

도 1의 회로에서는 OTA(operational transconductance amplifier) 에러 증폭기와 에러 증폭기 출력단에 저항과 캐퍼시터를 연결하여 적절한 위치에 폴(pole)과 제로(zero)를 발생시켜서 안정성(stability)을 향상시킨다.In the circuit of FIG. 1, a resistance and a capacitor are connected to an operational transconductance amplifier (OTA) error amplifier and an error amplifier output terminal to generate poles and zeros at appropriate positions, thereby improving stability.

도 2는 OTA 에러 증폭기를 사용한 보상(compensation) 회로를 보여준다.2 shows a compensation circuit using an OTA error amplifier.

한 개의 저항(R1)과 두개의 캐퍼시터(C1,C2)를 연결함으로서 폴과 제로를 발생시켜서 기존의 에러 증폭기 특성이 새로운 A-B 특성 곡선(characteristic curve)을 가지도록 만들어 준다.By connecting one resistor (R 1 ) and two capacitors (C 1 , C 2 ), it generates poles and zeros, making the existing error amplifier characteristic have a new AB characteristic curve.

상기한 회로에서 문제가 되는 것은 OTA 에러 증폭기의 전류 드라이빙(current driving) 능력이다.A problem in the above circuit is the current driving capability of the OTA error amplifier.

일반적으로 보상 캐퍼시터는 수 nF에 달하는 큰 값을 가진다.In general, the compensation capacitor has a large value of several nF.

따라서 큰 값을 갖는 캐퍼시터를 사용할 경우, 에러 증폭기에서는 슬루잉(slewing) 현상이 발생한다.Therefore, when using a capacitor having a large value, slewing occurs in the error amplifier.

즉, OTA에서 캐퍼시터로 공급 가능한 전류가 한정되어 에러 증폭기의 출력전압이 빠르게 변하지 못하는 문제가 발생한다.In other words, the current that can be supplied from the OTA to the capacitor is limited, so that the output voltage of the error amplifier does not change quickly.

이 경우 도 1에서 비교기(Comparator)의 네거티브 입력 신호의 동작속도가 매우 느려지게 되어서 전체 시스템의 제어 성능이 대폭 하락하게 된다.In this case, the operating speed of the negative input signal of the comparator in FIG. 1 becomes very slow, thereby greatly reducing the control performance of the entire system.

이러한 슬루(slew) 현상을 해결하기 위해서는 높은 슬루율(slew rate)을 갖는 에러 증폭기가 필요하나, 이 경우 첫째, 슬루율을 높이기 위해서 높은 전류를 공급해야 하므로 에러 증폭기의 전류 소모가 매우 높아지고, 둘째 도 1의 제어기는 피드백 시스템이므로 에러 증폭기의 전류를 지나치게 높이면 피드백 시스템의 안정성에 문제가 발생할 우려가 있다.In order to solve this slew phenomenon, an error amplifier with a high slew rate is required, but in this case, first, since a high current must be supplied to increase the slew rate, the current consumption of the error amplifier becomes very high. Since the controller of FIG. 1 is a feedback system, excessively increasing the current of the error amplifier may cause a problem in the stability of the feedback system.

즉, 불안정한 시스템이 될 수 있다.That can be an unstable system.

도 3은 OTA 에러 증폭기의 한 예를 보여준다.3 shows an example of an OTA error amplifier.

INP는 포지티브 입력(positive input)이며, INN은 네거티브 입력(negative input)을 의미한다.INP stands for positive input, and INN stands for negative input.

각각의 입력 단자는 차동-쌍(M1,M2)에 연결되고 전류반복기((M7,M8),(M5,M6)를 통하여 출력인 Vout에 연결된다.Each input terminal is connected to a differential-pair (M1, M2) and through the current repeaters (M7, M8), (M5, M6) to the output Vout.

M3과 M4는 전류 반복기 부하(current mirror load)가 된다.M3 and M4 become current mirror loads.

출력단의 출력 임피던스인 Rout은 OTA 특성 대로 수 ㏁에서 수십 ㏁이상의 매우 높은 임피던스 값을 가진다.Rout, the output impedance of the output stage, has a very high impedance value from several ㏁ to several tens of 대로 according to OTA characteristics.

Rout은 아래의 수학식 1과 같이 과 의 병렬 저항값이 된다.Rout is expressed by Equation 1 below. and Becomes the parallel resistance of.

여기서 과 은 각각 NMOS(M6)와 PMOS(M8)의 소신호 출력저항(small-signal output resistance)을 의미한다.here and Denotes the small-signal output resistance of the NMOS M6 and the PMOS M8, respectively.

또한 OTA의 DC 이득(AV)은 수학식 2가 된다.In addition, the DC gain A V of the OTA becomes Equation 2.

여기서, 는 차동-쌍인 PMOS(M1)와 PMOS(M2)의 트랜스컨덕턴스(transconductance)를 의미하며 일반적으로 PMOS(M1)와 PMOS(M2)는 같은 사이즈를 가지므로 같은 값인 으로 표시한다.here, Denotes the transconductance of the differential-pair PMOS (M1) and PMOS (M2). In general, PMOS (M1) and PMOS (M2) have the same size, so Indicated by.

소신호(small-signal) 분석에서 출력단의 전류는 이 된다.In small-signal analysis, the output current is Becomes

그러나 실제 공급될 수 있는 최대 전류는 대전류(large-signal) 분석으로 계산하게 된다.However, the actual maximum current that can be supplied is calculated by large-signal analysis.

PMOS(M0)에 흐르는 테일 전류를 Itail이라 하면 Vout에 공급될 수 있는 최대 전류 Imax는 수학식 3이 된다.If the tail current flowing through the PMOS M0 is Itail, the maximum current Imax that can be supplied to Vout is expressed by Equation 3 below.

여기서 과 은 각각 PMOS(M8)와 PMOS(M7)의 폭(width)을 의미하며 일반적인 전류반복기(current mirror)의 설계방식처럼 길이(length)는 같다고 가정하였다.here and Denotes the widths of the PMOS M8 and the PMOS M7, respectively, and the lengths are assumed to be the same as in the general current mirror design.

상기 수학식 3에서 Imax를 증가시키기 위해서는 Itail을 키우거나 을 증가시키는 것이 일반적이다.In order to increase Imax in Equation 3, Itail is increased or It is common to increase.

그러나 전술한 바와 같이 이러한 방법은 영입력 전류(quiescent current)를 증가시킴으로써 전체 전류소모를 증가시키는 단점과 시스템의 안정성 조절을 어렵게 할 수 있다.However, as described above, this method can increase the quiescent current, making it difficult to control the stability and stability of the system.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 종래 에러 증폭기의 기본 구조에 2개의 비교기와 다수개의 MOS를 추가하여 필요한 경우에만 전류 공급을 증가시킴으로써 전류 소모를 줄이며 동시에 시스템의 안전성에도 영향을 주지 않는 고슬루율 에러 증폭회로를 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to add two comparators and a plurality of MOSs to the basic structure of a conventional error amplifier, thereby reducing the current consumption by increasing the current supply only when necessary, and at the same time the system. To provide a high slew rate error amplification circuit that does not affect the safety of the circuit.

상술한 목적을 달성하기 위하여 본 발명은, 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); 상기 M8과 M6의 드레인에 연결되는 Vout; 및 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4); 로 구성되는 증폭 회로와, 상기 Vout에 드레인이 연결되고 스위칭 역할을 하는 스위칭 수단; 상기 PMOS와 함께 전류 반복기를 이루는 PMOS; 및 상기 입력단과 공통으로 연결되어 상기 스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(PDRIVE);로 구성되는 부가 회로로 구성되는 것을 특징으로 한다.또한, 본 발명은 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); 상기 M8과 M6의 드레인에 연결되는 Vout; 및 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);로 구성되는 증폭 회로와, 상기 Vout에 드레인이 연결되고 상기 PMOS와 함께 전류 반복기를 이루는 PMOS; 상기 PMOS의 게이트에 연결되어 스위칭 역할을 하는 제3스위칭 수단; 상기 입력단과 공통으로 연결되어 상기 제3스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(PDRIVE); 및 상기 비교기(PDRIVE)와 인버터(N1)를 통해 연결되어 스위칭 역할을 하는 제4스위칭 수단;으로 구성되는 부가 회로로 구성되는 것을 특징으로 한다.In order to achieve the above object, the present invention, the positive input (INP) and the negative input (INN) is connected to a differential-pair consisting of PMOS (M1, M2) two PMOS (M7, M8) And respective current mirrors comprising NMOSs M5 and M6; Vout connected to the drains of the M8 and M6; And NMOSs M3 and M4 configured as a load of the current repeater. An amplifier circuit comprising: a switching means connected to a drain of the Vout and serving as a switching function; A PMOS forming a current repeater together with the PMOS; And a comparator (PDRIVE) connected in common with the input terminal to drive the switching means to be turned on / off. The present invention also includes a positive input (INP) and a negative input. (INN) is connected to a differential-pair consisting of PMOSs (M1, M2), each current repeater consisting of two PMOSs (M7, M8) and NMOSs (M5, M6); Vout connected to the drains of the M8 and M6; And an NMOS (M3, M4) configured as a load of the current repeater; a PMOS having a drain connected to the Vout and forming a current repeater together with the PMOS; Third switching means connected to a gate of the PMOS and serving as a switching; A comparator (PDRIVE) connected to the input terminal in common to drive the third switching means to be turned on / off; And a fourth switching means connected through the comparator PDRIVE and the inverter N1 to perform a switching role.

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이하 본 발명의 실시예에 대하여 첨부된 도면을 참고로 그 구성 및 작용을 설명하기로 한다.Hereinafter, the configuration and operation of the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명의 일실시예에 따른 에러 증폭기의 회로도이다.4 is a circuit diagram of an error amplifier according to an embodiment of the present invention.

도시된 바와 같이, 도 3과 MOS(M0)에서 MOS(M8) 까지의 기본 구조는 동일하고, 여기에 두개의 비교기(PDRIVE,NDRIVE)와 4개의 MOS(M9,∼,M12)가 추가되어 필요시 전류를 공급시켜 주는 역할을 한다.As shown, the basic structure from MOS (M0) to MOS (M8) is the same, and two comparators (PDRIVE, NDRIVE) and four MOSs (M9, M12, M12) are required. It serves to supply current.

즉, Vout은 종래 구조처럼 PMOS(M8)와 NMOS(M6)의 드레인에 연결되고 또한 스위칭 역할을 하는 PMOS(M10)와 NMOS(M11)의 드레인에 연결된다.That is, Vout is connected to the drains of the PMOS M8 and the NMOS M6 as in the conventional structure, and also to the drains of the PMOS M10 and the NMOS M11 serving as switching functions.

상부의 PMOS(M7,M8,M9) 3개가 하나의 전류반복기를 이루고 하부의 NMOS(M4,M6,M12) 3개가 다른 하나의 전류 반복기를 이룬다.Three PMOSs (M7, M8, M9) at the top form one current repeater, and three NMOSs (M4, M6, M12) at the bottom form one current repeater.

2개의 비교기(PDRIVE,NDRIVE)는 각각 PMOS(M10)와 NMOS(M11)를 드라이브하여 on/off 시켜주는 비교기이다.The two comparators (PDRIVE, NDRIVE) are comparators for driving PMOS (M10) and NMOS (M11) to turn on and off.

이때 비교기의 입력은 에러 증폭기의 입력단(INN,INP)과 공통으로 연결된다.At this time, the input of the comparator is commonly connected to the input terminals INN and INP of the error amplifier.

상기 비교기(PDRIVE 또는 NDRIVE) 내부에는 입력단이 연결된 차동쌍의 미스매치(mismatch)나 전류 반복기 부하(current mirror load, (M3,M4))의 미스매치에 의한 내장 오프셋(built-in offset)이 존재하여 에러 증폭기의 차동 입력(differential input)이 적정값 이내의 정상 동작 상태에서는 PMOS(M10)나 NMOS(M11)가 off되어 PMOS(M9) 및 NMOS(M12)의 전류 반복기는 동작하지 않게 된다.Inside the comparator (PDRIVE or NDRIVE) there is a built-in offset due to a mismatch of a mismatch of a differential pair or a current mirror load (M3, M4) connected to an input terminal. Therefore, in the normal operation state where the differential input of the error amplifier is within an appropriate value, the PMOS M10 or NMOS M11 is turned off, and the current repeaters of the PMOS M9 and NMOS M12 do not operate.

내장 오프셋을 발생시키기 위해서는 입력쌍(input-pair)(M1,M2)이나 전류 반복기 부하(M3,M4)의 폭(width) 또는 길이(length)를 다르게 하는 방식을 선택할 수 있다.To generate an internal offset, a method of varying the width or length of input pairs M1 and M2 or current repeater loads M3 and M4 may be selected.

상기 폭 또는 길이의 미스매치를 조절함으로써 내장 오프셋 전압의 크기를 조절한다.The magnitude of the internal offset voltage is adjusted by adjusting the mismatch of the width or length.

상기 구성에서 높은 포지티브 슬루율만 필요한 경우라면 비교기(PDRIVE)와 PMOS(M9,M10)만으로 간단하게 회로를 구성할 수 있고, 반대로 높은 네거티브 슬루율만 필요한 경우라면, 비교기(NDRIVE)와 NMOS(M11,M12)만으로 간단하게 회로를 구성할 수 있다.If only a high positive slew rate is required in the above configuration, the circuit can be simply configured with only the comparators PDRIVE and PMOS (M9, M10). The circuit can be easily configured with only M12).

도 4의 동작을 좀 더 구체적으로 설명하면, 도 1에서 DC-DC 컨버터 출력에 큰 오차가 발생하여 에러 증폭기(Error Amp) 입력단 중에서 Vinp가 Vinn 보다 매우 큰 값(Vinp≫Vinn))이 입력될 경우에, 종래에는 도 3에서 처럼 Imax가 PMOS(M8)를 통해 에러 증폭기 출력으로 공급된다.Referring to FIG. 4 in more detail, a large error occurs in the output of the DC-DC converter in FIG. 1, and a value of Vinp that is much larger than Vinn (Vinp »Vinn) is input among the error amplifier (Error Amp) input terminals. In this case, conventionally, Imax is supplied to the error amplifier output through the PMOS M8 as in FIG.

그러나 본 발명에 따른 에러 증폭기에서는 Imax와 함께 PMOS(M9)로 미러(mirror)된 전류가 공급되고, 이때 PMOS(M9)를 통해서 추가로 공급되는 전류값은 수학식 4가 된다.However, in the error amplifier according to the present invention, the mirrored current is supplied to the PMOS M9 together with Imax, and at this time, the current value additionally supplied through the PMOS M9 is represented by Equation 4.

상기 는 DC-DC 컨버터 시스템이 안정되어 에러 증폭기 입력단의 전압 차이가 작을 때는 흐르지 않는다.remind Does not flow when the DC-DC converter system is stable and the voltage difference across the error amplifier input is small.

즉, 평상시에는 전류를 소모시키지 않고 많은 전류가 필요한 경우에만 흐르게 된다.That is, it usually flows only when a large amount of current is needed without consuming current.

따라서 전류소모를 줄이면서 동시에 시스템의 안전성에도 영향을 주지 않는 장점을 가진다.Therefore, it has the advantage of reducing the current consumption and at the same time does not affect the safety of the system.

같은 개념으로 만약 Vinn에 Vinp보다 매우 큰 값이 입력되면(즉, 내장 오프셋 이상의 차이가 발생하면) PMOS(M9) 대신에 NMOS(M12)를 통해서 많은 양의 추가 전류가 공급되고 추가되는 전류값은 수학식 5가 된다.In the same way, if Vinn enters a value that is much larger than Vinp (i.e. a difference over built-in offset), a large amount of additional current is supplied through NMOS (M12) instead of PMOS (M9) and the current value (5).

도 5는 본 발명의 다른 실시예에 따른 에러 증폭기의 회로도이다.5 is a circuit diagram of an error amplifier according to another embodiment of the present invention.

도시된 바와 같이, 도 3과 MOS(M0)에서 MOS(M8) 까지의 기본 구조는 동일하고, 여기에 두개의 비교기(PDRIVE,NDRIVE)와 6개의 MOS(M13,∼,M18)가 추가되어 필요시 전류를 공급시켜 주는 역할을 한다.As shown, the basic structure from MOS (M0) to MOS (M8) is the same, and two comparators (PDRIVE, NDRIVE) and six MOSs (M13,-, M18) are added to this. It serves to supply current.

즉, Vout은 종래 구조처럼 PMOS(M8)와 NMOS(M6)의 드레인에 연결되고 또한 전류 반복기의 PMOS(M13)와 NMOS(M16)의 드레인에 연결된다.That is, Vout is connected to the drains of PMOS M8 and NMOS M6 as in the conventional structure, and also to the drains of PMOS M13 and NMOS M16 of the current repeater.

상부의 PMOS(M7,M8,M13) 3개가 하나의 전류반복기를 이루고 하부의 NMOS(M4,M6,M16) 3개가 다른 하나의 전류 반복기를 이룬다.Three upper PMOS (M7, M8, M13) forms one current repeater, and three lower NMOS (M4, M6, M16) forms another current repeater.

PMOS(M14,M17)와 NMOS(M15,M18)는 스위칭 역할을 한다.The PMOS M14 and M17 and the NMOS M15 and M18 serve as switching.

2개의 비교기(PDRIVE,NDRIVE)는 각각 PMOS(M14)와 NMOS(M15)를 드라이브하여 on/off 시켜주는 비교기이다.The two comparators (PDRIVE, NDRIVE) are comparators that drive PMOS (M14) and NMOS (M15), respectively, and turn them on and off.

비교기(PDRIVE,NDRIVE)의 출력이 인버터(N1,N2)를 통해 PMOS(M17)와 NMOS(M18)에 연결되고 이에 의해 PMOS(M14)와 NMOS(M15)는 각각 on 또는 off되는 동작이 반대로 된다.The outputs of the comparators PDRIVE and NDRIVE are connected to the PMOS M17 and the NMOS M18 through the inverters N1 and N2, thereby inverting the operation of turning on or off the PMOS M14 and the NMOS M15, respectively. .

상기 구성에서 높은 포지티브 슬루율만 필요한 경우라면 비교기(PDRIVE)와 PMOS(M13,M14,M17)), 인버터(N1)만으로 간단하게 회로를 구성할 수 있고, 반대로 높은 네거티브 슬루율만 필요한 경우라면, 비교기(NDRIVE)와 NMOS(M15,M16,M18), 인버터(N2)만으로 간단하게 회로를 구성할 수 있다.If only a high positive slew rate is required in the above configuration, the circuit can be simply configured using only the comparator (PDRIVE), the PMOS (M13, M14, and M17), and the inverter (N1). The circuit can be easily configured with only the comparator NDRIVE, the NMOS M15, M16 and M18, and the inverter N2.

도 4는 스위칭 역할을 하는 PMOS(M10)나 NMOS(M11)가 전류 반복기를 구성하는 PMOS(M9)나 NMOS(M12)의 드레인에 연결되어 있으나 도 5에서는 스위칭 역할을 하는 PMOS(M14)나 NMOS(M15)가 전류 반복기를 구성하는 PMOS(M13)나 NMOS(M16)의 게이트에 연결되어 있다는 것이 다르다.4 is connected to the drain of the PMOS M9 or NMOS M12 constituting the current repeater, but the PMOS M14 or NMOS serving as the switching function is shown in FIG. The difference is that M15 is connected to the gate of PMOS M13 or NMOS M16 that constitutes a current repeater.

따라서 비교기(PDRIVE)가 PMOS(M14)를 on할 때 전류 반복기(M7,M8,M13)가 동작하고, 비교기(NDRIVE)가 NMOS(M15)를 on할 때 전류 반복기(M4,M6,M16)가 동작한다.Therefore, when the comparator PDRIVE turns on the PMOS M14, the current repeaters M7, M8, M13 operate, and when the comparator NDRIVE turns on the NMOS M15, the current repeaters M4, M6, M16 operate. It works.

즉 PMOS(M13)나 NMOS(M18)를 통해서 도 4와 같이 추가 전류가 전달된다.That is, additional current is transferred through the PMOS M13 or the NMOS M18 as shown in FIG. 4.

비교기(PDRIVE,NDRIVE)가 스위칭 역할을 하는 MOS(M14,M15)를 off할 때 PMOS(M13)의 게이트 전압은 PMOS(M17)에 의해 Vcc가 되어 PMOS(M13)는 동작을 못하게 되고, 마찬가지로 NMOS(M16)의 게이트는 NMOS(M18)에 의해 접지(ground)됨으로써 동작을 못하게 된다.When the comparators PDRIVE and NDRIVE turn off the MOSs M14 and M15 that act as switching, the gate voltage of the PMOS M13 becomes Vcc by the PMOS M17 so that the PMOS M13 becomes inoperable. The gate of M16 is grounded by the NMOS M18, thereby preventing operation.

상기 비교기(PDRIVE,NDRIVE)의 구조는 일반적으로 회로 설계시 사용되는 대부분의 것들이 사용 가능하다.The structure of the comparators (PDRIVE, NDRIVE) is generally available to most of those used in circuit design.

한 예로서 도 3에 나오는 구조의 증폭기에서 입력쌍인 PMOS(M1.M2)의 사이즈에 미스매치를 발생시킴으로써 내장 오프셋(built-in offset) 전압을 가지는 비교기로 사용가능 하다.As an example, in the amplifier of the structure shown in FIG. 3, a mismatch is generated in the size of the input pair PMOS (M1.M2) so that it can be used as a comparator having a built-in offset voltage.

에러 증폭회로를 구현하는 방법은 여러 가지인 것으로 수십 종류의 다른 증폭기 구조에, 도 4나 도 5에서와 같이 비교기와 스위치로서 전류 반복기를 제어하는 방식을 적용하는 회로라면 본 발명의 청구범위에 해당한다 할 것이다.The method of implementing the error amplification circuit is various, and if the circuit adopts a method of controlling a current repeater as a comparator and a switch as shown in Figs. 4 or 5, it is within the claims of the present invention. Shall.

이상에서 살펴본 바와 같이 본 발명에 의하면, 종래 에러 증폭기의 기본 구조에 2개의 비교기와 다수개의 MOS를 추가하여 필요시 전류 공급을 증가시킴으로써 전류 소모를 줄이며 동시에 시스템의 안전성에도 영향을 주지 않으며 빠른 시스템 응답 속도를 갖는다.As described above, according to the present invention, by adding two comparators and a plurality of MOSs to the basic structure of a conventional error amplifier, the current supply can be reduced by increasing the current supply if necessary, and at the same time, the system safety is not affected and the system response is fast. Have speed.

도 1은 일반적인 승압 DC-DC 컨버터의 회로도이다.1 is a circuit diagram of a typical boosted DC-DC converter.

도 2는 OTA 에러 증폭기를 사용한 보상 회로도이다.2 is a compensation circuit diagram using an OTA error amplifier.

도 3은 종래 에러 증폭기의 회로도이다.3 is a circuit diagram of a conventional error amplifier.

도 4는 본 발명의 일실시예에 따른 에러 증폭기의 회로도이다.4 is a circuit diagram of an error amplifier according to an embodiment of the present invention.

도 5는 본 발명의 다른 실시예에 따른 에러 증폭기의 회로도이다.5 is a circuit diagram of an error amplifier according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

INN : 네거티브 입력 INP : 포지티브 입력INN: negative input INP: positive input

MO,…,M18 : MOS N1,N2 : 인버터MO,… , M18: MOS N1, N2: Inverter

NDRIVE,PDRIVE : 비교기NDRIVE, PDRIVE: Comparator

Claims (23)

삭제delete 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror);Positive input (INP) and negative input (INN) are connected to differential-pair consisting of PMOS (M1, M2), each consisting of two PMOS (M7, M8) and NMOS (M5, M6) Current mirrors; 상기 M8과 M6의 드레인에 연결되는 Vout; 및Vout connected to the drains of the M8 and M6; And 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);NMOS (M3, M4) consisting of a load of the current repeater; 로 구성되는 증폭 회로와,With an amplification circuit composed of, 상기 Vout에 드레인이 연결되고 스위칭 역할을 하는 제1스위칭 수단;First switching means having a drain connected to the Vout and serving as a switching function; 상기 PMOS(M7,M8)와 함께 전류 반복기를 이루는 PMOS(M9); 및A PMOS M9 forming a current repeater together with the PMOSs M7 and M8; And 상기 입력단과 공통으로 연결되어 상기 제1 스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(PDRIVE);A comparator (PDRIVE) connected in common with the input terminal to drive the first switching means on / off; 로 구성되는 부가 회로Additional circuit composed of 로 구성되는 것을 특징으로 하는 고슬루율 에러 증폭회로.High slew rate error amplifier circuit, characterized in that consisting of. 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); Positive input (INP) and negative input (INN) are connected to differential-pair consisting of PMOS (M1, M2), each consisting of two PMOS (M7, M8) and NMOS (M5, M6) Current mirrors; 상기 M8과 M6의 드레인에 연결되는 Vout; 및Vout connected to the drains of the M8 and M6; And 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);NMOS (M3, M4) consisting of a load of the current repeater; 로 구성되는 증폭 회로와,With an amplification circuit composed of, 상기 Vout에 드레인이 연결되고 스위칭 역할을 하는 제2스위칭 수단;Second switching means having a drain connected to the Vout and serving as a switching function; 상기 PMOS(M5,M6)와 함께 전류 반복기를 이루는 PMOS(M12); 및A PMOS M12 forming a current repeater together with the PMOSs M5 and M6; And 상기 입력단과 공통으로 연결되어 상기 제2 스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(PDRIVE);A comparator (PDRIVE) connected in common with the input terminal to drive the second switching means on / off; 로 구성되는 부가 회로Additional circuit composed of 로 구성되는 것을 특징으로 하는 고슬루율 에러 증폭회로.High slew rate error amplifier circuit, characterized in that consisting of. 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); Positive input (INP) and negative input (INN) are connected to differential-pair consisting of PMOS (M1, M2), each consisting of two PMOS (M7, M8) and NMOS (M5, M6) Current mirrors; 상기 M8과 M6의 드레인에 연결되는 Vout; 및Vout connected to the drains of the M8 and M6; And 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);NMOS (M3, M4) consisting of a load of the current repeater; 로 구성되는 증폭 회로와,With an amplification circuit composed of, 상기 Vout에 드레인이 연결되고 스위칭 역할을 하는 제1스위칭 수단 및 제2스위칭 수단;First switching means and second switching means having a drain connected to the Vout and serving as a switching function; 상기 PMOS(M7,M8) 및 PMOS(M5,M6)와 함께 전류 반복기를 이루는 PMOS(M9) 및 NMOS(M12); 및PMOS (M9) and NMOS (M12) forming a current repeater together with the PMOS (M7, M8) and PMOS (M5, M6); And 상기 입력단과 공통으로 연결되어 상기 제1 스위칭 수단이나 제2 스위칭 수단을 드라이브하여 on/off 시켜주는 2개의 비교기(PDRIVE, NDRIVE);Two comparators (PDRIVE, NDRIVE) connected to the input terminal in common to drive the first switching means or the second switching means on / off; 로 구성되는 부가 회로Additional circuit composed of 로 구성되는 것을 특징으로 하는 고슬루율 에러 증폭회로.High slew rate error amplifier circuit, characterized in that consisting of. 청구항 2 또는 청구항 4에 있어서, 상기 제1스위칭 수단은 PMOS(M10)인 것을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to claim 2 or 4, wherein the first switching means is a PMOS (M10). 청구항 3 또는 청구항 4에 있어서, 상기 제2스위칭 수단은 NMOS(M11)인 것을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to claim 3 or 4, wherein said second switching means is an NMOS (M11). 청구항 2 내지 청구항 4중 어느 한 항에 있어서, 상기 입력단이 연결된 차동쌍이 미스매치(msimatch)되고 상기 비교기(PDRIVE 또는 NDRIVE) 내부에는 미스매치에 의한 내장 오프셋(built-in offset)이 존재하여, 차동 입력이 기준값(Vref) 이내의 정상 동작상태에서는 제1스위칭 수단이나 제2스위칭 수단이 off되어 상기 PMOS(M9)나 NMOS(M12)의 전류 반복기가 동작하지 않음을 특징으로 하는 고슬루율 에러 증폭회로.The differential pair according to any one of claims 2 to 4, wherein the differential pair to which the input terminal is connected is mismatched and there is a built-in offset due to mismatch within the comparator PDRIVE or NDRIVE. A high slew rate error amplifier circuit characterized in that the first switching means or the second switching means are turned off and the current repeater of the PMOS M9 or NMOS M12 does not operate when the input is in a normal operating state within the reference value Vref. . 청구항 7에 있어서, 상기 포지티브 입력 전압에서 네거티브 입력의 전압을 뺀 값이 상기 기준값보다 큰 경우, 상기 PMOS(M9)로 미러(mirror)된 전류가 추가로 입력됨을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to claim 7, wherein the current mirrored to the PMOS M9 is additionally input when the value obtained by subtracting the voltage of the negative input from the positive input voltage is greater than the reference value. 청구항 7에 있어서, 상기 네거티브 입력 전압에서 포지티브 입력의 전압을 뺀 값이 상기 기준값보다 큰 경우, 상기 NMOS(M12)로 미러(mirror)된 전류가 추가로 입력됨을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifier circuit of claim 7, wherein when the negative input voltage minus the positive input voltage is larger than the reference value, a current mirrored to the NMOS M12 is additionally input. 청구항 2 내지 청구항 4중 어느 한 항에 있어서, 상기 NMOS(M3)와 NMOS(M4)가 미스매치되고 상기 비교기(PDRIVE 또는 NDRIVE) 내부에는 미스매치에 의한 내장 오프셋(built-in offset)이 존재하여 미스매치에 의한 입력값이 기준값(Vref) 이내의 정상 동작상태에서는 제1스위칭 수단이나 제2스위칭 수단이 off되어 상기 PMOS(M9)나 NMOS(M12)의 전류 반복기가 동작하지 않음을 특징으로 하는 고슬루율 에러 증폭회로.The method according to any one of claims 2 to 4, wherein the NMOS M3 and the NMOS M4 are mismatched and a built-in offset due to mismatch exists in the comparator PDRIVE or NDRIVE. The first switching means or the second switching means are turned off when the input value due to mismatch is within the reference value Vref, so that the current repeater of the PMOS M9 or NMOS M12 does not operate. High slew rate error amplification circuit. 청구항 2 내지 청구항 4중 어느 한 항에 있어서, 상기 PMOS(M1,M2)의 사이즈에 미스매치를 발생시킴으로써 내장 오프셋 전압을 가지는 비교기로 사용함을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifier circuit according to any one of claims 2 to 4, wherein a mismatch is generated in the sizes of the PMOSs (M1, M2) to be used as a comparator having a built-in offset voltage. 청구항 2 내지 청구항 4중 어느 한 항에 있어서, 상기 전류 반복기 부하(M3,M4)의 사이즈에 미스매치를 발생시킴으로써 내장 오프셋 전압을 가지는 비교기로 사용함을 특징으로 하는 고슬류율 에러 증폭회로.The high slew rate error amplifying circuit according to any one of claims 2 to 4, wherein a mismatch is generated in the sizes of the current repeater loads (M3, M4) to be used as a comparator having a built-in offset voltage. 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); Positive input (INP) and negative input (INN) are connected to differential-pair consisting of PMOS (M1, M2), each consisting of two PMOS (M7, M8) and NMOS (M5, M6) Current mirrors; 상기 M8과 M6의 드레인에 연결되는 Vout; 및Vout connected to the drains of the M8 and M6; And 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);NMOS (M3, M4) consisting of a load of the current repeater; 로 구성되는 증폭 회로와,With an amplification circuit composed of, 상기 Vout에 드레인이 연결되고 상기 PMOS(M7,M8)와 함께 전류 반복기를 이루는 PMOS(M13); A PMOS (M13) having a drain connected to the Vout and forming a current repeater together with the PMOS (M7, M8); 상기 PMOS(M13)의 게이트에 연결되어 스위칭 역할을 하는 제3스위칭 수단;Third switching means connected to the gate of the PMOS M13 to perform a switching role; 상기 입력단과 공통으로 연결되어 상기 제3스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(PDRIVE); 및A comparator (PDRIVE) connected to the input terminal in common to drive the third switching means to be turned on / off; And 상기 비교기(PDRIVE)와 인버터(N1)를 통해 연결되어 스위칭 역할을 하는 제4스위칭 수단;Fourth switching means connected through the comparator PDRIVE and an inverter N1 to serve as a switching function; 으로 구성되는 부가 회로Additional circuit composed of 로 구성되는 것을 특징으로 하는 고슬루율 에러 증폭회로.High slew rate error amplifier circuit, characterized in that consisting of. 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); Positive input (INP) and negative input (INN) are connected to differential-pair consisting of PMOS (M1, M2), each consisting of two PMOS (M7, M8) and NMOS (M5, M6) Current mirrors; 상기 M8과 M6의 드레인에 연결되는 Vout; 및Vout connected to the drains of the M8 and M6; And 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);NMOS (M3, M4) consisting of a load of the current repeater; 로 구성되는 증폭 회로와,With an amplification circuit composed of, 상기 Vout에 드레인이 연결되고 상기 NMOS(M5,M6)와 함께 전류 반복기를 이루는 NMOS(M16); A NMOS (M16) having a drain connected to the Vout and forming a current repeater together with the NMOS (M5, M6); 상기 NMOS(M16)의 게이트에 연결되어 스위칭 역할을 하는 제5스위칭 수단;Fifth switching means connected to a gate of the NMOS M16 to perform a switching role; 상기 입력단과 공통으로 연결되어 상기 제5스위칭 수단을 드라이브하여 on/off 시켜주는 비교기(NDRIVE); 및A comparator (NDRIVE) connected to the input terminal in common to drive the fifth switching means to be turned on / off; And 상기 비교기(NDRIVE)와 인버터를 통해 연결되어 스위칭 역할을 하는 제6스위칭 수단;A sixth switching means connected to the comparator (NDRIVE) and an inverter to perform a switching role; 으로 구성되는 부가 회로Additional circuit composed of 으로 구성되는 것을 특징으로 하는 고슬루율 에러 증폭회로.High slew rate error amplifier circuit, characterized in that consisting of. 포지티브 입력(INP)과 네거티브 입력(INN)이 PMOS(M1,M2)로 이루어지는 차동-쌍(differntial-pair)에 연결되어 2개의 PMOS(M7,M8)와 NMOS(M5,M6)로 이루어지는 각각의 전류 반복기(current mirror); Positive input (INP) and negative input (INN) are connected to differential-pair consisting of PMOS (M1, M2), each consisting of two PMOS (M7, M8) and NMOS (M5, M6) Current mirrors; 상기 M8과 M6의 드레인에 연결되는 Vout; 및Vout connected to the drains of the M8 and M6; And 상기 전류 반복기의 부하(load)로 구성되는 NMOS(M3,M4);NMOS (M3, M4) consisting of a load of the current repeater; 로 구성되는 증폭 회로와,With an amplification circuit composed of, 상기 Vout에 드레인이 연결되고 상기 PMOS(M7,M8) 및 NMOS(M5,M6)와 함께 전류 반복기를 이루는 PMOS(M13) 및 NMOS(M16);A PMOS (M13) and an NMOS (M16) having a drain connected to the Vout and forming a current repeater together with the PMOS (M7, M8) and the NMOS (M5, M6); 상기 PMOS(M13) 및 NMOS(M16)의 게이트에 연결되어 스위칭 역할을 하는 제3스위칭 수단 및 제5스위칭 수단; Third switching means and fifth switching means connected to gates of the PMOS M13 and the NMOS M16 to perform a switching role; 상기 입력단과 공통으로 연결되어 상기 제3스위칭 수단과 제5스위칭 수단을 드라이브하여 on/off 시켜주는 2개의 비교기(PDRIVE,NDRIVE); 및Two comparators (PDRIVE, NDRIVE) connected in common with the input terminal to drive on / off the third switching means and the fifth switching means; And 상기 비교기(PDRIVE,NDRIVE)와 인버터(N1,N2)를 통해 연결되어 스위칭 역할을 하는 제4스위칭 수단 및 제6스위칭 수단;Fourth switching means and sixth switching means connected to each other through the comparators PDRIVE and NDRIVE and inverters N1 and N2 to perform a switching role; 으로 구성되는 부가 회로Additional circuit composed of 로 구성되는 것을 특징으로 하는 고슬루율 에러 증폭회로.High slew rate error amplifier circuit, characterized in that consisting of. 청구항 13 또는 청구항 15에 있어서, 상기 제3스위칭 수단과 제4스위칭 수단은 PMOS(M14,M17)인 것을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to claim 13 or 15, wherein the third switching means and the fourth switching means are PMOS (M14, M17). 청구항 14 또는 청구항 15에 있어서, 상기 제5스위칭 수단과 제6스위칭 수단은 NMOS(M15,M18)인 것을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to claim 14 or 15, wherein the fifth switching means and the sixth switching means are NMOS (M15, M18). 청구항 13 내지 청구항 15중 어느 한 항에 있어서, 상기 입력단이 연결된 차동쌍이 미스매치(msimatch)되고 상기 비교기(PDRIVE 또는 NDRIVE) 내부에는 미스매치에 의한 내장 오프셋(built-in offset)이 존재하여, 차동 입력이 기준값(Vref) 이내의 정상 동작상태에서는 제3스위칭 수단이나 제5스위칭 수단이 off되어 상기 PMOS(M13)나 NMOS(M16)의 전류 반복기가 동작하지 않음을 특징으로 하는 고슬루율 에러 증폭회로.The differential pair according to any one of claims 13 to 15, wherein the differential pair to which the input terminal is connected is mismatched and there is a built-in offset due to mismatch within the comparator PDRIVE or NDRIVE. The high slew rate error amplifier circuit characterized in that the third switching means or the fifth switching means are turned off when the input is in the normal operation state within the reference value Vref, so that the current repeater of the PMOS M13 or NMOS M16 does not operate. . 청구항 18에 있어서, 상기 포지티브 입력 전압에서 네거티브 입력의 전압을 뺀 값이 상기 기준값보다 큰 경우, 상기 PMOS(M13)로 미러(mirror)된 전류가 추가로 입력됨을 특징으로 하는 고슬루율 에러 증폭회로.19. The high slew rate error amplifying circuit according to claim 18, wherein when a value obtained by subtracting a negative input voltage from the positive input voltage is larger than the reference value, a current mirrored to the PMOS M13 is additionally input. 청구항 7에 있어서, 상기 네거티브 입력 전압에서 포지티브 입력의 전압을 뺀 값이 상기 기준값보다 큰 경우, 상기 NMOS(M16)로 미러(mirror)된 전류가 추가로 입력됨을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to claim 7, wherein when the negative input voltage minus the positive input voltage is larger than the reference value, a current mirrored to the NMOS M16 is additionally input. 청구항 13 내지 청구항 15중 어느 한 항에 있어서, 상기 NMOS(M3)와 NMOS(M4)가 미스매치되고 상기 비교기(PDRIVE 또는 NDRIVE) 내부에는 미스매치에 의한 내장 오프셋(built-in offset)이 존재하여 미스매치에 의한 입력값이 기준값(Vref) 이내의 정상 동작상태에서는 제3스위칭 수단이나 제5스위칭 수단이 off되어 상기 PMOS(M13)나 NMOS(M16)의 전류 반복기가 동작하지 않음을 특징으로 하는 고슬루율 에러 증폭회로.The method according to any one of claims 13 to 15, wherein the NMOS M3 and the NMOS M4 are mismatched and a built-in offset due to mismatch exists in the comparator PDRIVE or NDRIVE. The third switching means or the fifth switching means is turned off when the input value due to mismatch is within the reference value Vref, so that the current repeater of the PMOS M13 or NMOS M16 does not operate. High slew rate error amplification circuit. 청구항 13 내지 청구항 15중 어느 한 항에 있어서, 상기 PMOS(M1,M2)의 사이즈에 미스매치를 발생시킴으로써 내장 오프셋 전압을 가지는 비교기로 사용함을 특징으로 하는 고슬루율 에러 증폭회로.The high slew rate error amplifying circuit according to any one of claims 13 to 15, wherein a mismatch is generated in the sizes of the PMOSs (M1, M2) to be used as a comparator having a built-in offset voltage. 청구항 13 내지 청구항 15중 어느 한 항에 있어서, 상기 전류 반복기 부하(M3,M4)의 사이즈에 미스매치를 발생시킴으로써 내장 오프셋 전압을 가지는 비교기로 사용함을 특징으로 하는 고슬류율 에러 증폭회로.16. The high slew rate error amplifying circuit according to any one of claims 13 to 15, characterized in that it is used as a comparator having a built-in offset voltage by generating a mismatch in the sizes of the current repeater loads (M3, M4).
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