KR100493009B1 - 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템 - Google Patents

Abstract

다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템이 개시된다. 본 발명에 따른 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템은, 링크 계층으로부터 링크 요구 신호를 받아들이고, 시스템 클럭 신호를 출력하며, 소정의 제어 신호들 및 병렬 데이타를 송수신하는 링크 인터페이스 수단, 병렬 데이타를 직렬 데이타로 변환하고, 소정의 아비터 정보에 응답하여 변환된 직렬 데이타를 인코딩하여 제1~제N(>1)송신 데이타 및 송신 스트로브 신호로서 출력하는 인코딩 수단, 제1~제N(>1)송신 데이타 및 송신 스트로브 신호를 속도 정보에 응답하여 출력하고, 외부에서 수신 스트로브 신호 및 제1~제N수신 데이타를 받아들이는 아날로그 인터페이스 수단, 한 쌍의 전원 라인과, 제1~제N송신/수신 데이타들 및 송/수신 스트로브 신호를 전달하기 위한 다수의 차동 신호 라인들을 구비하는 전송 케이블, 아비터 정보, 속도 정보와 속도 정보에 응답하여 인가되는 제1~제N수신 데이타 및 수신 스트로브 신호를 시스템 클럭 신호에 응답하여 재동기화시키고, 재동기화된 결과를 디코딩하는 디코딩/재동기화 수단, 인코딩 수단 및 디코딩/재동기화 수단으로 데이타 인에이블 신호를 출력하는 데이타 제어 수단 및 아날로그 인터페이스 수단을 통하여 아비터 정보를 수신하고, 인코딩 수단 및 디코딩/재동기화 수단을 제어하는 아비터 수단을 구비하는 것을 특징으로 한다.

Description

다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템

본 발명은 고속 직렬 버스 인터페이스에 관한 것으로서, 특히, 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템에 관한 것이다.

근래에는 USB(Universal Serial Bus), IEEE(Institute of Electrical and Electronics Engineers)1394 등과 같은 직렬 버스를 이용한 버스 인터페이스에 대한 관심이 증가하고 있으며, 이러한 버스 인터페이스를 응용하는 용도가 다양화되고 있다. 특히, 현재에 가장 주목받고 있는 고속 직렬 버스 인터페이스(High-Speed Serial Bus Interface)는 상술한 IEEE1394이다. 즉, IEEE1394는 컴퓨터의 환경 뿐만 아니라 AV(Audio and Video)기기 등에도 많이 사용되고 있으며, 그에 따라 각 업체에서는 직렬 버스 인터페이스에 대한 개발 요구도 증가되고 있다.

도 1은 일반적인 IEEE1394고속 직렬 버스 인터페이스의 노드 간 신호 전송 케이블 매체를 설명하기 위한 도면으로서, 참조 번호 14는 전송 케이블의 PVC 재킷을 나타내고, 11은 파워 페어(Power Pair)를 나타내고, 12와 13은 각각 차동 신호 라인들로 이루어진 신호 페어들(Signal Pairs)을 나타낸다.

도 1을 참조하면, IEEE1394의 전송 케이블 매체는 일반적인 경우에 2쌍의 신호 페어(12, 13)와 한 쌍의 파워 페어(11)로 이루어진 전체 6라인의 연결 구조를 갖는 트위스트 페어 케이블로 구현되는 것이 일반적이다. 그러나, 예외적으로 케이블로부터 전원을 공급받지 않는 버스의 최말단 디바이스인 경우에는 4개의 신호 라인 만을 연결할 수도 있다. 케이블의 지름은 전형적으로 6mm이며, 신호 페어(12및 13)중 하나는 TPA+와 그 보수 관계인 TPA-를 나타내고, 다른 하나는 TPB+와 그 보수 관계인 TPB-를 나타내므로 실제적인 신호는 2종류가 된다.

도 2는 일반적인 IEEE1394 고속 직렬 버스 인터페이스의 링크 계층과 물리 계층 간의 연결을 설명하기 위한 도면으로서, 참조 번호 20은 링크 계층을 나타 내고, 참조 번호 25는 물리 계층을 나타낸다.

도 2을 참조하면, 링크 계층(20)과 물리 계층(25)사이에는 8비트의 데이타 라인(DATA[0:7])과 2비트의 제어 신호 라인(Ctrl[0:1])이 양방향으로 연결되고, 물리 계층(25)에서 링크 계층(20)으로는 시스템 클럭 신호(SClk)가 출력되고, 링크 계층(20)에서 물리 계층(25)으로는 버스 요구 및 물리 계층(25)의 레지스터에 대한 데이타의 기입/독출 액세스 요구와 같은 링크 요구 신호(Lreq)가 출력된다. 여기에서, 링크 계층(20)은 물리계층(25)과 응용 계층간의 중간 매체로서의 역할을 한다.

도 3은 종래의 IEEE1394버스 인터페이스 시스템을 설명하기 위한 블럭도로서, 링크 인터페이스부(300), 디코딩/재동기화부(310), 인코딩부(330), 아비터부(340), 아날로그 인터페이스부(350) 및 트위스트 페어 전송 케이블(14)를 포함한다. 여기에서, 디코딩/재동기화부(310)는 직렬/병렬 변환부(312)와 디코더(314)를 포함하고, 인코딩부(330)는 병렬/직렬 변환부(332)와 인코더(334)를 포함한다. 도 3에 도시된 링크 인터페이스부(300)는 도 2에 도시된 물리 계층(25)과 링크 계층(20)의 데이타 전송을 인터페이스하기 위한 블럭이며, 링크 계층(20)으로부터 링크 요구 신호(Lreq)를 입력하고, 제어 신호 및 데이타를 송수신하며, 시스템 클럭 신호를 링크 계층(20)으로 전송한다. 인코딩부(330)는 링크 인터페이스부(300)에서 출력되는 병렬 데이타를 직렬 데이타로 변환하고, 변환된 데이타를 속도 정보와, 아비터부(340)에서 인가되는 아비터 정보에 응답하여 인코딩하고, 인코딩된 결과를 출력한다. 아날로그 인터페이스부(350)는 포트(PORT)를 나타내며 물리 계층(25)과 전송 케이블(14) 사이에서 데이타 송수신을 인터페이스하는 블럭이다. 즉, 송신 시에 인코딩된 스트로브 신호 및 데이타를 속도 정보와 아비터 정보에 응답하여 각각 신호 라인들 TPA+, TPA- 와 TPB+, TPB-로 출력한다. 또한, 수신 시에 외부의 다른 노드에서 인가되는 데이타 및 스트로브 신호(STROBE)를 각각 전송 케이블의 신호 라인들 TPA+, TPA-와 TPB+, TPB-를 통하여 입력한다. 입력된 데이타 및 스트로브 신호는 디코딩/재동기화부 (310)에서 아비터 정보 및 속도 정보에 상응하여 디코딩된다. 디코딩된 신호는 직렬/병렬 변환되어 링크 인터페이스부(300)로 인가된다.

도 4(a)~4(c)는 도 3에 도시된 물리 계층 장치의 데이타-스트로브 인코딩을 설명하기 위한 파형도들로서, 4(a)는 데이타를 나타내고, 4(b)는 스트로브 신호를 나타내고, 4(c)는 클럭 신호를 나타낸다.

도 4를 참조하면, IEEE1394버스에서 신호를 전송할 때는 데이타 -스트로브 인코딩 방식을 사용하며, 이러한 인코딩 방식을 지원하기 위해서는 실제로 데이타와 스트로브 즉, 두 가지 형태의 신호가 케이블로 인가되어 전송하게 된다. 즉, 모든 통신 시스템에서는 데이타의 송신 또는 수신 시에 송신 데이타 또는 수신 데이타를 동기시키기 위한 클럭 신호를 필요로 한다. 상술한 데이타-스트로브 인코딩 방식을 이용한 시스템에서는 디코더 측에서 도 4(a)에 도시된 데이타와 4(b)에 도시된 스트로브 신호를 배타적 논리합하여 도 4(c)에 도시된 클럭 신호를 생성하게 된다. 다시 말해서, 송신측에서는 도 4(c)에 도시된 클럭 신호와 도 4(a)에 도시된 데이타를 배타적 논리합함으로써 도 4(b)에 도시된 스트로브 신호를 생성하여 데이타와 스트로브 신호를 함께 전송하고, 수신측에서는 도 4(a)에 도시된 데이타와 4(b)에 도시된 스트로브 신호를 배타적 논리합함으로써 4(c)에 도시된 클럭 신호를 생성하게 된다.

현재의 고속 직렬 버스 인터페이스에서는 데이타량의 증가 및 연결 장치의 다변화로 인하여 전송 속도를 높이기 위한 욕구가 증가되는 추세이다. 실제 예로서 IEEE1394~1995표준에서는 100M, 200M, 및 400Mbps의 데이타 속도를 권고하고 있으며, 향후 버젼에서는 800M, 1.6Gbps등으로의 속도 향상을 계획하고 있다. 그러나, 실제적으로 직렬 버스 규격을 제정할 때 속도에 대한 해결책을 케이블 매체 및 하드웨어에 국한시키고 있기 때문에, 여러 가지 문제점이 발생할 수 있다. 즉, 신호 버스를 이용하여 좀 더 빠른 비트 레이트를 구현하기 위해서는 케이블 매체의 고급화가 필수적으로 요구되며, 그에 따른 실제 하드웨어의 고급화 또는 여러 가지 발생 가능한 문제에 대한 전기적 조치가 병행하여 이루어짐으로 인해 많은 손실이 발생하게 된다는 문제점이 있다.

본 발명이 이루고자하는 기술적 과제는, 고속 직렬 버스 인터페이스의 전송 케이블 매체에 다른 신호 라인을 추가하여 데이타 전송 속도를 개선하고, 이로인해 전송 속도의 제약을 해결할 수 있는 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템을 제공하는데 있다.

상기 과제를 이루기위해, 본 발명에 따른 다중 신호 라인 전송을 이용한 고속 직렬 버스 인터페이스 시스템은, 링크 계층으로부터 링크 요구 신호를 받아들이고, 시스템 클럭 신호를 출력하며, 소정의 제어 신호들 및 병렬 데이타를 송수신하는 링크 인터페이스 수단, 링크 인터페이스 수단으로부터 인가된 병렬 데이타를 직렬 데이타로 변환하고, 소정의 아비터 정보에 응답하여 변환된 직렬 데이타를 인코딩하여 제1~제N(>1)송신 데이타 및 송신 스트로브 신호로서 출력하는 인코딩 수단, 인코딩 수단에서 출력된 제1~제N(>1)송신 데이타 및 송신 스트로브 신호를 속도 정보에 응답하여 출력하고, 외부에서 수신 스트로브 신호 및 제1~제N수신 데이타를 받아들이는 아날로그 인터페이스 수단, 전원을 공급하기 위한 한 쌍의 전원 라인과, 제1~제N송신/수신 데이타들 및 송/수신 스트로브 신호를 전달하기 위한 다수의 차동 신호 라인들을 구비하는 전송 케이블, 아날로그 인터페이스 수단을 통하여 인가되는 아비터 정보, 속도 정보와 속도 정보에 응답하여 인가되는 제1~제N수신 데이타 및 수신 스트로브 신호를 시스템 클럭 신호에 응답하여 재동기화시키고, 재동기화된 결과를 디코딩하는 디코딩/재동기화 수단, 트위스트 페어 케이블의 다수의 차동 신호 라인들 중 추가된 차동 신호 라인을 인에이블하기 위해, 인코딩 수단 및 디코딩/재동기화 수단으로 데이타 인에이블 신호를 출력하는 데이타 제어 수단 및 아날로그 인터페이스 수단을 통하여 아비터 정보를 수신하고, 아비터 정보에 응답하여 인코딩 수단 및 디코딩/재동기화 수단을 제어하는 아비터 수단으로 구성되는 것이 바람직하다.

이하, 본 발명에 따른 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템에 관하여 첨부된 도면을 참조하여 다음과 같이 설명 한다.

도 5는 본 발명에 따른 고속 직렬 버스 인터페이스 시스템의 신호 라인이 추가된 전송 케이블을 설명하기 위한 도면으로서, 참조 부호 50은 케이블의 PVC자켓을 나타내고, 51은 파워 페어(Power Pair)를 나타내고, 52와 53은 각각 신호 페어(Signal Pairs) 즉, 2쌍의 차동 신호 라인들(TPA+, TPA- 또는 TPB+, TPB-)를 나타내고, 54는 추가된 신호 페어(TPC+, TPC-)를 나타낸다.

도 5를 참조하면, 도 5의 신호 페어 52, 53은 종래의 신호 페어(TPA, TPB)와 같은 신호 라인들을 나타내고, TPC+와 TPC-로 이루어진 또다른 신호 페어(54)를 추가함으로써 데이타 전송 속도를 개선한다. 실제적인 케이블 매체에서 스트로브 신호는 단지 원격 시스템 간의 데이타와 클럭 신호를 생성할 목적으로 이용되므로 스트로브에 대한 전송 라인은 더 이상 추가하지 않고, 단지 메인 데이타에 대한 전송 라인만을 추가한다. 도 5와 같이 신호 라인을 추가함으로써 데이타 전송 라인 즉, 케이블 매체를 통하여 2배의 데이타를 전송할 수 있다. 즉, 현재 IEEE1395~1995인터페이스 표준은 100Mbps에서 최대 400Mbps의 전송 속도를 제공 하게 되지만, 1쌍의 신호 라인을 더 추가하게 되면 같은 속도로 전송할 수 있는 데이타량이 2배 증가하게 되므로 400Mbps의 두 배인 800Mbps의 데이타 속도를 실현할 수 있다. 만약, 도 5에 도시된 한 쌍의 신호 라인 외에 또다른 신호 라인이 더 추가된다면, 800Mbps보다 더 빠른 데이타 속도를 얻을 수 있게 된다.

따라서, 도 5에 도시된 바와 같이, 한 쌍의 신호 라인을 추가로 연결했을 때에는 향후 상승 버젼의 고속 인터페이스 규약에 저촉되지 않으면서, 단지 물리 계층과 케이블 매체 간에 추가 로직 회로를 필요로하게 된다. 추가 로직 회로에 대해서는 하기의 도 6 및 도 7a ~ 도 7c를 참조하여 상세히 설명되어진다.

도 6은 본 발명에 따른 다중 신호 라인 전송을 이용한 고속 직렬 버스 인터페이스 시스템을 설명하기 위한 바람직한 실시예의 블럭도로서, 링크 인터페이스부(600), 디코딩/재동기화부(610), 인코딩부(620), 데이타 제어부(630), 아날로그 인터페이스부(640), 아비터부(650) 및 전송 케이블(50)을 포함한다. 여기에서, 디코딩/재동기화부(610)는 직렬/병렬 변환부(612), 제1디코더(614) 및 제2디코더(616)를 포함하고, 인코딩부(620)는 병렬/직렬 변환부(622), 제1인코더 (624) 및 제2인코더(626)를 포함한다. 또한, 전송 케이블(50)을 제외한 회로들은 하나의 물리 계층 칩으로 구현될 수 있다.

도 6에 도시된 링크 인터페이스부(600)는 물리 계층과 링크 계층(미도시)의 데이타 전송을 인터페이스하기 위한 블럭이며, 데이타 송신 시에 링크 계층(20)으로부터 링크 요구 신호(Lreq)를 받아들이고, 제어 신호(Ctrl)에 응답하여 전송하고자 하는 데이타(DATA)를 받아들인다. 또한, 외부의 노드로부터 수신된 데이타가 존재하는 경우에 디코딩된 데이타(DATA)를 소정의 제어 신호(Ctrl) 및 시스템 클럭 신호(SClk)에 응답하여 링크 계층(미도시)으로 전송한다. 여기에서, 링크 인터페이스부(600)에서 받아들이는 링크 요구 신호(Lreq)에 포함된 정보들은 예를 들어, 버스를 액세스하거나, 물리 계층 내부의 레지스터들을 액세스하고자하는 요구 신호들이 될 수 있으며, 패킷 전송 또는 데이타 기입/독출에 대한 요구들이라 할 수 있다. 여기에서, 링크 인터페이스부(600)에서 송수신하는 제어 신호(Ctrl)는 2비트로 구현되고, 데이타(DATA)는 8비트로 구성된 병렬 데이타로 구현되며, 시스템 클럭 신호 (SClk)는 일반적으로 50MHz의 주파수를 갖는다.

인코딩부(620)는 링크 인터페이스부(600)에서 출력되는 병렬 데이타를 병렬/직렬 변환하고, 변환된 데이타를 소정의 속도 정보에 상응하는 클럭 신호 및 아비터 정보에 응답하여 인코딩하고, 인코딩된 결과를 출력한다. 여기에서, 속도 정보는 마이크로프로세서(미도시)에서 인가되고, 이러한 속도 정보에 따라서 인코딩에 요구되는 클럭 신호의 주파수가 달라진다. 또한, 아비터부(650)에서 인가되는 아비터 정보 즉, 회선 점유 정보에 의해서 물리 계층이 회선 점유권을 획득한 경우에, 인코딩부(620)는 입력된 데이타를 인코딩한다.

인코딩부(620)의 동작을 상세히 설명하면, 우선, 병렬/직렬 변환부(622)에서 직렬 변환된 데이타는 제3데이타 인에이블 신호(TPC_EN)가 액티브된 경우에 제1인코더(624)와 제2인코더(626)로 나누어 입력되어 각각 인코딩되고, 인코딩된 결과는 데이타와 스트로브 신호로서 생성된다. 제1인코더(624)와 제2인코더(626) 에서 출력된 각각의 데이타와 스트로브 신호는 아날로그 인터페이스 회로(640)로 인가된다. 이 때, 각 인코더에서 생성된 메인 데이타는 서로 다른 단자를 통하여 아날로그 인터페이스부(640)로 인가되고, 스트로브 신호는 공유되어 하나의 단자를 통하여 인가된다. 만약, 제2데이타 인에이블 신호(TPC_EN)가 액티브되지 않은 경우에는 인코더들(624, 626)중 하나만이 동작하게 된다. 또한, 전송 케이블을 구현하는 방식에 따라서 도 6에 도시된 인코딩부(620)는 더 많은 인코더는 구비하도록 설계되어질 수 있다.

아날로그 인터페이스부(640)는 각 노드의 포트를 나타내며, 물리 계층과 전송 케이블 매체 사이에서 외부와의 데이타 송수신을 인터페이스하는 블럭이다. 본 발명에 따른 실시예에서 아날로그 인터페이스부(640)는 내부에 제1~제3신호 인터페이스 회로를 구비한다. 도 6에 도시된 실시예에는 하나의 포트 즉, 아날로그 인터페이스부(640)와 연결된 블럭들을 중심으로 도시하였으나, 일반적인 물리 계층에는 여러 개의 포트들이 구비된다.

아날로그 인터페이스부(640)의 동작을 설명하면, 우선 송신 시에 인코딩부 (620)에서 출력된 스트로브 신호와 메인 데이타들을 입력하고, 속도 정보와 아비터 정보에 응답하여 스트로브 신호와 데이타를 전송 케이블(50)의 차동 신호 라인들로 출력한다. 이 때, 스트로브 신호는 차동 신호 라인(TPA+및 TPA-)를 통하여 출력되고, 데이타는 차동 신호 라인들(TPB+,TPB- 및 TPC+,TPC-)를 통하여 외부로 출력된다. 한편, 수신 시에, 아날로그 인터페이스부(640)는 전송 케이블의 회선 점유 상태를 나타내는 아비터 정보 및 포트 상태를 나타내는 상태 정보와 함께 데이타, 스트로브 신호 및 속도 정보를 수신한다. 이 때 메인 데이타는 차동 신호 라인들(TPA+, TPA- 및 TPC+, TPC-)을 통하여 인가되고, 스트로브 신호는 차동 신호 라인들(TPB+, TPB-)를 통하여 인가된다.

도 6에 도시된 디코딩/재동기화부(610)는 수신 시에 아날로그 인터페이스부 (640)를 통하여 인가된 데이타 및 스트로브 신호를 아비터 정보 및 속도 정보에 상응하여 디코딩하고, 디코딩된 결과를 병렬 신호로 변환하여 링크 인터페이스부 (600)로 인가한다. 다른 경우에, 병렬 신호로 변환된 디코딩 결과는 다시 인코딩부(620)로 인가되어질 수도 있다. 일반적으로 디코딩/재동기화부(610)에는 외부에서 인가된 서로 다른 속도 정보에 따른 클럭 신호들이 공존하기 때문에 이들의 위상 차를 없애기 위해서 주로 재동기화(Resynchronization) 과정이 수행되어야 한다. 여기에서, 데이타 인에이블 신호(TPC_EN)가 액티브된 경우에는 제1디코더 및 제2디코더(614 및 616)가 모두 동작하게 되고, 액티브되지 않은 경우에는 하나의 디코더 만이 동작하게 된다.

데이타 제어부(630)는 추가된 차동 신호 라인(TPC+, TPC-)를 제어하기 위한 블럭으로서, 송신 시에 기존의 신호 라인들(TPA, TPB)만으로 최대 전송 속도를 구현하지 못하는 경우에 TPC 인에이블 신호(TPC_EN)를 액티브함으로써 인코딩부(620)를 제어하고, 수신 시에 추가된 신호 라인(TPC)를 통하여 데이타가 인가된 경우에 TPC 인에이블 신호(TPC_EN)를 액티브함으로써 디코딩/재동기화부 (610)를 제어한다.

아비터부(650)는 물리 계층 내부에서 회선의 점유 상태를 제어하는 블럭으로서, 복수 개의 포트들에 대한 회선 점유 정보 즉, 아비터 정보를 수신하여 포트들을 인에이블시킨다. 즉, 이비터부(650)는 포트를 나타내는 아날로그 인터페이스부(640)를 통하여 아비터 정보 및 포트 상태 정보를 수신하고, 그에 따라서 인코딩부(620) 및 디코딩/재동기화부(620)를 제어하기 위한 아비터 정보를 전달한다.

전송 케이블(50)은 외부의 노드로 데이타/스트로브 및 속도 정보등을 전달하거나, 외부의 노드에서 데이타/스트로브, 속도 정보 및 아비터 정보를 수신하기 위한 트위스트 페어 케이블로서, 도 6에 도시된 바와 같이, 신호 페어들(TPA, TPB 및 TPC)과 한 쌍의 파워 페어를 구비한다. 간략한 도시를 위하여 파워 페어는 생략한다.

상술한 바와 같이, 본 발명에 따른 고속 직렬 버스 인터페이스 시스템에서는 데이타-스트로브 인코딩 방식에서 이용되는 두 가지 신호 즉, 데이타와 스트로브 신호 중에서 데이타에 해당하는 신호 라인을 추가하여 하드웨어적인 부담 및 케이블 개발에 대한 제한점을 없애면서 전송 속도를 개선한다는 특징이 있다.

도 7a∼7c는 도 6에 도시된 아날로그 인터페이스부(640)의 상세한 회로도들로서, 도 7a는 제1신호 페어(TPA)에 대한 제1신호 인터페이스 회로를 나타내고, 도 7b는 제2신호 페어(TPB)에 대한 제2신호 인터페이스 회로를 나타내고, 도 7c는 제3신호 페어(TPC)에 대한 제2신호 인터페이스 회로를 나타낸다.

도 7a를 참조하면, 제1신호 인터페이스 회로는 버퍼(700), 전송 드라이버 (710), 수신기(720), 아비트레이션 비교부(730) 및 속도 정보 수신부(740)를 포함한다. 여기에서, 아비트레이션 비교부(730)는 비교기들(732, 734)로 구성되고, 속도 정보 수신부(740)는 속도 비교기(742, 744)로 구성된다. 전송 케이블(50)의 접지(VG)와 버퍼(700)의 출력 사이에는 커패시터(C70)가 연결되고, TPA+, TPA- 와 접지(VG) 사이에는 각각 로드 저항(R71, R72)이 연결된다.

도 7a에 도시된 제1신호 인터페이스 회로는 데이타 송신 시에 도 6의 인코딩부(620)에서 인코딩된 스트로브 신호(STR_TX)를 차동 신호 라인 TPA+, TPA-를 통하여 전송하고, 수신 시에는 차동 신호 라인 TPA+, TPA-를 통하여 데이타(DATA_RX1)를 수신하게 된다.

즉, 버퍼(700)는 전원 전압(REF)을 정입력 단자로 인가하며, 부입력 단자와 출력 단자가 연결된 구조를 갖는 전압 폴로어로 구현되고, 그 출력은 TP바이어스 전압(TPBIAS)가 되어 다른 포트들과 연결된다. 전송 드라이버(710)는 스트로브 인에이블 신호(STR_ENA)에 응답하여 스트로브 신호를 차동 증폭하고, 차동 증폭된 결과를 차동 신호 라인 TPA+, TPA-를 통하여 전송 케이블(50)로 인가한다. 수신기(720)는 신호 수신 시에 전송 케이블(50)을 통하여 수신되는 차동 데이타를 증폭하고, 증폭된 데이타(DATA_RX1)를 생성한다. 아비터 정보 수신부(730)의 아비터 비교기(732)는 정입력 단자를 통하여 인가되는 TPA+의 정보와, 부입력 단자를 통하여 인가되는 TPA-의 정보를 비교하고, 비교된 결과를 아비터 정보(ARB_A_RX)로서 입력한다. 또한, 아비터 비교기(734)는 정입력 단자를 통하여 인가되는 TPA-의 정보와, 부입력 단자를 통하여 인가되는 TPA+의 정보를 비교하고, 비교된 결과를 아비터 정보(ARB_A_RX)로서 입력한다.

속도 정보 수신부(740)는 저항들(R73, R74)을 통하여 인가되는 단자 TPA+,TPA-의 전압을 입력하여 각각 TP바이어스(TPBIAS)와 비교하고, 비교된 결과에 따라서 데이타의 수신 속도를 판단한다. 즉, 속도 정보 수신부(740)는 비교 결과에 따라서 데이타 수신 속도를 제1속도 정보(SPEED_RX1)라고 판단하거나, 제2속도 정보(SPEED_RX2)라고 판단한다. 일반적으로 제1속도 정보는 200Mbps의 속도를 나타내고, 제2속도 정보는 400Mbps의 속도를 나타낸다.

도 7b를 참조하면, 제2신호 인터페이스 회로는 속도 정보 전송부(760), 전송 드라이버(750), 수신기(770), 아비트레이션 비교부(780) 및 포트 상태 수신부 (790)를 포함한다. 여기에서, 속도 정보 전송부(760)는 전류원들(I71, I72)로 구성 되고, 아비트레이션 비교부(780)는 비교기들(782, 784)로 구성된다. 또한, 차동 신호 라인 TPB+, TPB-에는 각각 로드 저항(R75, R76)이 연결되고, 저항들(R75, R76)의 타측과 접지(VG)사이에는 저항(R77)과 커패시터(C72)가 연결된다. 차동 신호 라인들 TPB+, TPB-과 상태 정보 수신부(790)의 정입력 사이에는 각각 저항들(R79, R78)이 공통으로 연결된다.

도 7b에 도시된 제2신호 인터페이스 회로는 수신 시에 전송 케이블(50)을 통하여 아비터 정보(ABR_B_RX), 포트 상태 정보(PORT_STATUS) 및 스트로브 신호(STR_RX)를 입력한다. 또한, 송신 시에 인코딩부(620)에서 인코딩된 데이타(DATA_TX1)와 마이크로프로세서(미도시)로부터 출력된 속도 정보(SPEED_TX) 를 차동 단자 TPB+, TPB-를 통하여 출력한다.

즉, 도 7b에 도시된 속도 정보 전송부(760)는 데이타 전송 시의 속도 정보(SPEED_TX)를 전송하며, 각각 속도 정보(SPEED_TX)에 상응하는 전류원(I71, I72)의 전류량을 조절하여 차동 신호 라인 TPB+, TPB-를 통하여 흐르게 한다.

전송 드라이버(750)는 송신 시에 전송하고자하는 데이타(DATA_TX1)를 차동 증폭하고, 차동 증폭된 결과를 차동 신호 라인들 TPB+, TPB-를 통하여 전송 케이블로 전송한다. 수신기(770)는 수신 시에 각 차동 신호 라인 TPB+, TPB-를 통하여 스트로브 신호를 수신하여 증폭하고, 증폭된 결과를 스트로브 신호(STR_RX)로서 인가한다. 아비트레이션 비교부(780)의 각 비교기들(782, 784)은 차동 신호 라인 TPB+, TPB-을 통하여 아비터 정보(ARB_B_RX)를 수신하게 된다.

포트 상태 정보 수신부(790)는 차동 신호 라인들 TPB+, TPB-를 통하여 인가되는 전압을 소정의 비교 전압(VOL)과 비교함으로써 현재 포트의 상태를 나타내는 상태 정보(PORT_STATUS)를 수신한다.

도 7c를 참조하면, 제3신호 인터페이스 회로는 전송 드라이버(800) 및 수신기(810)를 포함한다. 여기에서, 전송 케이블(50)과 연결된 차동 신호 라인 TPC+, TPC-는 각각 로드 저항들(R80, R81)과, 커패시터(C80) 및 저항(R82)을 통하여 접지(VG)와 연결된다.

도 7c에 도시된 전송 드라이버(800)는 데이타 전송 시에 전송 속도를 향상 시키기 위해 추가적으로 이용된다. 즉, 도 6에 도시된 데이타 제어부(630)에서 TPC를 인에이블하여 전송 속도를 높이고자하는 경우에, 드라이버(800)는 데이타 (DATA_TX2)를 입력으로하여 차동 증폭하고, 차동 증폭된 결과를 차동 신호 라인 TPC+, TPC-를 통하여 출력한다. 한편, 수신 시에는 차동 신호 라인 TPC+, TPC-를 통하여 차동 데이타를 입력하여 증폭하고, 증폭된 데이타(DATA_RX2)를 디코딩 /재동기화부(610)로 전달한다.

즉, 상술한 바와 같이, 본 발명에 따른 고속 직렬 버스 인터페이스 시스템에서는 전송 속도 향상을 위해 전송 케이블에 신호 라인을 추가하고, 물리 계층 내부에는 추가된 신호 라인을 인에이블 및 제어하기 위한 회로들을 추가하게 되며, TPC외에도 다른 신호 라인이 더 추가되어질 수 있다.

본 발명에 따르면, IEEE1394와 같은 고속 직렬 버스 인터페이스에 있어서 전송 케이블에 신호 라인을 추가하고, 추가된 전송 라인을 위한 제어하기 위한 로직 회로를 구비하도록 함으로써 현재의 표준 프로토콜을 최소한으로 변경하면서 데이타 전송 속도를 높일 수 있으므로 현재 고속 직렬 버스 인터페이스에서의 속도에 따른 제약을 없앨 수 있다는 효과가 있다.

도 1은 종래의 고속 직렬 버스 인터페이스에서 이용되는 전송 케이블 매체를 설명하기 위한 단면도이다.

도 2는 일반적인 고속 직렬 버스 인터페이스의 링크 계층과 물리계층 간의 연결 관계를 설명하기 위한 도면이다.

도 3은 종래의 고속 직렬 버스 인터페이스 시스템을 설명하기 위한 개략적인 블럭도이다.

도 4는 일반적인 고속 직렬 버스 인터페이스 시스템의 물리 계층에서 수행되는 데이타-스트로브 인코딩을 설명하기 위한 도면이다.

도 5는 본 발명에 따른 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템의 전송 케이블 매체을 설명하기 위한 단면도이다.

도 6은 본 발명에 따른 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템을 설명하기 위한 개략적인 블럭도이다.

도 7a ~ 도 7c는 6에 도시된 물리 계층 장치의 아날로그 인터페이스부를 설명하기 위한 상세한 회로도들이다.

Claims (6)

1. 링크 계층으로부터 링크 요구 신호를 받아들이고, 시스템 클럭 신호를 출력하며, 소정의 제어 신호들 및 병렬 데이타를 송수신하는 링크 인터페이스 수단;

   상기 링크 인터페이스 수단으로부터 인가된 상기 병렬 데이타를 직렬 데이타로 변환하고, 소정의 아비터 정보에 응답하여 상기 변환된 직렬 데이타를 인코딩하여 제1~제N(>1)송신 데이타 및 송신 스트로브 신호로서 출력하는 인코딩 수단;

   상기 인코딩 수단에서 출력된 상기 제1~제N(>1)송신 데이타 및 송신 스트로브 신호를 속도 정보에 응답하여 출력하고, 외부에서 수신 스트로브 신호 및 제1~제N수신 데이타를 받아들이는 아날로그 인터페이스 수단;

   전원을 공급하기 위한 한 쌍의 전원 라인과, 상기 제1~제N송신/수신 데이타들 및 상기 송/수신 스트로브 신호를 전달하기 위한 다수의 차동 신호 라인들을 구비하는 트위스트 페어 케이블;

   상기 아날로그 인터페이스 수단을 통하여 인가되는 아비터 정보, 속도 정보와 상기 속도 정보에 응답하여 인가되는 상기 제1~제N수신 데이타 및 상기 수신 스트로브 신호를 상기 시스템 클럭 신호에 응답하여 재동기화시키고, 상기 재동기화된 결과를 디코딩하는 디코딩/재동기화 수단;

   상기 트위스트 페어 케이블의 상기 다수의 차동 신호 라인들 중 추가된 차동 신호 라인을 인에이블하기 위해, 상기 인코딩 수단 및 상기 디코딩/재동기화 수단으로 데이타 인에이블 신호를 출력하는 데이타 제어 수단; 및

   상기 아날로그 인터페이스 수단을 통하여 상기 아비터 정보를 수신하고, 상기 아비터 정보에 응답하여 상기 인코딩 수단 및 디코딩/재동기화 수단을 제어하는 아비터 수단을 포함하는 것을 특징으로하는 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템.
2. 제1항에 있어서, 상기 전송 케이블은,

   상기 송신 또는 수신 스트로브 신호에 대한 신호 라인은 공통으로 사용하고, 상기 제1~제N송신 데이타 및 상기 제1~제N수신 데이타에 대한 신호 라인만을 추가하는 것을 특징으로하는 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템.
3. 제1항에 있어서, 상기 인코딩 수단은,

   상기 링크 인터페이스 수단에 출력된 상기 병렬 데이타를 직렬 변환하는 병렬/직렬 변환 수단; 및

   상기 직렬 변환된 데이타를 상기 아비터 정보에 응답하여 각각 인코딩하는 N개의 인코더를 포함하는 것을 특징으로하는 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템.
4. 제1항에 있어서, 상기 디코딩/재동기화 수단은,

   아날로그 인터페이스 수단에서 출력된 상기 제1~제N수신 데이타 및 수신 스트로브 신호를 디코딩하는 N개의 디코더들; 및

   상기 N개의 디코더들에서 출력된 상기 제1~제N수신 데이타들을 병렬 데이타로 변환하는 직렬/병렬 변환부를 포함하는 것을 특징으로하는 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템.
5. 제1항에 있어서, 상기 데이타 제어 수단은,

   송신 시에 상기 다수의 차동 신호 라인들 중 제1 및 제2차동 신호 라인들을 통하여 최대 전송 속도로 전송할 수 없을 때, 다른 차동 신호 라인을 인에이블하기 위한 인에이블 신호를 액티브하는 것을 특징으로하는 다중 신호 라인을 이용한 고속 직렬 인터페이스 시스템.
6. 제1항에 있어서, 상기 아날로그 인터페이스 수단은,

   상기 전송 케이블이 3쌍의 차동 신호 라인들을 구비하는 경우에, 각각 제1~제3신호 인터페이스 회로를 포함하고,

   상기 제1 신호 인터페이스 회로는,

   전원 전압과 연결된 정입력 단자를 갖고, 부입력 단자와 출력 단자가 연결된 전압 폴로어로 구현되어 트위스트 페어 바이어스 전압을 생성하는 제1버퍼;

   송신 시에 상기 인코딩 수단에서 출력되는 상기 송신 스트로브 신호를 차동 증폭하고, 상기 차동 증폭된 결과를 상기 제1차동 신호 라인을 통하여 출력하는 제1전송 드라이버;

   수신 시에 상 제1차동 신호 라인을 통하여 제1수신 데이타를 받아들이고, 상기 제1수신 데이타를 상기 디코딩/재동기화 수단으로 출력하는 제1수신기;

   수신 시에 상기 전송 케이블의 상기 제1차동 신호 라인을 통하여 제1 아비터 정보를 수신하는 제1아비트레이션 비교부;

   수신 시에 상기 제1차동 신호 라인을 통하여 속도 정보를 수신하는 속도 정보 수신부를 구비하고,

   상기 제2신호 인터페이스 회로는,

   송신 시에 전송 속도를 나타내는 속도 정보를 상기 제2차동 신호 라인을 통하여 출력하는 속도 정보 전송부;

   송신 시에 상기 인코딩 수단에서 출력되는 제1송신 데이타를 차동 증폭하고, 상기 차동 증폭된 결과를 상기 제2차동 신호 라인을 통하여 출력하는 제2전송 드라이버;

   수신 시에 상기 제2차동 신호 라인을 통하여 상기 수신 스트로브 신호를 받아들이고, 상기 수신 스트로브 신호를 상기 디코딩/재동기화 수단으로 출력하는 제2수신기;

   수신 시에 상기 제2차동 신호 라인을 통하여 제2아비터 정보를 수신하는 제2아비트레이션 비교부;

   상기 제2차동 신호 라인을 통하여 포트 상태 정보를 수신하는 포트 상태 수신부를 구비하고,

   상기 제3신호 인터페이스 회로는,

   송신 시에 상기 인코딩 수단에서 출력된 제2송신 데이타를 차동 증폭하고, 상기 차동 증폭된 결과를 제3차동 신호 라인을 통하여 출력하는 제2전송 드라이버; 및

   수신 시에 상기 제3차동 신호 라인을 통하여 제2수신 데이타를 수신하고, 상기 제2수신 데이타를 상기 디코딩/재동기화 수단으로 출력하는 제3수신기를 포함하고,

   상기 제1차동 신호 라인은 TPA+, TPA-를 나타내고, 상기 제2차동 신호 라인은 TPB+, TPB-를 나타내고, 상기 제3차동 신호 라인은 TPC+, TPC-를 나타내는 것을 특징으로하는 다중 신호 라인을 이용한 고속 직렬 버스 인터페이스 시스템.