KR100491838B1 - Apparatus for driving ramp waveform of plasma display panel - Google Patents

Apparatus for driving ramp waveform of plasma display panel Download PDF

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Abstract

본 발명은 리셋구간에서의 큰 방전을 방지하도록 한 플라즈마 디스플레이 패널의 램프파형 구동장치에 관한 것이다.The present invention relates to a ramp waveform driving apparatus of a plasma display panel to prevent large discharge in a reset section.

본 발명은 표시패널과, 셋업 전압원과, 상기 표시패널과 상기 셋업 전압원 사이에 접속되어 상기 셋업 전압원으로부터의 셋업파형을 상기 표시패널에 공급하기 위한 스위치 소자와, 상기 스위치 소자와 상기 표시패널 사이에 접속되어 상기 스위치 소자의 출력신호에서의 전류를 제한하기 위한 전류 제한회로를 구비하는 것을 특징으로 한다. The present invention provides a display panel, a setup voltage source, a switch element connected between the display panel and the setup voltage source to supply a setup waveform from the setup voltage source to the display panel, and between the switch element and the display panel. And a current limiting circuit connected to limit the current in the output signal of the switch element.

Description

플라즈마 디스플레이 패널의 램프파형 구동장치{APPARATUS FOR DRIVING RAMP WAVEFORM OF PLASMA DISPLAY PANEL} Lamp waveform driving device of plasma display panel {APPARATUS FOR DRIVING RAMP WAVEFORM OF PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널의 램프파형 구동장치에 관한 것으로, 특히 리셋구간에서의 큰 방전을 방지하도록 한 플라즈마 디스플레이 패널의 램프파형 구동장치에 관한 것이다.The present invention relates to a ramp waveform driving device of a plasma display panel, and more particularly to a ramp waveform driving device of a plasma display panel to prevent a large discharge in the reset section.

플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선을 이용하여 형광체를 여기 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다. Plasma Display Panel (hereinafter referred to as "PDP") is used to excite and emit phosphors by using ultraviolet rays generated when an inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is discharged. Will be displayed. Such PDPs are not only thin and large in size, but also have improved in image quality due to recent technology development.

도 1을 참조하면, 종래의 3전극 교류 면방전형 PDP의 방전셀은 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과, 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)과 직교하는 어드레스전극(X1 내지 Xm)을 구비한다. Referring to FIG. 1, a discharge cell of a conventional three-electrode AC surface discharge type PDP has an address orthogonal to the scan electrodes Y1 to Yn and the sustain electrode Z, and the scan electrodes Y1 to Yn and the sustain electrode Z. Electrodes X1 to Xm are provided.

스캔전극(Y1 내지 Yn), 서스테인전극(Z) 및 어드레스전극(X1 내지 Xm)의 교차부에는 적색, 녹색 및 청색 중 어느 하나를 표시하기 위한 셀(1)이 형성된다. 스캔전극(Y1 내지 Yn) 및 서스테인전극(Z)은 도시하지 않은 상부기판 상에 형성된다. 상부기판에는 도시하지 않는 유전체층과 MgO 보호층이 적층된다. 어드레스전극(X1 내지 Xm)은 도시하지 않은 하부기판 상에 형성된다. 하부기판 상에는 수평으로 인접한 셀들 간에 광학적, 전기적 혼신을 방지하기 위한 격벽이 형성된다. 하부기판과 격벽 표면에는 진공자외선에 의해 여기되어 가시광을 방출하는 형광체가 형성된다. 상부기판과 하부기판 사이의 방전공간에는 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 주입된다. Cells 1 for displaying any one of red, green and blue are formed at the intersections of the scan electrodes Y1 to Yn, the sustain electrode Z and the address electrodes X1 to Xm. The scan electrodes Y1 to Yn and the sustain electrode Z are formed on an upper substrate (not shown). On the upper substrate, a dielectric layer and an MgO protective layer (not shown) are stacked. The address electrodes X1 to Xm are formed on the lower substrate (not shown). On the lower substrate, partition walls are formed to prevent optical and electrical interference between horizontally adjacent cells. Phosphors are excited on the lower substrate and the partition walls to be excited by vacuum ultraviolet rays and emit visible light. An inert mixed gas such as He + Xe, Ne + Xe, He + Xe + Ne is injected into the discharge space between the upper substrate and the lower substrate.

PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 리셋 기간과, 주사라인을 선택하고 선택된 주사라인에서 셀을 선택하기 위한 어드레스 기간과, 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 2와 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화 기간, 어드레스 기간 및 서스테인 기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간과 그에 할당되는 서스테인펄스의 수는 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.The PDP is time-divisionally driven by dividing one frame into several subfields having different number of emission times in order to implement grayscale of an image. Each subfield is divided into a reset period for initializing the full screen, an address period for selecting a scan line and selecting a cell in the selected scan line, and a sustain period for implementing gray levels according to the number of discharges. For example, when the image is to be displayed with 256 gray levels, as shown in FIG. 2, the frame period (16.67 ms) corresponding to 1/60 second is divided into eight subfields SF1 to SF8. As described above, each of the eight subfields SF1 to SF8 is divided into an initialization period, an address period, and a sustain period. The initialization period and the address period of each subfield are the same for each subfield, while the sustain period and the number of sustain pulses allocated thereto are 2n (n = 0,1,2,3,4,5,6, 7) is increased in proportion.

도 3은 두 개의 서브필드에 공급되는 PDP의 구동파형을 나타낸다. 3 shows driving waveforms of a PDP supplied to two subfields.

도 3을 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인 기간으로 나누어 구동된다. Referring to FIG. 3, the PDP is driven by being divided into an initialization period for initializing the full screen, an address period for selecting a cell, and a sustain period for maintaining discharge of the selected cell.

리셋기간의 초기에는 모든 스캔전극들(Y)에 상승 램프파형(Ramp-up)이 인가되며, 서스테인전극(Z)과 어드레스전극(X)에는 0[V]가 인가된다. 상승 램프파형(Ramp-up)에 의해 전화면의 셀들 내에서 스캔전극(Y)과 어드레스전극(X) 사이와 스캔전극(Y)과 서스테인전극(Z) 사이에는 빛이 거의 발생되지 않는 쓰기 암방전(dark discharge) 또는 셋업 방전이 일어난다. 이러한 셋업방전에 의해 어드레스전극(X)과 서스테인전극(Z) 상에는 정극성(+)의 벽전하가 쌓이게 되며, 스캔전극(Y) 상에는 부극성(-)의 벽전하가 쌓이게 된다.In the initial stage of the reset period, the rising ramp waveform Ramp-up is applied to all the scan electrodes Y, and 0 [V] is applied to the sustain electrode Z and the address electrode X. A write arm in which light is hardly generated between the scan electrode Y and the address electrode X and between the scan electrode Y and the sustain electrode Z in the cells of the full screen by the rising ramp waveform Ramp-up. Dark discharge or setup discharge occurs. Due to the setup discharge, positive wall charges are accumulated on the address electrode X and the sustain electrode Z, and negative wall charges are accumulated on the scan electrode Y.

리셋 기간의 후기에는 대략 서스테인전압(Vs)부터 하강하기 시작하는 하강 램프파형(Ramp-dn)이 스캔전극들(Y)에 동시에 인가된다. 이와 동시에, 서스테인전극(Z)에는 정극성의 서스테인전압(Vs)이 인가되고, 어드레스전극(X)에는 0[V]가 인가된다. 이렇게 하강 램프파형(Ramp-dn)이 인가될 때, 스캔전극(Y)과 서스테인전극(Z) 사이에 빛이 거의 발생되지 않는 소거 암방전 또는 셋다운방전이 일어난다. 이러한 셋다운방전에 의해 어드레스방전에 불필요한 과도 벽전하가 소거된다.At the end of the reset period, the falling ramp waveform Ramp-dn, which starts to fall from approximately the sustain voltage Vs, is simultaneously applied to the scan electrodes Y. At the same time, a positive sustain voltage Vs is applied to the sustain electrode Z, and 0 [V] is applied to the address electrode X. When the falling ramp waveform Ramp-dn is applied in this manner, an erase dark discharge or a set-down discharge with little light is generated between the scan electrode Y and the sustain electrode Z. This set-down discharge eliminates unnecessary wall charges unnecessary for address discharge.

어드레스 기간에는 부극성 스캔펄스(scan)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 스캔펄스(scan)에 동기되어 어드레스전극들(X)에 정극성의 데이터펄스(data)가 인가된다. 스캔펄스(scan)와 데이터펄스(data)의 전압차와 초기화 기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 서스테인전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. In the address period, the negative scan pulse scan is sequentially applied to the scan electrodes Y, and the positive data pulse data is applied to the address electrodes X in synchronization with the scan pulse scan. As the voltage difference between the scan pulse and the data pulse and the wall voltage generated in the initialization period are added, an address discharge is generated in the cell to which the data pulse data is applied. In the cells selected by the address discharge, wall charges are formed such that a discharge can occur when the sustain voltage Vs is applied.

서스테인전극(Z)에는 셋다운 기간과 어드레스 기간 동안에 스캔전극(Y)과의 전압차를 줄여 스캔전극(Y)과의 오방전이 일어나지 않도록 정극성 직류전압(Zdc)이 공급된다. The sustain electrode Z is supplied with a positive DC voltage Zdc during the set down period and the address period so as to reduce the voltage difference with the scan electrode Y so as to prevent an erroneous discharge from the scan electrode Y.

서스테인 기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(sus)가 더해지면서 매 서스테인펄스(sus)가 인가될 때마다 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.In the sustain period, sustain pulses sus are alternately applied to the scan electrodes Y and the sustain electrodes Z. FIG. The cell selected by the address discharge has a sustain discharge, that is, a display discharge between the scan electrode Y and the sustain electrode Z whenever the sustain voltage sus is applied as the wall voltage and the sustain pulse sus are added. This will happen.

이와 같은, 종래의 PDP 구동방법 중 초기화 기간에서는 도 4에 도시된 바와 같은 래프파형 구동자치로부터의 셋업전압이 공급된다.In the initialization period of the conventional PDP driving method as described above, a setup voltage from the lap waveform drive autonomous as shown in FIG. 4 is supplied.

도 4를 참조하면, 종래 기술에 따른 PDP의 램프파형 구동장치는 셋업 전압원(Vset-up)에서 소정의 기울기로 셋업전압까지 상승하는 상승램프 파형을 생성하는 것으로, 펄스공급원(Vs)으로부터의 스위칭 펄스에 응답하여 상승 램프파형을 공급하는 스위치 소자(SW)와, 펄스공급원(Vs)과 스위치 소자(SW)의 게이트 단자 사이에 직렬 접속된 제 1 및 제 2 저항(R1, R2)과, 스위치 소자(SW)의 게이트 단자와 드레인 단자 사이에 접속된 커패시터(C)를 구비한다.Referring to FIG. 4, the ramp waveform driving apparatus of the PDP according to the related art generates a rising ramp waveform that rises from the set-up voltage source Vset-up to the set-up voltage at a predetermined slope, and switches from the pulse supply source Vs. A switch element SW for supplying a rising ramp waveform in response to a pulse; first and second resistors R1 and R2 connected in series between the pulse supply source Vs and the gate terminal of the switch element SW; A capacitor C is connected between the gate terminal and the drain terminal of the device SW.

펄스공급원(Vs)은 스위치 소자(SW)의 게이트 단자에 스위칭 펄스를 공급한다. 제 1 스위치 소자(SW)는 셋업 전압원(Vset-up)과 패널(PANEL) 사이에 접속된다. 커패시터(C)와 제 1 및 제 2 저항(R1, R2)은 RC시정수에 의해서 제 1 스위치 소자(SW)를 통해 패널에 공급되는 셋업전압의 상승 기울기를 조절하게 된다. 이 때, 스위치 소자(SW)의 게이트 단자와 소스 단자 사이에는 제너 다이오드(ZD)가 접속되어 제 1 및 제 2 저항(R1, R2) 사이의 노드 상의 전압을 일정하게 유지시키게 된다.The pulse supply source Vs supplies a switching pulse to the gate terminal of the switch element SW. The first switch element SW is connected between the setup voltage source Vset-up and the panel PANEL. The capacitor C and the first and second resistors R1 and R2 adjust the rising slope of the setup voltage supplied to the panel through the first switch element SW by the RC time constant. At this time, a zener diode ZD is connected between the gate terminal and the source terminal of the switch element SW to maintain a constant voltage on the node between the first and second resistors R1 and R2.

이와 같은, 종래기술에 따른 PDP 램프파형 구동장치는 커패시터(C)와 제 1 및 제 2 저항(R1, R2)의 RC시정수에 의해 펄스공급원(Vs)으로부터 스위치 소자(SW)에 공급되는 스위칭 제어신호를 조절하여 스위치 소자(SW)를 경유하여 패널에 공급되는 셋업 전압의 상승기울기를 조절하게 된다.The PDP ramp waveform driving device according to the related art is a switching supplied from the pulse supply source Vs to the switch element SW by the RC time constants of the capacitor C and the first and second resistors R1 and R2. The control signal is adjusted to adjust the rising slope of the setup voltage supplied to the panel via the switch element SW.

최근에는 PDP에 봉입된 방전가스에서 방전효율을 높이기 위하여 Xe의 함량을 높이는 추세에 있다. 그런데 Xe의 함량을 높이면 방전이 지연되는 지터(jitter) 값이 길어지는 문제점이 있다. 이렇게 방전이 지연되면 리셋기간에서 방전이 원치않는 수준 이상으로 크게 일어나게 되어 벽전하 제어가 어려울 뿐만 아니라 리셋 기간의 블랙휘도가 높아짐으로써 콘트라스트 특성을 저하시키게 된다. 이를 도 5 및 도 6을 결부하여 상세히 설명하기로 한다. Recently, there is a tendency to increase the content of Xe in order to increase the discharge efficiency in the discharge gas enclosed in the PDP. However, when the content of Xe is increased, there is a problem in that the jitter value for delaying discharge is long. When the discharge is delayed, the discharge is largely generated beyond the undesired level in the reset period, so that the wall charge control is difficult and the black luminance of the reset period is increased, thereby lowering the contrast characteristic. This will be described in detail with reference to FIGS. 5 and 6.

Xe의 함량이 낮은 PDP에서 리셋기간 동안 스캔전극(Y)과 서스테인전극(Z) 사이에 인가되는 인가전압(Vyz)과 갭전압(Vg)은 도 5와 같다. 인가전압(Vyz)은 도 3과 같이 외부 구동회로로부터 스캔전극(Y)과 서스테인전극(Z)에 인가되는 전압으로 나타나는 스캔전극(Y)과 서스테인전극(Z) 사이의 전압이다. 갭전압(Vg)은 방전가스에 인가되는 전압으로써 셀 내에 방전을 유발하게 하는 전압이다. The applied voltage Vyz and the gap voltage Vg applied between the scan electrode Y and the sustain electrode Z during the reset period in the PDP having a low Xe content are shown in FIG. 5. The applied voltage Vyz is a voltage between the scan electrode Y and the sustain electrode Z which is represented by the voltage applied to the scan electrode Y and the sustain electrode Z from the external driving circuit as shown in FIG. 3. The gap voltage Vg is a voltage applied to the discharge gas and causes a discharge in the cell.

Xe의 함량이 낮으면, 리셋 기간의 셋업방전은 갭전압(Vg)이 방전개시전압(Firing Voltage : Vf)에 도달할 때 발생된다. 셋업방전이 일어난 후에 갭전압(Vg)은 하강 기울기의 램프파형(Ramp-dn)이 스캔전극(Y)에 인가되기 전까지 방전개시전압(Vf)으로 유지된다. 마찬가지로, 리셋 기간의 셋다운방전은 갭전압(Vg)이 방전개시전압(-Vf)에 도달할 때 발생된다. 셋다운방전이 일어난 후에 갭전압(Vg)은 스캔바이어스전압이 스캔전극(Y)에 인가되기 전까지 방전개시전압(-Vf)으로 유지된다. 한편, 리셋 기간이 개시되기 이전의 초기상태(41)에서 서스테인 방전횟수 등이 셀마다 다르기 때문에 그 초기상태(41)에서 벽전압(Vg)은 셀마다 다르게 될 수 있다. If the content of Xe is low, the setup discharge in the reset period is generated when the gap voltage Vg reaches the discharge start voltage Vf. After the setup discharge occurs, the gap voltage Vg is maintained at the discharge start voltage Vf until the ramp waveform Ramp-dn of the falling slope is applied to the scan electrode Y. Similarly, the set-down discharge of the reset period is generated when the gap voltage Vg reaches the discharge start voltage -Vf. After the set-down discharge occurs, the gap voltage Vg is maintained at the discharge start voltage (-Vf) until the scan bias voltage is applied to the scan electrode Y. On the other hand, since the number of sustain discharges and the like differs from cell to cell in the initial state 41 before the reset period starts, the wall voltage Vg in the initial state 41 may vary from cell to cell.

Xe의 함량이 높으면, 도 6에서 알 수 있는 바 셋업방전은 Xe의 고함량으로 인한 방전지연으로 인하여 갭전압(Vg)이 방전개시전압(Vf)에 도달하는 시점(tf)에 발생되지 않고 그 시점(tf)으로부터 지터 값만큼 지연된 tf' 시점에 발생된다. tf' 시점에서 벽전압(Vf)은 외부 인가전압(Vyz)이 상승하면서 방전개시전압(Vf)보다 큰 전압으로 상승된다. 따라서, 셋업방전은 원치 않는 수준 이상으로 크게 발생하게 되고, 순간적으로 방전 전류(Ip)도 많이 흐르게 된다. 결과적으로, 종래기술에 따른 PDP의 램프파형 구동장치는 상술한 Xe의 함량에 따라 셋업방전에서 발생되는 원치 않는 수준 이상의 큰 방전을 제어할 수 없는 문제점이 있다.If the content of Xe is high, as shown in FIG. 6, the setup discharge is not generated at the time tf when the gap voltage Vg reaches the discharge start voltage Vf due to the discharge delay due to the high content of Xe. It occurs at the time tf 'delayed by the jitter value from the time tf. At the time tf ', the wall voltage Vf rises to a voltage larger than the discharge start voltage Vf while the external applied voltage Vyz rises. Therefore, the setup discharge is largely generated beyond the unwanted level, and the discharge current Ip flows in an instant. As a result, the ramp waveform driving apparatus of the PDP according to the prior art has a problem that it is not possible to control the large discharge more than the unwanted level generated in the setup discharge according to the above-described Xe content.

다시 말하여, PDP의 가스방전은 램프파형 구동장치에서 공급되는 전압과 전류에 많은 제한을 받게 된다. 즉, PDP의 구동에서는 주로 사용되는 방전은 글루우(Glow) 방전과 다크(Dark) 방전이 있는데, 글루우 방전은 전류를 많이 필요로 하면서 빛을 많이 발생하게 된다. 따라서, 글루우 방전은 갭 전압(Vg)이 방전개시전압(Vf)에 도달하는 시점(tf)을 초과하고 램프파형 구동장치에서 공급되는 전류가 충분하여야 발생할 수 있다. 한편, 암방전은 갭 전압(Vg)이 방전개시전압(Vf)에 도달하는 시점(tf) 미만에서 발생하는 것인데 이때의 가스의 저항이 큰 상태이므로 전류도 적게 흐르고 빛의 발생양도 적게 된다. In other words, the gas discharge of the PDP is subject to many limitations on the voltage and current supplied from the ramp waveform driving device. That is, in the driving of the PDP, the discharge mainly used is a glow discharge and a dark discharge. The glow discharge requires a lot of current and generates a lot of light. Therefore, the glue discharge may occur only when the gap voltage Vg exceeds the time point tf at which the discharge start voltage Vf is reached and the current supplied from the ramp waveform driving apparatus is sufficient. On the other hand, the dark discharge occurs at a time when the gap voltage (Vg) reaches the discharge start voltage (Vf) (tf). Since the gas resistance is large, the current flows less and the amount of light is generated.

그러나, PDP에 봉입된 방전가스에서 방전효율을 높이기 위하여 Xe의 함량이 증가됨에 따라 방전이 지연되는 지터(jitter) 값의 증가로 인하여 암방전 발생시점에서 램프파형 구동장치에서 공급되는 전압이 높아진 상태이므로 큰 방전이 발생하게 된다.However, in order to increase the discharge efficiency in the discharge gas encapsulated in the PDP, as the content of Xe is increased, the voltage supplied from the ramp waveform driving device at the time of dark discharge is increased due to the increase of jitter value that delays the discharge. Therefore, a large discharge occurs.

따라서, 본 발명의 목적은 리셋구간에서의 큰 방전을 방지하도록 한 플라즈마 디스플레이 패널의 램프파형 구동장치를 제공하는데 있다. Accordingly, it is an object of the present invention to provide a ramp waveform driving apparatus of a plasma display panel which prevents large discharge in a reset section.

상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 램프파형 구동장치는 표시패널과, 셋업 전압원과, 상기 표시패널과 상기 셋업 전압원 사이에 접속되어 상기 셋업 전압원으로부터의 셋업파형을 상기 표시패널에 공급하기 위한 스위치 소자와, 상기 스위치 소자와 상기 표시패널 사이에 접속되어 상기 스위치 소자의 출력신호에서의 전류를 제한하기 위한 전류 제한회로를 구비하는 것을 특징으로 한다. In order to achieve the above object, a ramp waveform driving apparatus of a plasma display panel according to an embodiment of the present invention is connected between a display panel, a setup voltage source, and the display panel and the setup voltage source to generate a setup waveform from the setup voltage source. And a current limiting circuit connected between the switch element and the display panel to limit the current in the output signal of the switch element.

상기 플라즈마 디스플레이 패널의 램프파형 구동장치에서 상기 전류 제한회로는 저항인 것을 특징으로 한다.In the ramp waveform driving apparatus of the plasma display panel, the current limiting circuit is a resistor.

상기 플라즈마 디스플레이 패널의 램프파형 구동장치에서 상기 저항의 저항값은 상기 저항에 걸리는 전압이 상기 스위치 소자의 소스 전극과 게이트 전극 간의 전압이 스위치 소자의 문턱전압보다 낮도록 설정되는 것을 특징으로 한다.In the ramp waveform driving apparatus of the plasma display panel, the resistance value of the resistor may be set such that the voltage applied to the resistance is lower than the voltage between the source electrode and the gate electrode of the switch element.

상기 플라즈마 디스플레이 패널의 램프파형 구동장치는 상기 스위치 소자에 접속되어 상기 셋업 전압원으로부터 상기 표시패널에 공급되는 상기 셋업 전압의 상승 기울기를 조절하는 기울기 조절회로를 더 구비하는 것을 특징으로 한다.The ramp waveform driving device of the plasma display panel may further include a tilt control circuit connected to the switch element to adjust a rising slope of the setup voltage supplied from the setup voltage source to the display panel.

상기 플라즈마 디스플레이 패널의 램프파형 구동장에서 상기 기울기 조절회로는 상기 스위치 소자의 게이트 전극에 접속되는 적어도 하나의 저항과, 상기 저항과 상기 스위치 소자의 게이트 전극 사이의 노드와 상기 스위치 전극의 드레인 전극 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 특징으로 한다.In the ramp waveform driving field of the plasma display panel, the inclination adjustment circuit includes at least one resistor connected to the gate electrode of the switch element, a node between the resistor and the gate electrode of the switch element, and a drain electrode of the switch electrode. It characterized in that it comprises a capacitor connected to.

상기 플라즈마 디스플레이 패널의 램프파형 구동장치는 상기 기울기 조절회로와 상기 스위치 소자의 출력단자 사이에 접속되는 제너 다이오드를 더 구비하는 것을 특징으로 한다.The ramp waveform driving device of the plasma display panel may further include a zener diode connected between the tilt control circuit and the output terminal of the switch element.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above object will be apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 7 및 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 7 and 8.

도 7 및 도 8을 참조하면, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 셋업 전압원(Vset-up)에서 소정의 기울기로 셋업전압까지 상승하는 상승램프 파형을 생성하는 것으로, 펄스공급원(Vs)으로부터의 스위칭 펄스에 응답하여 상승 램프파형을 공급하는 스위치 소자(SW)와, 펄스공급원(Vs)과 스위치 소자(SW)의 게이트 단자 사이에 직렬 접속된 제 1 및 제 2 저항(R1, R2)과, 스위치 소자(SW)의 게이트 단자와 드레인 단자 사이에 접속된 커패시터(C)와, 스위치 소자(SW)와 패널 사이에 접속되는 전류 제한회로(LR)를 구비한다.Referring to FIGS. 7 and 8, a plasma display panel (hereinafter referred to as "PDP") according to an exemplary embodiment of the present invention rises up to a setup voltage with a predetermined slope from a setup voltage source Vset-up. By generating a ramp waveform, a series connection is made between a switch element (SW) for supplying a ramp ramp waveform in response to a switching pulse from the pulse supply source (Vs) and a gate terminal of the pulse supply source (Vs) and the switch element (SW). The first and second resistors R1 and R2, the capacitor C connected between the gate terminal and the drain terminal of the switch element SW, and the current limiting circuit connected between the switch element SW and the panel ( LR).

펄스공급원(Vs)은 스위치 소자(SW)의 게이트 단자에 스위칭 펄스를 공급한다. 제 1 스위치 소자(SW)는 셋업 전압원(Vset-up)과 패널(PANEL) 사이에 접속된다. 커패시터(C)와 제 1 및 제 2 저항(R1, R2)은 RC시정수에 의해서 제 1 스위치 소자(SW)를 통해 패널에 공급되는 셋업전압의 상승 기울기를 조절하게 된다. 이 때, 스위치 소자(SW)의 게이트 단자와 소스 단자 사이에는 제너 다이오드(ZD)가 접속되어 제 1 및 제 2 저항(R1, R2) 사이의 노드 상의 전압을 일정하게 유지시키게 된다.The pulse supply source Vs supplies a switching pulse to the gate terminal of the switch element SW. The first switch element SW is connected between the setup voltage source Vset-up and the panel PANEL. The capacitor C and the first and second resistors R1 and R2 adjust the rising slope of the setup voltage supplied to the panel through the first switch element SW by the RC time constant. At this time, a zener diode ZD is connected between the gate terminal and the source terminal of the switch element SW to maintain a constant voltage on the node between the first and second resistors R1 and R2.

전류 제한회로(LR)는 스위치 소자(SW)의 소스 단자와 패널 사이에 접속되는 전류제한용 저항(LR)를 구비한다.The current limiting circuit LR has a current limiting resistor LR connected between the source terminal of the switch element SW and the panel.

전류 제한용 저항(LR)은 패널의 방전전류(Ip)의 증가 또는 감소에 의해 상기 스위치 소자(SW)를 턴-온(Turn-On) 또는 턴-오프(Turn-Off) 시키게 된다. 이를 상세히 하면, 스위치 소자(SW)는 게이트 단자와 소스 단자 사이의 전압(VGS)이 스위치 소자(SW)의 문턱전압(Threshold Voltage)(VT)보다 큰 경우에 턴-온되고, 문턱전압(VT)보다 작은 경우에 턴-오프되게 된다.The current limiting resistor LR causes the switch element SW to turn on or turn off by increasing or decreasing the discharge current Ip of the panel. In detail, the switch element SW is turned on when the voltage VGS between the gate terminal and the source terminal is greater than the threshold voltage VT of the switch element SW, and the threshold voltage VT. If it is less than) will turn off.

이 때, 게이트 단자와 소스 단자 사이의 전압(VGS)은 아래의 수학식 1과 같이 게이트 단자의 전압(VG)과 전류 제한용 저항(LR)에 의해 소스 단자의 전압(VLR)의 차가 된다. 전류 제한용 저항(LR)에 의해 소스 단자의 전압(VLR)은 전류 제한용 저항(LR)에 흐르는 방전전류(Ip)와 전류 제한용 저항(LR)의 저항값(RLR)에 의해 결정된다.At this time, the voltage VGS between the gate terminal and the source terminal becomes a difference between the voltage VG of the source terminal by the voltage VG of the gate terminal and the current limiting resistor LR as shown in Equation 1 below. The voltage VLR of the source terminal is determined by the current limiting resistor LR by the discharge current Ip flowing through the current limiting resistor LR and the resistance value RLR of the current limiting resistor LR.

수학식 1에 의해서 스위치 소자(SW)의 소스 단자의 전압(VLR)은 방전전류(Ip)가 증가하게 되면 수학식 1과 같이 게이트 단자와 소스 단자 사이의 전압(VGS)이 감소하게 되므로 스위치 소자(SW)가 턴-오프되는 반면에 방전전류(Ip)가 감소하게 되면 수학식 1과 같이 게이트 단자와 소스 단자 사이의 전압(VGS)이 증가하게 되므로 스위치 소자(SW)가 턴-온된다. 이에 따라, 전류 제한용 저항(LR)의 저항값은 도 8에 도시된 바와 같이 방전전류(Ip)가 임의의 한계점(A)을 넘으면 게이트 단자와 소스 단자 사이의 전압(VGS)이 스위치 소자(SW)의 문턱전압(VT)보다 작도록 설정된다.When the discharge current Ip increases, the voltage VLR of the source terminal of the switch element SW according to Equation 1 decreases the voltage VGS between the gate terminal and the source terminal, as shown in Equation 1, and thus the switch element. When the SW is turned off while the discharge current Ip decreases, the voltage VGS between the gate terminal and the source terminal increases as shown in Equation 1, so that the switch element SW is turned on. Accordingly, as shown in FIG. 8, when the discharge current Ip exceeds an arbitrary threshold point A, the voltage VGS between the gate terminal and the source terminal becomes the switch element (R). It is set to be smaller than the threshold voltage VT of SW).

이와 같은, 본 발명의 실시 예에 따른 PDP의 램프파형 구동장치는 스위치 소자(SW)의 소스단자와 패널 사이에 접속된 전류 제한용 저항(LR)을 이용하여 방전전류의 증가 또는 감소에 따라 스위치 소자(SW)를 스위칭시킴으로써 방전전류(Ip)를 제한할 수 있게 된다.As such, the ramp waveform driving apparatus of the PDP according to the embodiment of the present invention uses a current limiting resistor LR connected between the source terminal of the switch element SW and the panel to increase or decrease the discharge current. By switching the device SW, it is possible to limit the discharge current Ip.

이를 상세히 하면, PDP의 가스방전은 램프파형 구동장치에서 공급되는 전압과 전류에 많은 제한을 받게 된다. 즉, PDP의 구동에서는 주로 사용되는 방전은 글루우(Glow) 방전과 다크(Dark) 방전이 있는데, 글루우 방전은 전류를 많이 필요로 하면서 빛을 많이 발생하게 된다. 따라서, 글루우 방전은 갭 전압(Vg)이 방전개시전압(Vf)에 도달하는 시점(tf)을 초과하고 램프파형 구동장치에서 공급되는 전류가 충분하여야 발생할 수 있다. 한편, 암방전은 갭 전압(Vg)이 방전개시전압(Vf)에 도달하는 시점(tf) 미만에서 발생하는 것인데 이때의 가스의 저항이 큰 상태이므로 전류도 적게 흐르고 빛의 발생양도 적게 된다. In detail, the gas discharge of the PDP is subject to many limitations on the voltage and current supplied from the ramp waveform driving device. That is, in the driving of the PDP, the discharge mainly used is a glow discharge and a dark discharge. The glow discharge requires a lot of current and generates a lot of light. Therefore, the glue discharge may occur only when the gap voltage Vg exceeds the time point tf at which the discharge start voltage Vf is reached and the current supplied from the ramp waveform driving apparatus is sufficient. On the other hand, the dark discharge occurs at a time when the gap voltage (Vg) reaches the discharge start voltage (Vf) (tf). Since the gas resistance is large, the current flows less and the amount of light is generated.

그러나, PDP에 봉입된 방전가스에서 방전효율을 높이기 위하여 Xe의 함량이 증가됨에 따라 방전이 지연되는 지터(jitter) 값의 증가로 인하여 암방전 발생시점에서 램프파형 구동장치에서 공급되는 전압이 높아진 상태이므로 큰 방전이 발생하게 된다. 이 때, 암방전도 램프파형 구동장치에서 공급되는 방전전류(Ip)의 양에 따라 방전의 형태가 달라지기 때문에 이 때의 방전전류(Ip)를 본 발명의 실시 예에 따른 PDP의 램프파형 구동장치에서 전류 제한용 저항(LR)이 제한하게 된다. 따라서, 암방전시 램프파형 구동장치에서 공급되는 방전전류(Ip)의 양을 제한함으로써 큰 방전을 방지할 수 있다.However, in order to increase the discharge efficiency in the discharge gas encapsulated in the PDP, as the content of Xe is increased, the voltage supplied from the ramp waveform driving device at the time of dark discharge is increased due to the increase of jitter value that delays the discharge. Therefore, a large discharge occurs. At this time, since the type of discharge varies depending on the amount of discharge current Ip supplied from the dark discharge lamp waveform driving device, the discharge current Ip at this time is driven by the ramp waveform of the PDP according to the embodiment of the present invention. The current limiting resistor LR in the device will be limited. Therefore, large discharge can be prevented by limiting the amount of discharge current Ip supplied from the ramp waveform drive device during dark discharge.

상술한 바와 같이, 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 램프파형 구동장치는 램프파형 구동장치에 전류제한 회로를 추가하여 리셋 기간에서의 방전전류의 양을 제한함으로써 리셋 기간에서서 큰 방전을 방지할 수 있게 된다. 이에 따라, 본 발명은 글루우 방전의 발생할 가능성을 감소시키며 빛의 발생이 적은 안전한 암방전을 유도할 수 있게 된다. 따라서, 본 발명은 고함량 Xe 패널의 동작 안정성을 향상시키고 콘트라스트를 향상시킬 수 있다.As described above, the ramp waveform driving apparatus of the plasma display panel according to the embodiment of the present invention adds a current limiting circuit to the ramp waveform driving apparatus to limit the amount of discharge current in the reset period, thereby generating a large discharge in the reset period. It can be prevented. Accordingly, the present invention can reduce the possibility of the occurrence of the glue discharge and induce a safe dark discharge with less light generation. Therefore, the present invention can improve the operating stability and the contrast of the high content Xe panel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 전극배치를 개략적으로 나타내는 평면도이다. 1 is a plan view schematically showing an electrode arrangement of a conventional three-electrode AC surface discharge type plasma display panel.

도 2는 256 계조를 구현하기 위한 8 비트 디폴트 코드의 서브필드 패턴을 나타내는 도면이다. 2 is a diagram illustrating a subfield pattern of an 8-bit default code for implementing 256 gray levels.

도 3은 통상적인 플라즈마 디스플레이 패널의 구동 파형을 나타내는 파형도이다. 3 is a waveform diagram showing driving waveforms of a conventional plasma display panel.

도 4는 통상적인 플라즈마 디스플레이 패널의 램프파형 구동장치를 나타내는 회로도.4 is a circuit diagram showing a ramp waveform driving apparatus of a conventional plasma display panel.

도 5는 Xe의 함량이 낮은 플라즈마 디스플레이 패널에서 외부 인가전압과 갭전압의 변화를 나타내는 파형도이다. FIG. 5 is a waveform diagram illustrating changes in external applied voltage and gap voltage in a plasma display panel having a low Xe content.

도 6은 Xe의 함량이 높은 플라즈마 디스플레이 패널에서 외부 인가전압과 갭전압의 변화를 나타내는 파형도이다.FIG. 6 is a waveform diagram illustrating changes in external applied voltage and gap voltage in a plasma display panel having a high content of Xe.

도 7은 본 발명의 실시 예에 따른 플라즈마 디스플레이 패널의 램프파형 구동장치를 나타내는 회로도.7 is a circuit diagram illustrating a ramp waveform driving apparatus of a plasma display panel according to an exemplary embodiment of the present invention.

도 8은 Xe의 함량이 높은 플라즈마 디스플레이 패널에서 외부 인가전압과 갭전압의 변화를 나타내는 파형도이다.8 is a waveform diagram illustrating changes in external applied voltage and gap voltage in a plasma display panel having a high content of Xe.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

41 : 초기 상태 SW : 스위치 소자41: initial state SW: switch element

LR : 전류 제한용 저항 ZD : 제너 다이오드LR: current limiting resistor ZD: Zener diode

C : 커패시터 R1, R2 : 저항C: capacitor R1, R2: resistor

Claims (6)

표시패널과,Display panel, 셋업 전압원과,The setup voltage source, 상기 표시패널과 상기 셋업 전압원 사이에 접속되어 상기 셋업 전압원으로부터의 셋업파형을 상기 표시패널에 공급하기 위한 스위치 소자와,A switch element connected between the display panel and the setup voltage source to supply a setup waveform from the setup voltage source to the display panel; 상기 스위치 소자와 상기 표시패널 사이에 접속되어 상기 스위치 소자의 출력신호에서의 전류를 제한하기 위한 전류 제한회로를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 램프파형 구동장치.And a current limiting circuit connected between the switch element and the display panel to limit a current in an output signal of the switch element. 제 1 항에 있어서,The method of claim 1, 상기 전류 제한회로는 저항인 것을 특징으로 하는 플라즈마 디스플레이 패널의 램프파형 구동장치.And the current limiting circuit is a resistor. 제 2 항에 있어서,The method of claim 2, 상기 저항의 저항값은 상기 저항에 걸리는 전압이 상기 스위치 소자의 소스 전극과 게이트 전극 간의 전압이 스위치 소자의 문턱전압보다 낮도록 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 램프파형 구동장치.The resistance value of the resistor is a ramp waveform driving device of the plasma display panel, characterized in that the voltage across the resistor is set so that the voltage between the source electrode and the gate electrode of the switch element is lower than the threshold voltage of the switch element. 제 1 항에 있어서,The method of claim 1, 상기 스위치 소자에 접속되어 상기 셋업 전압원으로부터 상기 표시패널에 공급되는 상기 셋업 전압의 상승 기울기를 조절하는 기울기 조절회로를 더 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 램프파형 구동장치.And a slope adjusting circuit connected to the switch element for adjusting a rising slope of the setup voltage supplied from the setup voltage source to the display panel. 제 4 항에 있어서,The method of claim 4, wherein 상기 기울기 조절회로는,The tilt control circuit, 상기 스위치 소자의 게이트 전극에 접속되는 적어도 하나의 저항과,At least one resistor connected to the gate electrode of the switch element, 상기 저항과 상기 스위치 소자의 게이트 전극 사이의 노드와 상기 스위치 전극의 드레인 전극 사이에 접속되는 커패시터를 구비하는 것을 특징으로 하는 특징으로 하는 플라즈마 디스플레이 패널의 램프파형 구동장치.And a capacitor connected between the resistor and the node between the gate electrode of the switch element and the drain electrode of the switch electrode. 제 4 항에 있어서,The method of claim 4, wherein 상기 기울기 조절회로와 상기 스위치 소자의 출력단자 사이에 접속되는 제너 다이오드를 더 구비하는 것을 특징으로 하는 특징으로 하는 플라즈마 디스플레이 패널의 램프파형 구동장치.And a Zener diode connected between the tilt control circuit and the output terminal of the switch element.
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