KR100491280B1 - 멀티 단자형 ｍｏｓ 바랙터 - Google Patents

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Abstract

멀티 단자형 MOS 바랙터에서, MOS 캐패시터 Cf(5)의 부유 전극(8)에, 복수의 캐패시터 C1 내지 Cn(6-1 내지 6-n)의 한쪽 단자를 접속한다. 또한, 복수의 캐패시터 C1 내지 Cn(6-1 내지 6-n)에서의 다른 쪽의 단자 Vg1 내지 Vgn(9-1 내지 9-n)로부터는, 제어 전압 Vg1 내지 Vgn을 인가한다. 또한, MOS 캐패시터 Cf(5)의 웰측의 단자 Vn(11)로부터는, 제어 전압을 인가한다. 이러한 구성으로 한 멀티 단자형 MOS 바랙터에서는, 임의의 캐패시터 Cj(6-j)의 다른 쪽의 단자 Vgj(9-j)에서의 유효한 정전 용량 C는, 제어 전압을 변화시킴으로써 연속적으로 변화시킬 수 있다. 이 MOS 바랙터는, 정전 용량을 연속적으로 변화할 수 있어, 발진기에 적용하면, 주파수나 감도를 제어할 수 있다.

Description

멀티 단자형 ＭＯＳ 바랙터{MULTI-TERMINAL MOS VARACTOR}
본 발명은, 집적 회로, 특히 고주파 집적 회로에 적용 가능하며, 복수의 단자로부터 인가한 전압에 의해 정전 용량을 제어하는 MOS 바랙터에 관한 것이다.
전압 제어 가변 용량 캐패시터는, 인가하는 전압의 크기에 따라서 정전 용량을 제어 가능한 캐패시터로서, 바랙터라고도 한다. 바랙터는, CMOS 프로세스에 의해 제조되며, (1) PN 접합 다이오드의 전압 의존 특성, 또는 (2) MOS 캐패시터의 전압 의존 특성을 이용한 것이다. 또한, 특히 (2)에 해당하는 것을 MOS 바랙터라 한다.
바랙터는 제어 회로나 발진기에서 널리 사용되고 있다. 예를 들면, 고주파 (Radio Frequency) 발진기(이하, RF 발진기라 함)에서는, 발진 주파수를 특정한 값으로 조절하기 위해 바랙터를 이용한다. 또한, RF 발진기의 일종인 LC(인덕터-캐패시터) 발진기에서는, 일반적으로, 발진 주파수는 다음의 수학식 1의 관계에 의해 결정된다.
따라서, 바랙터를 사용한 LC 발진기에서는, 정전 용량의 값 C을 바꿈으로써, 주파수를 조정할 수 있다. 또, 바랙터의 특성으로서는, 광범위하게 용량의 변경을 할 수 있도록 제어 가능한 것이 바람직하다. 또한, 발진기의 동작에 영향을 미치는 용량 성분의 발생은 억제되는 것이 바람직하다. 이러한 특성의 바랙터를 이용함으로써, 제어 회로나 발진 회로에서는, 주파수를 광범위에 걸쳐 제어하는 것이 가능해진다.
다음에, 바랙터를 이용한 종래의 실시예에 대하여 설명한다. 예를 들면, 전압 제어 발진기(VCO)에서는, 도 12의 (a)에 도시한 구성과 같이 이산적 가변 MOS 바랙터 121가 이용되고 있다. 도 12의 (a)는 발진 주파수를 제어하기 위해 이산적 가변 MOS 바랙터 121를 이용한 전압 제어 발진기 VCO의 회로도의 개략 구성도이며, (b)는 VCO에서의 이산적 가변 MOS 바랙터 121의 개략 구성도이다. 이 실시예는, [A.A.Abidi, G.J.Pottie, W.J.Kasier,"Power-Conscious Design Of Wireless Circuits And Systems." Proceedings of the IEEE, vol.88,(No.10), pp.1528-1545, 2000년 10월]에 게재된 것으로, 뱅크 구조의 MOS 바랙터를 이용한 전압 제어 발진기 VCO의 대표적인 실시예이다.
이 구성에서는, 이산적 가변 MOS 바랙터 121에서, 캐패시터 C, 2C, 4C에 공통적으로 접속되는, 도 12의 (c)에 도시한 구조를 이루는 MOS 캐패시터 122에 튜닝 전압이 인가된다. 이 튜닝 전압(N웰의 바이어스 전압)을 바꿈으로써, 유효한 정전 용량을 변화시킬 수 있다. 또한, 이산적 가변 MOS 바랙터 121는, 제어 신호 b0, b1, b2에 의해 트랜지스터의 온/오프 상태를 전환함으로써, 임의의 2진수의 값을 저장할 수 있는 복수의 캐패시터 뱅크를 구비하고 있으며, VCO의 주파수를 이산적으로 변경할 수 있다.
도 13은, 특개소62-179162호 공보(공개일: 1987년 8월 6일)에 개시된 반도체 가변 용량 소자의 회로 구성도이다. 이 발명에서는, 외부로부터 용량 전극 112에 바이어스 전압을 인가할 수 있는 바이어스 단자 103를 설치함으로써, 용량 단자 105로부터 정전 용량이 조절 가능해지므로, 바이어스 전압에 의해 용량값을 바꿀 수 있게 된다. 또한, 접속하는 외부 회로의 전압을 바이어스 차단 용량 104으로 차단하여, 용량 전극 112에는 일정한 낮은 바이어스 전압을 인가할 수 있다. 이에 따라, 용량 전극 112에 불필요한 바이어스 전압이 인가되는 것을 방지하여, 용량값의 경시 변화가 없는 신뢰성이 높은 반도체 가변 용량 소자를 실현할 수 있다.
또한, 도 12의 (a)의 출력 단자 LO로서 도 13의 용량 단자 105를 접속함으로써, 도 13에 도시한 반도체 가변 용량 소자 회로를, 도 12의 (a)에 도시한 VCO의 MOS 바랙터 121로 치환할 수 있다.
종래의 MOS 바랙터는, 새로운 프로세스 단계를 추가하지 않더라도, CMOS 집적 회로의 통상의 프로세스에 의해 용이하게 실시할 수 있다. 또한, MOS 바랙터는, 다이오드(PN 접합 다이오드)와 비교하여, 정전 용량의 조정 범위가 넓다는 특성을 갖고 있다.
그러나, MOS 바랙터는, (1) 게이트 및 (2) 실리콘 웰의 2단자를 구비한 디바이스이다. 즉, 이러한 구성으로 인하여, 프로세스 시에 발생하는 전기적인 파라미터의 변동을 보정하는 것은 곤란하다.
또한, 상기한 바와 같이, 도 12의 (a)에 도시한 회로에서는, 임의의 2진수값을 저장할 수 있는 복수의 캐패시터 뱅크가 이용되고 있다. 그러나, 상기한 바와 같이 캐패시터 뱅크에 의해 VCO의 주파수는 이산적으로 변경되기 때문에, VCO의 주파수를 연속적으로 변경할 수 없다는 문제가 있다. 또한, 제어 신호 b0, b1 및 b2에 의해 제어되는 전환 트랜지스터가 원인으로, VCO의 성능 지수(Q 팩터)를 저하시키는 큰 직렬 저항이 부가된다. 이 Q 팩터의 저하를 보정하기 위해서는, 매우 큰 정류 트랜지스터가 필요하다. 그런데, 그 정류 트랜지스터의 점유 면적 때문에 VCO의 회로 면적이 증가한다는 문제가 있다.
한편, 도 13에 도시한 종래예(특개소62-179162호 공보)에서는, 바이어스 제어용의 단자로서 바이어스 단자 103를 구비하고 있다. 또한, 바이어스 포인트가 조정 또는 선택된 때에는, C-Vc 곡선을 따라서 이동한다. 그러나, 도 13의 반도체 가변 용량 소자를, 폐 루프인 PLL(Phase Locked Loop: 위상 동기 루프) 내의 VCO에 사용한 경우, 그 동작에 영향을 미치는 감도 ΔC/ΔVc도 변화한다는 문제가 있다.
이상과 같이, PN 접합 다이오드나 MOS 바랙터를 사용하는 종래 방식에서는, 정전 용량의 가변 범위의 제어는 제한되어 있으며, 정전 용량과 전압의 비로 표시되는 감도 ΔC/ΔVc를 제어할 수 없다는 문제가 있다.
본 발명의 목적은, 정전 용량을 연속적으로 변화할 수 있어, 발진기에 적용하면, 주파수나 감도를 제어 가능한 MOS 바랙터를 제공하는 것이다.
본 발명의 멀티 단자형 MOS 바랙터는, 상기한 목적을 달성하기 위해, 웰에 형성된 불순물 영역, 해당 불순물 영역에 접속된 제어 단자, 및 해당 웰에 대향한 부유 전극을 갖는 MOS 캐패시터와, 한쪽의 단자가 해당 부유 전극에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하고 있다.
이 구성에서, 멀티 단자형 MOS 바랙터에서는, MOS 캐패시터의 부유 전극에 복수의 캐패시터의 한쪽의 단자가 접속되어 있다. 그리고, 복수의 캐패시터에서의 다른 쪽의 단자로부터는, 제어 전압을 인가 가능하다. 따라서, 복수의 캐패시터에서의 다른 쪽의 단자로부터 제어 전압을 인가하여, 제어 단자로부터 제어 전압을 인가함으로써, 정전 용량을 연속적으로 변화시키는 것이 가능해지고, 또한, 제조 시에 발생한 변동을 조정하는 것이 가능해진다. 또한, 프로세스 단계를 추가하지 않고, 표준 CMOS 프로세스에 의해 작성할 수 있다.
본 발명의 또 다른 목적, 특징 및 이점은, 이하에 설명하는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로부터 명백하게 될 것이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
도 1은 멀티 단자형 MOS 바랙터의 개략적인 구성도이다. 도 1은 멀티 단자형 바랙터의 기본적인 구성으로서, 3단자형 MOS 바랙터를 도시하고 있다.
본 발명의 멀티 단자형 MOS 바랙터는, 간단하게 말하면 MOS 바랙터에 제어 단자를 추가한 구성이다. 즉, 멀티 단자형 MOS 바랙터 1는, MOS 캐패시터 Cf(5), 캐패시터 C1(6), 및 캐패시터 C2(7)를 구비하고 있다. 또한, 제어 단자 Vg1(9) 및 제어 단자 Vg2(10), 및 제어 단자 Vn(11)를 구비하고 있다.
MOS 캐패시터 Cf(5)는, N웰 2와 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는, 웰에 대향하여 설치되고, 부유 전극 Vf(8)으로 되어 있다. 또한, MOS 캐패시터 Cf(5)의 다른 쪽의 단자는, N웰 2에 형성된 불순물 영역인 N+ 영역 3, 4를 개재하여 제어 단자 Vn(11)에 접속되어 있다.
캐패시터 C1(6) 및 캐패시터 C2(7)의 한쪽의 단자는, 모두 부유 전극 Vf(8)에 접속되어 있다. 또한, 캐패시터 C1(6)의 다른 쪽의 단자는 제어 단자 Vg1(9)에, 캐패시터 C2(7)의 다른 쪽의 단자는 제어 단자 Vg2(10)에, 각각 접속되어 있다.
캐패시터 C1(6) 및 캐패시터 C2(7)는, DPC(Double Polysilicon Capacitor)나 MIM(Metal Insulator Metal) 캐패시터와 같은 캐패시터에 의해 구성하면 된다.
본 발명의 실시 형태에 따른 멀티 단자형 바랙터는, 반도체 프로세스에 의해 실시할 수 있다. 또한, 멀티 단자형 바랙터는, 2㎓까지의 고주파 회로에 한정되는 것이 아니라, 일반적인 회로에 적용 가능하다. 또한, 멀티 단자형 바랙터는, 프로세스 시에 발생한 파라미터의 변동을 보정하거나, 또는 VCO에 적용한 회로에서 넓은 범위에서 정전 용량의 값을 연속적으로 변화시키거나 하기 위해서, 전압을 제어하여 정전 용량의 조절이 이루어진다.
멀티 단자형 MOS 바랙터 1에서는, 상기한 바와 같이 부유 노드(절점)인 부유 전극 8에 복수의 캐패시터의 한쪽의 단자가 접속되어, 용량 커플링되어 있다. 또한, 임의의 캐패시터의 제어 전압을 인가 가능한 제어 단자에서의 유효한 정전 용량은, 정전 용량을 조절·제어하기 위해 사용되는 다른 캐패시터의 제어 단자로 인가된 전압에 의존한다. 또한, 정전 용량은 연속적으로 제어할 수 있다.
도 1의 구성에서, MOS 캐패시터 Cf(5)에서는, 게이트 전압(부유 전극 Vf(8)의 전압) Vf에 따라서 정전 용량이 변화된다. 즉, 게이트-웰 간의 전위차에 의해서 정전 용량이 결정되는 MOS 캐패시터 Cf(5)가 MOS 바랙터(가변 캐패시터)이며, 유효한 정전 용량은, 다음의 수학식 2로 표현된다.
또한, 수학식 2에서는, MOS 캐패시터 Cf(5)의 정전 용량을 Cf, 캐패시터 C1(6)의 정전 용량을 C1, 캐패시터 C2(7)의 정전 용량을 C2로 한다. 또한, 제어 단자 Vg1(9)에 인가되는 전압을 Vg1, 제어 단자 Vg2(10)에 인가되는 전압을 Vg2, 제어 단자 Vn(11)에 인가되는 전압을 Vn으로 한다.
도 2는, 도 1에 도시한 멀티 단자형 MOS 바랙터(1)에서의 단자 Vg2(10)에 인가하는 전압값 Vg2을 파라미터로 하여, 제어 단자 Vg1(9)의 제어 전압 Vg1과 유효한 정전 용량 C와의 관계를 나타낸 특성도이다. 도 2에서는, 제어 전압 Vg1이 증가하는 것에 수반하여, 유효한 정전 용량 C가 증가한다. 또한, 제어 전압 Vg2의 값을 바꾸면, C-V 곡선은 가로방향으로 (Vg1 방향으로) 이동한다. 유효한 정전 용량 C는, 극한인 경우,
로 된다. 또, Cmin은, MOS 캐패시터 Cf(5)가 디플리션형(depletion mode)일 때의 정전 용량 Cf의 최소값이다.
이와 같이, 멀티 단자형 MOS 바랙터(1)에서는, 각 단자에 인가하는 전압 Vg1, 전압 Vg2 또는 전압 Vn을 독립적으로 조절함으로써, 정전 용량의 값이나, 그위에 C-V 곡선 상의 포인트, 즉 감도 ΔC/ΔVc를 조절할 수 있다.
또한, MOS 캐패시터 Cf(5)의 부유 전극(8)(부유 노드)에서의 전압 Vf은,
로 된다. MOS 캐패시터 Cf의 정전 용량 Cf은, 전압 Vf 및 전압 Vn의 차의 함수이기 때문에 수학식 4를 변형하면,
로 된다. 도 3은, 도 1에 도시한 MOS 캐패시터 Cf(5)로서 도시한 N웰 2에서 실시되고 있는 MOS 바랙터의 C-V 특성의 실제 측정 곡선도이다. 도 3에 도시한 바와 같이, Vf-Vn의 값이 증가하는 것에 수반하여, 유효한 정전 용량 C는 연속적으로 증가한다.
여기서, 도 1에 도시한 멀티 단자형 MOS 바랙터 1에서의 유효한 정전 용량 C의 값을 크게 하는 경우에는, 이하와 같이 구성하면 된다. 도 4는 복수의 캐패시터를 구비한 멀티 단자형 MOS 바랙터 12의 구성도이다. 또, 도 1에 도시한 구성과 동일한 부위에는, 동일 부호를 붙이고 상세한 설명은 생략한다.
도 4에 도시한 바와 같이, 멀티 단자형 MOS 바랙터 12는, MOS 캐패시터 5의 부유 전극 8에, n개의 캐패시터(6-1 내지 6-n)의 한쪽의 단자를 각각 접속한 것이다. 또한, n개의 캐패시터 C1(6-1) 내지 캐패시터 Cn(6-n)의 다른 쪽의 단자에는, 제어 단자 Vg1(9-1)내지 제어 단자 Vgn(9-n)를 각각 접속한다. 또한, MOS 캐패시터 5의 불순물 영역인 N+ 영역 3, 4에 제어 단자 Vn(11)가 접속되어 있다.
이 경우, j번째의 캐패시터의 제어 단자 Vgj(9-j)에서의 유효한 정전 용량은,
이다. 또, CM(Vf)은, 부유 용량의 전위 Vf가 인가된 MOS 캐패시터 Cf(5)의 정전 용량이다. 또한, 부유 전극의 전위 Vf는, 제어 단자 Vg1(9-1) 내지 제어 단자 Vgn(9-n)부터 인가된 제어 전압, 및 제어 단자 Vn(11)의 N+1 단자로부터 인가된 제어 전압에 따른 N+1개의 캐패시터 (n개의 캐패시터 C1(6-1) 내지 캐패시터 Cn(6-n) 및 캐패시터 Cf(5))의 정전 용량에 의해 결정된다.
다음에, 싱글 폴리실리콘 CMOS 프로세스에 의한 멀티 단자형 MOS 바랙터의 실시 형태를 설명한다. 도 5는, 싱글 폴리실리콘 CMOS 프로세스에 의한 멀티 단자형 MOS 바랙터의 개략 구성도이다. 멀티 단자형 MOS 바랙터 21은, MOS 캐패시터 Cf(25), 캐패시터 C1(26), 및 캐패시터 C2(27)를 구비하고 있다. 또한, 제어 단자 Vg1(29), 제어 단자 Vg2(30) 및 제어 단자 Vn(31)를 구비하고 있다.
MOS 캐패시터 Cf(25)는, N웰(22)과 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는 부유 전극 Vf(28)이다. 또한, MOS 캐패시터 Cf(25)의 다른 쪽의 단자는 N웰(22)에 형성된 불순물 영역인 N+ 영역 23 및 N+ 영역 24를 개재하여 제어 단자 Vn(31)에 접속되어 있다.
캐패시터 C1(26)는, N웰 32와 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는 제어 단자 Vg1(29)에 접속되어 있다. 또한, 캐패시터 C1(26)의 다른 쪽의 단자는 N웰 32에 형성된 불순물 영역인 N+ 영역 33, 34를 개재하여 부유 전극 Vf(28)에 접속되어 있다.
캐패시터 C2(27)는, N웰 35와 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는 부유 전극 Vf(28)에 접속되어 있다. 또한, 캐패시터 C2(27)의 다른 쪽의 단자는 N웰(35)에 형성된 불순물 영역인 N+ 영역 36 및 N+ 영역 37을 개재하여 제어 단자 Vg2(30)에 접속되어 있다.
도 5에 도시한 멀티 단자형 MOS 바랙터 21에서는, 싱글 폴리실리콘 CMOS 프로세스에 의해, 동일 실리콘 기판에서 전기적으로 분리된 복수의 N웰 상에 적층 MOS 캐패시터가 형성되어 있다. 즉, 도 1에 도시한 멀티 단자형 바랙터 1의 캐패시터 C1(6) 및 캐패시터 C2(7)로서, N웰에 형성된 캐패시터 C1(26) 및 캐패시터 C2(27)를 이용하고 있다. 또한, 제어 전압 Vn은 N웰 22에 인가되고, 제어 전압 Vg2은 N웰 35에 인가된다. 또, 이 구성에서는, 제어 전압 Vn, 제어 전압 Vg2은, N웰이 P 기판(도시 생략)에 대하여 항상 정(+)의 전위가 되는 것어이야만 한다.
도 6은, 도 5에 도시한 싱글 폴리실리콘 CMOS 프로세스에 의한 멀티 단자형 MOS 바랙터의 구성을 변형한 개략 구성도이다. 멀티 단자형 MOS 바랙터 41은, MOS 캐패시터 Cf(45), 캐패시터 C1(46), 및 캐패시터 C2(47)를 구비하고 있다. 또한, 제어 단자 Vg1(49), 제어 단자 Vg2(50) 및 제어 단자 Vn(51)를 구비하고 있다.
MOS 캐패시터 Cf(45)는, N웰(42)과 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는 부유 전극 Vf(48)에 접속되어 있다. 또한, MOS 캐패시터 Cf(45)의 다른 쪽의 단자는 N웰 42에 형성된 불순물 영역인 N+ 영역 43 및 N+ 영역 44를 개재하여 제어 단자 Vn(51)에 접속되어 있다.
캐패시터 C1(46)는, N웰(52)과 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는 제어 단자 Vg1(49)에 접속되어 있다. 또한, 캐패시터 C1(46)의 다른 쪽의 단자는 N웰(52)에 형성된 불순물 영역인 N+ 영역 53, 54를 개재하여 부유 전극 Vf(48)에 접속되어 있다.
캐패시터 C1(47)는, N웰(55)과 게이트 사이에 설치된 것으로, 한쪽의 단자인 게이트는 제어 단자 Vg2(50)에 접속되어 있다. 또한, 캐패시터 C1(47)의 다른 쪽의 단자는 N웰(55)에 형성된 불순물 영역인 N+ 영역 56, 57을 개재하여 부유 전극 Vf(48)에 접속되어 있다.
또, 도 6에 도시한 멀티 단자형 MOS 바랙터 41에서는, 도 5에 도시한 멀티 단자형 MOS 바랙터 21과 마찬가지로, 싱글 폴리실리콘 CMOS 프로세스에 의해, 동일 실리콘 기판에서 전기적으로 분리된 복수의 N웰 상에 적층 MOS 캐패시터가 형성되어 있다.
상기한 바와 같이, 도 6에 도시한 멀티 단자형 MOS 바랙터 41은, 도 5에 도시한 멀티 단자형 MOS 바랙터 21과 달리, 제어 전압 Vg1뿐만 아니라 제어 전압 Vg2도 캐패시터의 게이트 전극에 접속한 구성이다. 또한, 이 구성에서는, 캐패시터 C1와 캐패시터 C2가 같은 경우, 대칭적인 구성으로 된다.
다음에, 본 발명의 멀티 단자형 MOS 바랙터를 VCO에 적용한 실시 형태에 대하여 설명한다. RF용 VCO에서는, 위상 노이즈의 저감과, 발진 주파수의 제어성 및 튜닝성이 중요하며, 이들을 실현할 수 있는 멀티 단자형 바랙터는, LC 형 VCO에 적용할 수 있다. 도 7은 멀티 단자형 바랙터를 적용한 LC형 VCO의 회로도이다. LC형 VCO 61은 MOS 트랜지스터 62, 인덕터 63, 인덕터 64, 캐패시터 Cc(65), 제1 MOS 캐패시터인 MOS 캐패시터 C(66), 제2 MOS 캐패시터인 MOS 캐패시터 C(67), 캐패시터 Cf(68), MOS 트랜지스터 69, MOS 트랜지스터 70을 구비하고 있다.
전원 Vdd에는 MOS 트랜지스터 62가 접속되어 있다. 또한, MOS 트랜지스터 62에는 인덕터 63 및 인덕터 64의 한쪽의 단자가 접속되어 있다. 인덕터 63의 다른 쪽의 단자에는, MOS 캐패시터 C(66)의 한쪽의 단자(제1 부유 전극), MOS 트랜지스터 69 및 MOS 트랜지스터 70의 제어 단자가 접속되어 있다. 인덕터 64의 다른 쪽의 단자에는, MOS 캐패시터 C(67)의 한쪽의 단자(제1 부유 전극), MOS 트랜지스터 70 및 MOS 트랜지스터 69의 제어 단자가 접속되어 있다. MOS 캐패시터 C(66)의 다른 쪽의 단자(제1 단자)와, MOS 캐패시터 C(67)의 다른 쪽의 단자(제1 단자)는 상호 접속되어 있다. 그리고, 이 접속점에 캐패시터 Cc(65)의 한쪽의 단자 및 캐패시터 Cf(68)의 한쪽의 단자가 접속되어 있다. 캐패시터 Cc(65)의 다른 쪽의 단자에는 제어 단자 Vc가 접속되고, 캐패시터 Cf(68)의 다른 쪽의 단자에는 제어 단자 Vn(72)가 접속되어 있다.
또한, GND에는, MOS 트랜지스터 69 및 MOS 트랜지스터 70이 접속되어 있다.
캐패시터 Cc(65) 및 캐패시터 Cf(68)는, 낮은 기생 용량의 MIM 캐패시터(또는 DPC)이며, 캐패시터 Cc(65)에는 제어 전압 Vc이 인가된다. 또한, MOS 캐패시터 C(66) 및 MOS 캐패시터 C(67)는 가변 캐패시터이며, MOS 캐패시터(MOS 바랙터)를 사용하여 실시되고 있다.
또한, VCO 61의 출력 V1 및 V2은 서로 다른 값이므로, 캐패시터 Cf에 인가되는 전압은,
로 표현되며, 이 값은 RF 전압(출력 전압)에 의존하지 않는다. 또한, RF 신호에 차이가 있기 때문에, 출력으로부터 본 각 캐패시터가 접속된 부분(C 네트워크)의 유효한 정전 용량은, RF 발진기의 캐패시터 Cc(65) 및 캐패시터 Cf(68)와 무관하며, 단순히 C로 된다.
도 8은 도 7에 도시한 회로에서의 정전 용량 C와 전압 Vc와의 관계를 도시한 특성도이다. 도 8에서는, 전압 Vn을 파라미터로 하여, VCO의 유효한 노드 정전 용량 C와 제어 전압 Vc와의 관계를 나타내고 있다. 제어 전압 Vn이 변경되는 경우, C-Vc 곡선은 가로방향으로 시프트한다. 본 실시 형태에서는, 교차하여 접속된 MOS 트랜지스터 69 및 MOS 트랜지스터 70에는 제어 전압 Vx=1V가 인가되어 있다. 또한, 제어용 캐패시터인 캐패시터 Cc(65) 및 캐패시터 Cf(68)의 정전 용량은, Cc=Cf=5pF이다. 도 7에 도시한 회로에서는, 정전 용량의 절대값을 제어할 수 있는 것 외에, 감도 ΔC/ΔVc를 제어할 수 있도록 되어 있다.
도 9는 멀티 단자형 바랙터가 적용되며, C-Vc 특성 곡선의 기울기를 조절하는 것이 가능한 VCO의 회로도이다. 도 10은 범위 조정 전압 Vb을 파라미터로 한 VCO의 유효한 노드 정전 용량 C와 제어 전압 Vc와의 관계를 도시한 특성도이다. 또, 도 9와 동일 부위에는, 동일 부호를 붙이고 상세한 설명은 생략한다.
도 9에 도시한 LC형 VCO 81은, 제3 MOS 캐패시터인 MOS 캐패시터 Cb(82) 및 제4 MOS 캐패시터인 MOS 캐패시터 Cb(83)를, LC형 VCO 61에 추가한 구성이다. 즉, LC형 VCO(61)의 MOS 캐패시터 C(66)의 제1 부유 전극에 MOS 캐패시터 Cb(82)의 한쪽의 단자(제2 부유 전극)를 접속하고, MOS 캐패시터 C(67)의 제1 부유 전극에 MOS 캐패시터 Cb(83)의 한쪽의 단자(제2 부유 전극)를 접속하고 있다. 또한, MOS 캐패시터 Cb(83)의 다른 쪽의 단자(제2 단자)와, MOS 캐패시터 Cb(84)의 다른 쪽의 단자(제2 단자)를 상호 접속하고, 이 접속점에 제어 단자 Vb(84)를 접속하고 있다. 또한, 캐패시터 Cf(68)에 MOS 캐패시터(바랙터)를 적용함으로써, C-V 곡선의 기울기를 전기적으로 제어할 수 있다.
정전 용량 C, Cc 및 Cf, 및 제어 전압 Vc 및 Vn은, C-V 곡선 상의 조작 포인트, 즉 감도 ΔC/ΔVc를 조절하는 데 사용된다. 멀티 단자형 바랙터를 적용한 VCO 에서는,
로 된다.
정전 용량 Cb 및 제어 전압 Vb은, 정전 용량 C의 절대값을 증가 또는 감소시키기 위해 사용된다. 이것을 도 10에 도시한다. 즉, 정전 용량 Cb을 증가시키는 것에 수반하여, 유효한 정전 용량 C는 감소한다. 또한, 제어 전압 Vb를 증가시키는 것에 수반하여, 유효한 정전 용량 C는 감소한다.
이 회로에서, 교차하여 접속된 MOS 트랜지스터 69 및 MOS 트랜지스터 70에는, 제어 전압 Vx=1V가 인가되어 있다. 또한, 캐패시터 Cc는 정전 용량 Cc=3pF이다. 또한, 캐패시터 Cf는, 정전 용량의 최대값 Cfmax=10pF인 MOS 바랙터를 사용하고 있다.
도 11은 기울기 조정 전압 Vn을 파라미터로 한 VCO의 유효한 노드 정전 용량 C와 제어 전압 Vc와의 관계를 도시한 특성도이다. 도 11에는, 전압 Vc를 제어함으로써, 유효한 정전 용량 감도를 전기적으로 제어하는 모습을 도시하고 있다. 본 실시 형태에서는, 범위 조절 전압 Vb을 2V로 하고 있다. 또한, 기울기 제어 전압 Vn을, 0.95V, 1.1V, 1.3V로 변경한 데이터를 도시하고 있다. 도 11에서, 제어 전압 Vc를 증가시키는 것에 수반하여, 유효한 정전 용량 C는 저하한다. 또한, 기울기 조정 전압 Vn을 증가시키는 것에 수반하여, 특성 곡선은 기울기가 급격하게 된다.
또, 도 10 및 도 11에 도시한 VCO에서는, 2개의 캐패시터 C의 접속점에는, 캐패시터 Cc 및 캐패시터 Cf의 2개를 접속한 구성으로 하였지만, 본 발명은 이 구성에 한정되는 것은 아니다. 즉, 또한 복수의 캐패시터의 한쪽의 단자를 2개의 캐패시터 C의 접속점에 접속하고, 해당 복수의 캐패시터의 다른 쪽의 단자를 전압 제어 단자로서 제어 전압을 인가함으로써, 정전 용량의 값을 크게 하는 것이 가능해진다.
또한, 이상의 설명에서는, N웰에 불순물 영역으로서 N+ 영역이 형성된 MOS 캐패시터에 대하여 설명하였지만, 본 발명은 이 구성에 한정되는 않는다. 즉, MOS 캐패시터로서 사용할 수 있는 것이면, 웰은 N웰이어도 P웰이어도 되며, 웰에 형성하는 불순물 영역은, N+ 영역이어도 P+ 영역이어도 된다.
이상과 같이,
(1) 본 실시 형태의 멀티 단자형 MOS 바랙터는, 웰에 형성된 불순물 영역, 해당 불순물 영역에 접속된 제어 단자, 및 해당 웰에 대향한 부유 전극을 갖은 MOS 캐패시터와, 한쪽의 단자가 해당 부유 전극에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하고 있다.
이 구성에서는, 멀티 단자형 MOS 바랙터에서는, MOS 캐패시터의 부유 전극에 복수의 캐패시터의 한쪽의 단자가 접속되고, 복수의 캐패시터에서의 다른 쪽의 단자로부터는, 제어 전압을 인가 가능하다. 따라서, 복수의 캐패시터에서의 다른 쪽의 단자로부터 제어 전압을 인가하여, 제어 단자로부터 제어 전압을 인가함으로써, 정전 용량을 연속적으로 변화시킴과 함께, 제조 시에 발생한 변동을 조정하는 것이 가능해진다. 또한, 프로세스 단계를 추가하지 않고, 표준 CM0S 프로세스에 의해 멀티 단자형 CM0S 바랙터를 제작할 수 있다.
(2) 상기한 멀티 단자형 MOS 바랙터에서, 상기 복수의 캐패시터의 개수를 N, 상기 부유 전극의 전위 Vf가 인가된 상기 MOS 캐패시터의 정전 용량을 CM(Vf)으로하면, j번째의 캐패시터의 상기 다른 쪽의 단자에서의 유효한 정전 용량이,
로 된다. 따라서, MOS 캐패시터의 부유 전극에 접속하는 캐패시터의 개수에 의해서, 유효한 정전 용량 C을 바꾸는 것이 가능해진다.
(3) 상기 복수의 캐패시터는, 상기 MOS 캐패시터에 의해 구성되며, 상기 MOS 캐패시터 및 상기 복수의 캐패시터는, 동일한 실리콘 기판에서의 전기적으로 분리된 복수의 웰 상에 형성되어 있다.
이 구성에서, 멀티 단자형 MOS 바랙터에서는, 동일 실리콘 기판에서의 전기적으로 분리된 복수의 웰 상에 MOS 캐패시터 및 MOS 캐패시터에 의해 구성된 복수의 캐패시터가 형성되어 있다. 따라서, 프로세스 단계를 추가하지 않고, 표준 CMOS 프로세스에 의해 멀티 단자형 MOS 바랙터를 제작하는 것이 가능해져서, 제조 비용을 저감할 수 있다.
(4) 웰에 형성된 불순물 영역, 해당 불순물 영역에 접속된 제1 단자 및 해당 웰에 대향한 제1 부유 전극을 각각 갖고, 해당 제1 단자가 상호 접속된 제1 MOS 캐패시터 및 제2 MOS 캐패시터와, 한쪽의 단자가 해당 제1 단자에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하고 있다.
이 구성에서, 멀티 단자형 MOS 바랙터는, 웰에 형성된 불순물 영역에 접속된 제1 단자가 상호 접속된 제1 MOS 캐패시터 및 제2 MOS 캐패시터와, 한쪽의 단자가 해당 제1 단자에 접속된 복수의 캐패시터를 구비하며, 복수의 캐패시터는 각각 다른쪽의 단자로부터 제어 전압을 인가 가능하다. 따라서, 멀티 단자형 MOS 바랙터를 전압 제어 발진기에 적용함으로써, 정전 용량의 절대값 및 제어 전압을 포함한정전 용량의 감도를 조절하는 것이 가능해진다.
(5) 웰에 형성된 불순물 영역, 해당 불순물 영역에 접속된 제2 단자, 및 해당 웰에 대향한 제2 부유 전극을 각각 갖고, 해당 제2 단자가 상호 접속된 제3 MOS 캐패시터 및 제4 MOS 캐패시터를 포함하며, 해당 제3 MOS 캐패시터의 제2 부유 전극을 상기 제1 MOS 캐패시터의 제1 부유 전극에, 해당 제4 MOS 캐패시터의 제2 부유 전극을 상기 제2 MOS 캐패시터의 제1 부유 전극에 각각 접속되어 있다.
이 구성에서, (4)에 기재된 멀티 단자형 MOS 바랙터는, 또한, 웰에 형성된 불순물 영역에 접속된 제2 단자가 상호 접속된 제3 MOS 캐패시터 및 제4 MOS 캐패시터를 포함하며, 해당 제3 MOS 캐패시터의 제2 부유 전극을 상기 제1 MOS 캐패시터의 제1 부유 전극에, 해당 제4 MOS 캐패시터의 제2 부유 전극을 상기 제2 MOS 캐패시터의 제1 부유 전극에, 각각 접속한 구성이다. 따라서, 멀티 단자형 MOS 바랙터를 전압 제어 발진기에 적용함으로써, 정전 용량의 절대값 및 제어 전압을 포함한 정전 용량의 감도를 조정하는 것이 가능해질 뿐만 아니라, C-V 곡선의 기울기를 제어하는 것도 가능해져서, 조정 범위가 넓은 전압 제어 발진기를 실현할 수 있다.
본 발명의 상세한 설명에 기재된 구체적인 실시 형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명백하게 하는 것이며, 그와 같은 구체예만으로 한정되어 협의로 해석되어야 하는 것이 아니며, 본 발명의 사상과 다음에 기재하는 특허청구범위 내에서 다양하게 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 정전 용량을 연속적으로 변화시키는 것이 가능하며, 또한 제조 시에 발생한 변동을 조정하는 것이 가능하다. 또한 프로세스 단계를 추가하지 않고, 표준 CMOS 프로세스에 의해 멀티 단자형 CMOS 바랙터를 제작할 수 있다.
도 1은 멀티 단자형 MOS 바랙터의 개략 구성도.
도 2는 도 1에 도시한 멀티 단자형 MOS 바랙터의 제어 전압 Vg1과 유효한 정전 용량 C와의 관계를 도시한 특성도.
도 3은 도 1에 도시한 멀티 단자형 MOS 바랙터의 C-V 특성의 실측 곡선도.
도 4는 복수의 캐패시터를 구비한 멀티 단자형 MOS 바랙터의 구성도.
도 5는 싱글 폴리실리콘 CMOS 프로세스에 의한 멀티 단자형 MOS 바랙터의 개략 구성도.
도 6은 도 5에 도시한 싱글 폴리실리콘 CMOS 프로세스에 의한 멀티 단자형 MOS 바랙터의 구성을 변형한 개략 구성도.
도 7은 멀티 단자형 바랙터를 적용한 LC형 VCO의 회로도.
도 8은 도 7에 도시한 회로에서의 정전 용량 C와 전압 Vc와의 관계를 도시한 특성도.
도 9는 멀티 단자형 바랙터가 적용되고, C-Vc 특성 곡선의 기울기를 조절하는 것이 가능한 VCO의 회로도.
도 10은 범위 조정 전압 Vb을 파라미터로 한 VCO의 유효한 노드 정전 용량 C와 제어 전압 Vc와의 관계를 도시한 특성도.
도 11은 기울기 조정 전압 Vn을 파라미터로 한 VCO의 유효한 노드 정전 용량 C와 제어 전압 Vc와의 관계를 도시한 특성도.
도 12의 (a)는 발진 주파수를 제어하기 위해 MOS 바랙터를 이용한 전압 제어 발진기(VCO)의 회로도, (b)는 VCO에서의 MOS 바랙터의 개략 구성도, (c)는 MOS 바랙터에서 튜닝 전압이 인가되는 MOS 캐패시터의 구조를 도시한 도면.
도 13은 종래의 반도체 가변 용량 소자의 회로 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 멀티 단자형 MOS 바랙터 3, 4 : N+ 영역
5 : MOS 캐패시터 6 : 캐패시터 C1
7 : 캐패시터 C2 8 : 부유 전극 Vf
9 : 제어 단자 Vg1 10 : 제어 단자 Vg2
11 : 제어 단자 Vn

Claims (12)

  1. 웰에 형성된 불순물 영역, 상기 불순물 영역에 접속된 제어 단자 및 상기 웰에 대향한 부유 전극을 갖는 MOS 캐패시터와,
    한쪽의 단자가 상기 부유 전극에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하는 것을 특징으로 하는 멀티 단자형 MOS 바랙터.
  2. 제1항에 있어서,
    상기 복수의 캐패시터는 상기 MOS 캐패시터와 마찬가지의 MOS 캐패시터 구조를 갖고, 상기 MOS 캐패시터 및 상기 복수의 캐패시터는 동일한 실리콘 기판에서의 전기적으로 분리된 복수의 웰 상에 형성된 것을 특징으로 하는 멀티 단자형 MOS 바랙터.
  3. 제1항에 있어서,
    상기 복수의 캐패시터의 개수를 N, 상기 부유 전극의 전위 Vf가 인가된 상기 MOS 캐패시터의 정전 용량을 CM(Vf)으로 하면, j번째의 캐패시터의 상기 다른 쪽의 단자에서의 유효한 정전 용량이,
    인 것을 특징으로 하는 멀티 단자형 MOS 바랙터.
  4. 제3항에 있어서,
    상기 복수의 캐패시터는 상기 MOS 캐패시터와 마찬가지의 MOS 캐패시터 구조를 갖고, 상기 MOS 캐패시터 및 상기 복수의 캐패시터는 동일한 실리콘 기판에서의 전기적으로 분리된 복수의 웰 상에 형성된 것을 특징으로 하는 멀티 단자형 MOS 바랙터.
  5. 웰에 형성된 불순물 영역, 상기 불순물 영역에 접속된 제1 단자, 및 상기 웰에 대향한 제1 부유 전극을 각각 갖고, 상기 제1 단자가 상호 접속된 제1 MOS 캐패시터 및 제2 MOS 캐패시터와,
    한쪽의 단자가 상기 제1 및 제2 MOS 캐패시터의 각 제1 단자에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하는 것을 특징으로 하는 멀티 단자형 MOS 바랙터.
  6. 제5항에 있어서,
    웰에 형성된 불순물 영역, 상기 불순물 영역에 접속된 제2 단자, 및 상기 웰에 대향한 제2 부유 전극을 각각 갖고, 상기 제2 단자가 상호 접속된 제3 MOS 캐패시터 및 제4 MOS 캐패시터를 더 포함하며,
    상기 제3 MOS 캐패시터의 제2 부유 전극이 상기 제1 MOS 캐패시터의 제1 부유 전극에, 상기 제4 MOS 캐패시터의 제2 부유 전극이 상기 제2 MOS 캐패시터의 제1 부유 전극에, 각각 접속된 것을 특징으로 하는 멀티 단자형 MOS 바랙터.
  7. 발진 주파수를 변화시키는 가변 용량 소자를 포함하며,
    상기 가변 용량 소자는,
    웰에 형성된 불순물 영역, 상기 불순물 영역에 접속된 제어 단자, 및 상기 웰에 대향한 부유 전극을 갖는 MOS 캐패시터와,
    한쪽의 단자가 상기 부유 전극에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하는 멀티 단자형 MOS 바랙터인 것을 특징으로 하는 전압 제어 발진기.
  8. 제7항에 있어서,
    상기 복수의 캐패시터는 상기 MOS 캐패시터와 마찬가지의 MOS 캐패시터 구조를 갖고, 상기 MOS 캐패시터 및 상기 복수의 캐패시터는 동일한 실리콘 기판에서의 전기적으로 분리된 복수의 웰 상에 형성된 것을 특징으로 하는 전압 제어 발진기.
  9. 제7항에 있어서,
    상기 복수의 캐패시터의 개수를 N, 상기 부유 전극의 전위 Vf가 인가된 상기 MOS 캐패시터의 정전 용량을 CM(Vf)으로 하면, j번째의 캐패시터의 상기 다른 쪽의 단자에 있어서의 유효한 정전 용량이,
    인 것을 특징으로 하는 전압 제어 발진기.
  10. 제9항에 있어서,
    상기 복수의 캐패시터는 상기 MOS 캐패시터와 마찬가지의 MOS 캐패시터 구조를 갖고, 상기 MOS 캐패시터 및 상기 복수의 캐패시터는 동일한 실리콘 기판에서의 전기적으로 분리된 복수의 웰 상에 형성된 것을 특징으로 하는 전압 제어 발진기.
  11. 발진 주파수를 변화시키는 가변 용량 소자를 갖는 전압 제어 발진기에 있어서,
    상기 가변 용량 소자는,
    웰에 형성된 불순물 영역과, 상기 불순물 영역에 접속된 제1 단자, 및 상기 웰에 대향한 제1 부유 전극을 각각 갖고, 상기 제1 단자가 상호 접속된 제1 MOS 캐패시터 및 제2 MOS 캐패시터와,
    한쪽의 단자가 상기 제1 단자에 접속되며, 다른 쪽의 단자로부터 제어 전압을 인가 가능한 복수의 캐패시터를 포함하는 것을 특징으로 하는 전압 제어 발진기.
  12. 제11항에 있어서,
    웰에 형성된 불순물 영역과, 상기 불순물 영역에 접속된 제2 단자, 및 상기 웰에 대향한 제2 부유 전극을 각각 갖고, 상기 제2 단자가 상호 접속된 제3 MOS 캐패시터 및 제4 MOS 캐패시터를 더 포함하며,
    상기 제3 MOS 캐패시터의 제2 부유 전극이 상기 제1 MOS 캐패시터의 제1 부유 전극에, 상기 제4 MOS 캐패시터의 제2 부유 전극이 상기 제2 MOS 캐패시터의 제1 부유 전극에, 각각 접속된 것을 특징으로 하는 전압 제어 발진기.
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