KR100489355B1 - Memory element for noise reduction - Google Patents

Memory element for noise reduction Download PDF

Info

Publication number
KR100489355B1
KR100489355B1 KR1019970061556A KR19970061556A KR100489355B1 KR 100489355 B1 KR100489355 B1 KR 100489355B1 KR 1019970061556 A KR1019970061556 A KR 1019970061556A KR 19970061556 A KR19970061556 A KR 19970061556A KR 100489355 B1 KR100489355 B1 KR 100489355B1
Authority
KR
South Korea
Prior art keywords
data bus
bus line
data
region
line
Prior art date
Application number
KR1019970061556A
Other languages
Korean (ko)
Other versions
KR19990041028A (en
Inventor
김주영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019970061556A priority Critical patent/KR100489355B1/en
Publication of KR19990041028A publication Critical patent/KR19990041028A/en
Application granted granted Critical
Publication of KR100489355B1 publication Critical patent/KR100489355B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명은 감지증폭기 출력노드의 부하를 감소시켜 속도향상 및 노이즈의 발생을 억제하는 동시에, 데이터버스라인의 신호수를 감소시켜 레이아웃 마진을 증대시키기 위한 메모리 소자를 제공하고자 하는 것으로, 이를 위하여 본 발명은 로우 디코더를 기준으로 제1지역 및 제2지역으로 양분된 다수의 셀 블록과, 제1 데이타버스라인과, 제2 데이타버스라인을 갖는 메모리 소자에 있어서, 상기 제1 데이타버스라인을 양분하여 일측 제1 데이타버스라인을 입력라인으로 갖고 타측 제1 데이타버스라인을 제1 스위칭부를 통해 출력라인으로 갖으며, 상기 제2 지역의 셀블록으로부터의 짝수번째 비트의 데이터를 감지증폭하는 제1 감지증폭부; 상기 제2 데이터버스라인을 양분하여 일측 제2 데이타버스라인을 입력라인으로 갖고 타측 제2 데이터버스라인을 제2 스위칭부를 통해 출력라인으로 갖으며, 상기 제1 지역의 셀 블록으로부터의 홀수번째 데이터를 감지증폭하는 제2 감지증폭부; 상기 타측 제1 데이터버스라인을 제1 멀티플렉스부를 통해 선택적 입력라인으로하여 상기 제1 지역의 셀블록으로부터의 짝수번째 비트 데이터를 감지증폭하는 제3 감지증폭부; 및 상기 타측 제2 데이터버스라인을 제2멀티플렉스를 통해 선택적 입력으로하여 상기 제2 지역의 셀블록으로부터 홀수번째 비트 데이터를 감지증폭하기 위한 제4 감지증폭부를 포함하여 이루어진다.The present invention is to provide a memory device for reducing the load on the sense amplifier output node to suppress the speed improvement and the generation of noise, and at the same time reduce the number of signals on the data bus line to increase the layout margin. A memory device having a plurality of cell blocks divided into a first region and a second region based on a row decoder, a first data bus line, and a second data bus line, wherein the first data bus line is divided into two sides. A first sensing amplifier having a first data bus line as an input line and having the other first data bus line as an output line through a first switching unit, and sensing and amplifying even-numbered bits of data from a cell block of the second region; part; The second data bus line is bisected to have one side second data bus line as an input line, and the other side second data bus line as an output line through a second switching unit, and odd-numbered data from the cell block of the first region. A second sensing amplifier for sensing and amplifying; A third sensing amplifier for sensing and amplifying even-numbered bit data from the cell block of the first region by using the other first data bus line as an optional input line through the first multiplexing unit; And a fourth sensing amplifier configured to sense and amplify odd bit data from the cell block of the second region by selectively inputting the other second data bus line through a second multiplex.

Description

노이즈 감소를 위한 메모리 소자Memory element for noise reduction

본 발명은 메모리 소자에 관한 것으로, 특히 큰 비트(wide bit)의 데이터 출력을 가지고 공통 입/출력 구조를 가지며 멀티 뱅크(multi bank)나 섹터(sector) 단위의 메모리 셀 블록을 갖고 있는 메모리 소자에서, 입출력 데이터 버스의 기생 캐패시턴스 및 감지증폭기의 로드(load)를 최소화하기 위한 메모리 소자를 구현하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device, particularly in a memory device having a wide bit data output, a common input / output structure, and a block of memory cells in a multi-bank or sector unit. The present invention relates to a technique for implementing a memory device for minimizing the parasitic capacitance of the input-output data bus and the load of the sense amplifier.

도 1은 종래기술에 따른 메모리 소자의 구조를 나타내는 것으로, 16 비트의 데이터 출력을 가지며 독립된 셀 블록들이 섹터나 멀티 뱅크 형식으로 구성되어 각 셀 블록들이 16 비트씩의 출력을 모두 갖고 있으며, 또한 16개의 입출력 패드(I/O pad)(도면에 도시되지 않음)가 좌우로 양분되어 있는 경우를 나타낸다.1 illustrates a structure of a memory device according to the related art, in which 16-bit data outputs are provided, and independent cell blocks are configured in sector or multi-bank format, and each cell block has 16 bit outputs. It shows a case where two input / output pads (I / O pads) (not shown) are divided into left and right.

도 1을 참조하면, 로우디코더(row decoder)(10)를 중심으로 다수개의 셀 어레이 블록(21 내지 28)이 좌우측으로 양분되어 있으며, 다수의 셀 어레이 블록(21 내지 28)은 각기 칼럼선택부(31 내지 38)를 갖고 있다. 즉, 로우디코더(10)는 어레이된 각 셀의 워드라인을 인에이블 또는 디스에이블시키고, 각 칼럼선택부(31 내지 38)는 각 셀들의 비트라인을 인에이블 또는 디스에이블시킨다. 또한, 각 셀 어레이 블록(21 내지 28)들의 각 공통비트라인(EBL, OBL)은 입출력 데이터버스라인(EDB, ODB)에 공통으로 묶인다. 16 비트의 출력 테이터는 짝수번째 데이터(even data) 또는 홀수번째 데이터(odd data)로 구분되어 8개씩 양분된 16개의 입출력 패드(I/O pad)를 통해 출력된다. 16비트의 데이터를 출력하기 위해서는 각 셀 블록의 공통비트라인들은 8개 비트의 짝수번째 데이터(even data)를 전달하기 위한 짝수공통비트라인(EBL)과 8개의 홀수번째 데이터(odd data)를 전달하기 위한 홀수공통비트라인(OBL)으로 이루어지고, 역시 입출력 데이터버스라인은 8개 비트의 짝수번째 데이터를 전달하기 위한 짝수데이터버스라인(EDB)과 8개의 홀수번째 데이터를 전달하기 위한 홀수데이터버스라인(ODB)으로 이루어진다. 그리고, 감지증폭부는 짝수데이터버스(EDB)로부터의 짝수번째 데이터를 감지증폭하여 좌측 입출력(I/O) 패드로 데이터를 출력하기 위한(물론 출력버퍼를 거쳐 입출력 패드로 출력됨) 짝수감지증폭부(41)와, 홀수데이터버스(ODB)로부터의 홀수번째 데이터를 감지증폭하여 우측 입출력 패드로 데이터를 출력하기 위한 홀수감지증폭부(42)로 구성된다.Referring to FIG. 1, a plurality of cell array blocks 21 to 28 are divided into left and right sides around a row decoder 10, and each of the cell array blocks 21 to 28 is a column selector. It has (31-38). That is, the row decoder 10 enables or disables the word lines of the arrayed cells, and each column selector 31 to 38 enables or disables the bit lines of the cells. In addition, the common bit lines EBL and OBL of the cell array blocks 21 to 28 are commonly tied to the input / output data bus lines EDB and ODB. The 16-bit output data is divided into even data or odd data and is output through 16 input / output pads separated by eight. In order to output 16 bits of data, the common bit lines of each cell block carry an even common bit line (EBL) and eight odd data for transmitting eight bits of even data. It consists of an odd common bit line (OBL), and an input / output data bus line is an even data bus line (EDB) for delivering even data of eight bits and an odd data bus for delivering eight odd data. Line (ODB). The detection amplifier unit detects and amplifies even-numbered data from the even-numbered data bus (EDB) and outputs data to the left input / output (I / O) pad (of course, output to the input / output pad through the output buffer). And an odd sensing amplifier 42 for sensing and amplifying odd data from the odd data bus (ODB) and outputting the data to the right input / output pad.

그러나, 도 1과 같은 종래의 메모리 구조에서, 감지증폭부 그룹을 둘로 나누어 배치시킬 경우, 셀 블록들이 공유하는 데이터버스(EDB, ODB)가 엄청나게 길어질 여지가 있으며, 부하(loading) 또한 커서 속도지연(speed delay)와 노이즈(noise) 측면에서 매우 불리하게 된다.However, in the conventional memory structure as shown in FIG. 1, when the sense amplifier groups are divided into two, the data buses (EDB and ODB) shared by the cell blocks may be prolonged, and the loading is also large and the speed delay is increased. This is very disadvantageous in terms of speed delay and noise.

도 2는 도 1에서의 문제점을 개선하기 위한 개선된 종래의 메모리 구조를 나타낸다. 역시 도 1과 마찬가지로, 16 비트의 데이터 출력을 가지며 독립된 셀 블록들이 섹터나 멀티 뱅크 형식으로 구성되어 각 셀 블록들이 16 비트씩의 출력을 모두 갖고 있으며, 또한 16개의 입출력 패드(I/O pad)(도면에 도시되지 않음)가 좌우로 양분되어 있는 경우를 나타내는 것으로, 설명의 이해를 돕기 위해 도 1과 동일 구성요소는 동일 도면부호로써 나타내었다.FIG. 2 shows an improved conventional memory structure for improving the problem in FIG. 1. Likewise, as shown in FIG. 1, 16-bit data outputs are provided, and independent cell blocks are configured in a sector or multi-bank format. Each cell block has 16 bit outputs, and 16 I / O pads are also used. (Not shown in the figure) shows a case in which the left and right are divided into two, and the same components as in FIG. 1 are denoted by the same reference numerals for better understanding of the description.

도 2의 종래기술은, 도 1과 동일한 구성을 가지되, 짝수데이타버스(EDB)와 홀수데이터버스(ODB)로부터의 각 데이터를 감지증폭하기 위한 짝수감지증폭부(41) 및 홀수감지증폭부(42)를 각 데이터버스의 중앙에 배치하는 기술이다. 이 경우, 데이터버스라인의 부하는 줄어들지만 감지증폭부의 출력이 다시 좌측 또는 우측 입출력패드쪽으로 가기 위해서는 불가피하게 8 라인씩 좌우로 감지증폭기 출력버스라인(ESO, OSO)을 마련해야만 하므로 신호(signal) 수가 늘어나게 되고, 또한 감지증폭부 출력 노드의 부하가 커져 이 역시 속도지연의 원인이 되는 문제점이 있다.The prior art of FIG. 2 has the same configuration as that of FIG. 1, but has an even sensing amplifier 41 and an odd sensing amplifier for sensing and amplifying respective data from the even data bus EDB and the odd data bus OBD. This technique arranges 42 at the center of each data bus. In this case, the load on the data bus line is reduced, but since the sense amplifier output bus lines (ESO and OSO) must be provided on the left and right sides of the amplifier amplifier inevitably to the left or right input / output pads again, the signal is signaled. The number increases, and the load of the sense amplifier output node increases, which also causes a speed delay.

본 발명의 목적은 감지증폭기 출력노드의 부하를 감소시켜 속도향상 및 노이즈의 발생을 억제하는 메모리 소자를 제공하는데 있다.An object of the present invention is to provide a memory device that reduces the load on the sense amplifier output node to suppress the speed improvement and the generation of noise.

본 발명의 또 다른 목적은 데이터버스라인의 신호수를 감소시켜 레이아웃 마진을 증대시키기 위한 메모리 소자를 제공하는데 있다.Another object of the present invention is to provide a memory device for increasing layout margin by reducing the number of signals on a data bus line.

상기 목적을 달성하기 위하여 본 발명의 메모리 소자는, 로우디코더를 기준으로 제1지역 및 제2지역으로 양분된 다수의 셀 블록과 짝수번째 비트의 데이터를 입출력하기 위한 제1 데이타버스라인과, 홀수번째 비트의 데이터를 입출력하기 위한 제2 데이타버스라인을 갖는 메모리 소자에 있어서, 상기 제1 데이타버스라인을 양분하여 일측 제1 데이타버스라인을 입력라인으로 갖고 타측 제1 데이타버스라인을 제1 스위칭부를 통해 출력라인으로 갖으며, 상기 제2 지역의 셀블록으로부터의 짝수번째 비트의 데이터를 감지증폭하는 제1 감지증폭부; 상기 제2 데이터버스라인을 양분하여 일측 제2 데이타버스라인을 입력라인으로 갖고 타측 제2 데이터버스라인을 제2 스위칭부를 통해 출력라인으로 갖으며, 상기 제1 지역의 셀 블록으로부터의 홀수번째 데이터를 감지증폭하는 제2 감지증폭부; 상기 타측 제1 데이터버스라인을 제1멀티플렉스부를 통해 선택적 입력라인으로하여 상기 제1지역의 셀블록으로부터의 짝수번째 비트 데이터를 감지증폭하는 제3 감지증폭부; 및 상기 타측 제2 데이터버스라인을 제2멀티플렉스를 통해 선택적 입력으로하여 상기 제2 지역의 셀블록으로부터 홀수번째 비트 데이터를 감지증폭하기 위한 제4 감지증폭부를 포함하여 이루어지며, 상기 제1 스위칭부는 상기 제2 지역의 셀블록이 선택될 때 턴온되고, 상기 제2 스위칭부는 상기 제1지역의 셀블록이 선택될 때 턴온되며, 상기 제1 멀티플렉스부는 상기 제1지역의 셀블록이 선택될 때 상기 타측 제1데이타버스라인을 상기 제3감지증폭부의 입력라인으로 연결하고, 상기 제2 멀티플렉스부는 상기 제2지역의 셀블록이 선택될 때 상기 타측 제2데이타버스라인을 상기 제4감지증폭부의 입력라인으로 연결한다.In order to achieve the above object, the memory device of the present invention includes a plurality of cell blocks divided into a first region and a second region on the basis of a low decoder, and a first data bus line for inputting and outputting even-numbered bits of data; A memory device having a second data bus line for inputting and outputting data of a first bit, the memory device comprising: dividing the first data bus line and having one first data bus line as an input line, and switching the first first data bus line to another; A first sensing amplifier having an output line through the unit and sensing amplifying even-numbered bits of data from the cell block of the second region; The second data bus line is bisected to have one side second data bus line as an input line, and the other side second data bus line as an output line through a second switching unit, and odd-numbered data from the cell block of the first region. A second sensing amplifier for sensing and amplifying; A third sensing amplifier for sensing and amplifying even-numbered bit data from the cell block of the first region by using the other first data bus line as an optional input line through the first multiplexing unit; And a fourth sensing amplifier configured to sense and amplify odd bit data from the cell block of the second region by selectively inputting the other second data bus line through a second multiplex. The unit is turned on when the cell block of the second region is selected, the second switching unit is turned on when the cell block of the first region is selected, and the first multiplex unit is selected from the cell block of the first region. The second first data bus line is connected to an input line of the third sensing amplifier, and the second multiplex unit detects the second second data bus line when the cell block of the second region is selected. Connect to the input line of the amplifier.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도3에 본 발명의 일실시예에 따른 메모리 소자 구조가 나타나 있다. 본 실시예에서는 16 비트의 데이터 출력을 가지며 독립된 셀 블록들이 섹터나 멀티 뱅크 형식으로 구성되어 각 셀 블록들이 16 비트씩의 출력을 모두 갖고 있으며, 또한 16개의 입출력 패드(도면에 도시되지 않음)가 좌우로 양분되어 있는 경우를 나타낸다.3 illustrates a memory device structure according to an embodiment of the present invention. In this embodiment, 16-bit data output and independent cell blocks are configured in a sector or multi-bank format so that each cell block has 16 bits of output, and 16 input / output pads (not shown) The case where it is divided into left and right is shown.

도3을 참조하면, 본 발명의 일실시예에 따른 메모리 소자는, 로우디코더(100)를 중심으로 다수개의 셀 어레이 블록(210 내지 280)이 좌우측으로 양분되어 있으며, 다수의 셀 어레이 블록(210 내지 280)은 각기 칼럼선택부(310 내지 380)를 갖고 있다. 잘 알려진 바와같이, 로우디코더(100)는 어레이된 각 셀의 워드라인을 인에이블 또는 디스에이블시키고, 각 칼럼선택부(310 내지 380)는 각 셀들의 비트라인을 인에이블 또는 디스에이블시킨다.Referring to FIG. 3, in the memory device according to an embodiment of the present invention, a plurality of cell array blocks 210 to 280 are divided into left and right sides of the low decoder 100, and a plurality of cell array blocks 210 are formed. 280 to 280 have column selectors 310 to 380, respectively. As is well known, the row decoder 100 enables or disables the word lines of each arrayed cell, and each column selector 310 to 380 enables or disables the bit lines of each cell.

이와같이, 셀 블록들이 섹터나 멀티 뱅크 형식으로 구성되어 있을 때, 각 칼럼선택부(310 내지 380)로부터의 각 공통비트라인(EBL, OBL)은 입출력 데이터버스라인에 공통으로 묶이는데, 본 발명에서는 도 3에 도시된 바와같이, 짝수번째 데이터 전달라인인 짝수데이터버스라인(EDB_L, EDB_R)과 홀수번째 데이터 전달라인인 홀수데이터버스라인(ODB_L, ODB_R)의 중앙에 각기 제1감지증폭부(410) 및 제2감지증폭부(420)가 배치된다. 제1감지증폭부(410)는 자신에 의해 양분된 좌측짝수데이터버스라인(EDB_L) 및 우측짝수데이터버스라인(EDB_R)과 전기적으로 접속되는데, 좌측짝수데이타버스라인(EDB_L)은 제1 스위칭부(510)를 통해 제1감지증폭부(410)와 연결된다. 제2감지증폭부(420)는 자신에 의해 양분된 좌측홀수데이터버스라인(ODB_L) 및 우측홀수데이터버스라인(ODB_R)과 전기적으로 접속되는데, 우측홀수데이터버스라인(ODB_R)은 제2 스위칭부(520)를 통해 제2감지증폭부(420)에 접속된다. 또한, 좌측짝수데이터버스라인(EDB_L)은 제1감지증폭부(410)와 접속되지 않은 타측에서 제1 멀티플렉스부(610)를 통해 제3 감지증폭부(430)에 전기적으로 접속되고, 제3 감지증폭부(430)로부터의 출력(730) 및 제1 멀티플렉스부(610)로부터의 제1 출력(710)이 좌측 입출력 패드와 전기적으로 접속된다. 우측홀수데이터버스라인(ODB_R)은 제2감지증폭부(420)와 접속되지 않은 타측에서 제2 멀티플렉스부(620)를 통해 제4 감지증폭부(440)에 전기적으로 접속되고, 제4 감지증폭부(440)로부터의 출력(760) 및 제2 멀티플렉스부(620)로부터의 제1 출력(740)이 우측 입출력 패드와 전기적으로 접속된다.As such, when the cell blocks are configured in a sector or multi-bank format, each common bit line EBL or OBL from each column selector 310 to 380 is commonly tied to an input / output data bus line. As illustrated in FIG. 3, the first sensing amplifiers 410 are respectively located at the centers of the even data bus lines EDB_L and EDB_R, which are even-numbered data transmission lines, and the odd data bus lines ODB_L and ODB_R, which are odd-numbered data transmission lines. ) And a second sensing amplifier 420 are disposed. The first sensing amplifier 410 is electrically connected to the left even data bus line EDB_L and the right even data bus line EDB_R divided by itself, and the left even data bus line EDB_L is the first switching unit. It is connected to the first detection amplifier 410 through 510. The second sensing amplifier 420 is electrically connected to the left odd data bus line (ODB_L) and the right odd data bus line (ODB_R) divided by itself, and the right odd data bus line (ODB_R) is connected to the second switching unit. It is connected to the second sensing amplifier 420 through 520. In addition, the left even data bus line EDB_L is electrically connected to the third sensing amplifier 430 through the first multiplex unit 610 at the other side not connected to the first sensing amplifier 410. The output 730 from the sense amplifier 430 and the first output 710 from the first multiplex unit 610 are electrically connected to the left input / output pad. The right odd data bus line ODB_R is electrically connected to the fourth sensing amplifier 440 through the second multiplex unit 620 on the other side which is not connected to the second sensing amplifier 420, and the fourth sensing amplifier 440. The output 760 from the amplifier 440 and the first output 740 from the second multiplex unit 620 are electrically connected to the right input / output pad.

제1 및 제2 스위칭부(510, 520)는 로우디코더(100)를 기준으로하여 좌측의 셀블록 또는 우측의 셀블록을 선택하는 어드레스신호(As)에 의해 온/오프가 제어되는데, 제1 스위칭부(510)는 우측의 셀블록이 선택되었을 경우 온되며, 제2 스위칭부(520)는 좌측의 셀블록이 선택되었을 경우 온된다. 도 4는 피모스트랜지스터 및 엔모스트랜지스터 쌍으로 이루어진 전달트랜지스터로서 제1 및 제2 스위칭부(510, 520)을 구성할 수 있음을 보여준다. 물론 피모스트랜지스터 및 엔모스트랜지스터의 각 게이트는 서로 반전된 어드레스 신호 As, 및 /As에 의해 제어받는다.The first and second switching units 510 and 520 are controlled on / off by an address signal As that selects a cell block on the left side or a cell block on the right side based on the low decoder 100. The switching unit 510 is turned on when the cell block on the right side is selected, and the second switching unit 520 is turned on when the cell block on the left side is selected. FIG. 4 shows that the first and second switching units 510 and 520 may be configured as a transfer transistor including a PMOS transistor and an NMOS transistor pair. Of course, each gate of the PMOS transistor and the NMOS transistor is controlled by the address signals As and / As inverted from each other.

제1 멀티플렉스(610) 역시 좌우측의 셀블록을 선택하는 어드레스신호(As)에 의해 자신의 출력 패스가 결정되는데, 우측의 셀블록이 선택되면 자신의 제1출력(710)으로 패스가 결정되고, 좌측의 셀블록이 선택되면 자신의 제2 출력(720)으로 패스가 결정된다. 마찬가지로, 제2 멀티플렉스(620) 역시 좌우측의 셀블록을 선택하는 어드레스신호(As)에 의해 자신의 출력 패스가 결정되는데, 좌측의 셀블록이 선택되면 자신의 제1출력(740)으로 패스가 결정되고, 우측의 셀블록이 선택되면 자신의 제2 출력(750)으로 패스가 결정된다. 도 5는 본 발명의 멀티플렉스부(610, 620)의 일예시적인 회로도로서, 피모스트랜지스터 및 엔모스트랜지스터 쌍으로 이루어진 전달트랜지스터에 의해 구성이 가능하고 피모스트랜지스터 및 엔모스트랜지스터의 각 게이트를 어드레스 신호(As, /As)에 의해 제어함으로써 데이터 패스를 결정할 수 있다.The first multiplex 610 also determines its output path by an address signal As that selects left and right cell blocks, and when the right cell block is selected, a path is determined to its first output 710. When the cell block on the left side is selected, a path is determined to its second output 720. Similarly, the second multiplex 620 also has its output path determined by the address signal As that selects the left and right cell blocks. When the left cell block is selected, the second multiplex 620 passes the path to its first output 740. When the cell block on the right side is selected, a path is determined to its second output 750. FIG. 5 is an exemplary circuit diagram of the multiplex unit 610 and 620 of the present invention, and may be configured by a transfer transistor composed of a PMOS transistor and an NMOS transistor pair, and each gate of the PMOS transistor and the NMOS transistor may be configured. The data path can be determined by controlling by the address signals As and / As.

이상에서 설명한 바와같은 구성을 같는 본 실시예에 따른 메모리 소자의 동작을 상세히 살펴본다.The operation of the memory device according to the present embodiment having the same configuration as described above will be described in detail.

잘 알려진 바와같이, 멀티-뱅크(multi-bank) 구조의 메모리 소자에서는, 로우디코더(100)를 기준으로 좌측 또는 우측의 어느한 셀 블록이 선택되어 그 선택된 하나의 셀 블록에서 16비트의 데이터가 입출력되게 된다. 물론 16비트 중 8개 비트는 짝수번째 데이터이고, 8개는 홀수번째 데이터 일 것이다.As is well known, in a memory device having a multi-bank structure, either a cell block on the left or right side is selected based on the low decoder 100 so that 16-bit data is stored in the selected cell block. Input and output will be. Of course, eight of the 16 bits will be even data, and eight will be odd data.

만약, 우측 지역의 셀블록, 예컨데 셀블록 280이 선택되면, 제1스위칭부(510)는 온(on)되고 제2 스위칭부(520)은 오프되며, 제1 멀티플렉스(610)는 자신의 제1출력(710)으로 패스가 이루어지고 제2 멀티플렉스(620)은 자신의 제2출력(750)으로 패스가 결정된다.If the cell block in the right region, for example, the cell block 280 is selected, the first switching unit 510 is turned on and the second switching unit 520 is turned off, and the first multiplex 610 has its own. A pass is made to the first output 710 and the second multiplex 620 is determined to pass to its second output 750.

따라서, 칼럼선택부 380의 제어에 의해 셀블록 280으로부터 16비트 데이터가 출력되면, 그 데이터중 8비트의 짝수 데이터(even data)는 우측짝수데이타버스라인(EDB_R)에 실리고, 나머지 8비트의 홀수 데이터(odd data)는 우측홀수데이타버스라인(ODB_R)에 실린다. 계속해서, 우측짝수데이타버스라인(EDB_R)에 실린 데이터는 제1감지증폭기(410)에 의해 감지증폭된 다음, 온되어 있는 제1스위칭부(510)를 통해서 좌측짝수데이타버스라인(EDB_L)에 실리고 제1 멀티플렉스(610)으로 전달되어 제1 멀티플렉스(610)의 제1출력(710)을 통해 좌측 입출력 패드로 전달된다. 또한, 우측홀수데이타버스라인(ODB_R)에 실린 데이터는 바로 제4감지증폭기(440)에 의해 감지증폭된 다음 출력(760)된다.Therefore, when 16-bit data is output from the cell block 280 under the control of the column selector 380, 8-bit even data of the data is loaded on the right-side even data bus line EDB_R, and the remaining 8-bit odd number. The odd data is carried on the right odd data bus line ODB_R. Subsequently, the data carried on the right even-numbered data bus line EDB_R is sensed and amplified by the first sensing amplifier 410 and then to the left-even-numbered data bus line EDB_L through the first switching unit 510 which is turned on. It is conveyed to the first multiplex 610 and is transmitted to the left input / output pad through the first output 710 of the first multiplex 610. In addition, the data loaded on the right odd-numbered data bus line ODB_R is immediately sensed and amplified by the fourth sensing amplifier 440 and then output.

또 다른 경우로서, 만약 좌측의 셀블록, 예컨데 셀블록 210이 선택되면, 제1 스위칭부(510)는 오프되고 제2 스위칭부(520)은 온되며, 제1 멀티플렉스(610)는 자신의 제2출력(720)으로 패스가 이루어지고 제2 멀티플렉스(620)은 자신의 제1출력(740)으로 패스가 결정된다.As another case, if the cell block on the left side, for example, cell block 210, is selected, the first switching unit 510 is turned off and the second switching unit 520 is turned on, and the first multiplex 610 has its own. A pass is made to the second output 720 and the second multiplex 620 is determined to pass to its first output 740.

따라서, 칼럼선택부 310의 제어에 의해 셀블록 210으로부터 16비트 데이터가 출력되면, 그 데이터중 8비트의 홀수 데이터는 좌측홀수데이타버스라인(ODB_L)에 실리고, 나머지 8비트의 짝수 데이터는 좌측짝수데이타버스라인(EDB_L)에 실린다. 계속해서, 좌측홀수데이타버스라인(ODB_L)에 실린 데이터는 제2감지증폭기(410)에 의해 감지증폭된 다음, 온되어 있는 제2스위칭부(520)를 통해서 우측홀수데이타버스라인(ODB_R)에 실리고 제2 멀티플렉스(620)으로 전달되어 제2 멀티플렉스(610)의 제1출력(740)을 통해 우측 입출력 패드로 전달된다. 또한, 좌측짝수데이타버스라인(EDB_L)에 실린 데이터는 바로 제3감지증폭기(430)에 의해 감지증폭된 다음 출력(730)된다.Therefore, when 16-bit data is output from the cell block 210 by the control of the column selector 310, 8-bit odd data of the data is loaded on the left odd data bus line (ODB_L), and the remaining 8-bit even data is left even. It is loaded on the data bus line (EDB_L). Subsequently, the data loaded on the left odd data bus line (ODB_L) is sensed and amplified by the second sensing amplifier 410, and then on the right odd data bus line (ODB_R) through the second switching unit 520 which is turned on. It is conveyed to the second multiplex 620 and is delivered to the right input / output pad through the first output 740 of the second multiplex 610. In addition, the data loaded on the left even data bus line EDB_L is immediately sensed and amplified by the third sensing amplifier 430 and then output 730.

결국, 본 발명은 감지증폭부의 출력라인을 데이터버스라인에 공유시키는 것으로, 감지증폭기의 입장에서 바라보았을 때 데이터버스라인의 로딩은 도 1과 비교해보았을 때 절반으로 줄어들게 되며, 도 2와 비교했을때는 로딩 측면에서는 동일하나 감지증폭기의 출력 버스라인을 추가로 구현할 필요가 없으므로 신호라인의 증가를 방지할 수 있다.After all, the present invention is to share the output line of the sensing amplifier to the data bus line, the loading of the data bus line is reduced in half when compared to Figure 1 when viewed from the position of the sense amplifier, compared with Figure 2 The loading side is the same, but there is no need to implement additional output buslines of the sense amplifiers, thus avoiding an increase in signal lines.

본 발명은 공통 입출력 구조의 고집적 메모리 소자를 구현함에 있어, 데이터버스라인의 길이가 길어짐에 따라 발생하는 노이즈 및 속도저하를 줄여주며, 또한 감지증폭기의 출력 버스라인을 추가로 구현할 필요가 없으므로 신호라인의 증가를 방지하여 레이아웃 마진을 증대시킨다.In the present invention, in implementing a highly integrated memory device having a common input / output structure, the noise and speed reduction caused by the length of the data bus line are reduced, and since the output bus line of the sensing amplifier does not need to be additionally implemented, the signal line Increase the layout margin by preventing the increase.

도 1은 종래기술에 따른 메모리 소자의 블록 구성도.1 is a block diagram of a memory device according to the prior art.

도 2는 개선된 종래기술에 따른 메모리 소자 블록 구성도.Figure 2 is a block diagram of a memory device according to the improved prior art.

도 3은 본 발명의 일실실예에 따른 메모리 소자 블록 구성도.3 is a block diagram illustrating a memory device in accordance with an embodiment of the present invention.

도 4는 본 발명의 스위칭부(510, 520)를 나타내는 일예의 회로도.4 is a circuit diagram of an example of the switching units 510 and 520 of the present invention.

도 5는 본 발명의 멀티플렉스부(610, 620)를 나타내는 일예의 회로도.5 is an example circuit diagram showing the multiplex units 610 and 620 of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 로우디코더 210 내지 280 : 셀 블록100: low decoder 210 to 280: cell block

310 내지 380 : 칼럼선택부 410, 420, 430, 440 : 감지증폭기310 to 380: column selector 410, 420, 430, 440: detection amplifier

510, 520 : 스위칭부 610, 620 : 멀티플렉스부510, 520: switching unit 610, 620: multiplex unit

Claims (5)

로우디코더를 기준으로 제1지역 및 제2지역으로 양분된 다수의 셀 블록과 짝수번째 비트의 데이터를 입출력하기 위한 제1 데이타버스라인과, 홀수번째 비트의 데이터를 입출력하기 위한 제2 데이타버스라인을 갖는 메모리 소자에 있어서,A first data bus line for inputting / outputting even-numbered bits of data and a plurality of cell blocks divided into a first region and a second region based on the low decoder, and a second data bus line for inputting / outputting odd-numbered bits of data. In a memory device having a, 상기 제1 데이타버스라인을 양분하여 일측 제1 데이타버스라인을 입력라인으로 갖고 타측 제1 데이타버스라인을 제1 스위칭부를 통해 출력라인으로 갖으며, 상기 제2 지역의 셀블록으로부터의 짝수번째 비트의 데이터를 감지증폭하는 제1 감지증폭부;The first data bus line is divided into two parts, one first data bus line as an input line, the other first data bus line as an output line through a first switching unit, and even-numbered bits from the cell block of the second region. A first sensing amplifier detecting and amplifying data of the first amplifier; 상기 제2 데이터버스라인을 양분하여 일측 제2 데이타버스라인을 입력라인으로 갖고 타측 제2 데이터버스라인을 제2 스위칭부를 통해 출력라인으로 갖으며, 상기 제1 지역의 셀 블록으로부터의 홀수번째 데이터를 감지증폭하는 제2 감지증폭부;The second data bus line is bisected to have one side second data bus line as an input line, and the other side second data bus line as an output line through a second switching unit, and odd-numbered data from the cell block of the first region. A second sensing amplifier for sensing and amplifying; 상기 타측 제1 데이터버스라인을 제1멀티플렉스부를 통해 선택적 입력라인으로하여 상기 제1지역의 셀블록으로부터의 짝수번째 비트 데이터를 감지증폭하는 제3 감지증폭부; 및A third sensing amplifier for sensing and amplifying even-numbered bit data from the cell block of the first region by using the other first data bus line as an optional input line through the first multiplexing unit; And 상기 타측 제2 데이터버스라인을 제2멀티플렉스를 통해 선택적 입력으로하여 상기 제2 지역의 셀블록으로부터 홀수번째 비트 데이터를 감지증폭하기 위한 제4 감지증폭부A fourth sensing amplifier for sensing and amplifying odd bit data from the cell block of the second region by selectively inputting the second second data bus line through a second multiplex; 를 포함하여 이루어진 메모리 소자.Memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 스위칭부는 상기 제2 지역의 셀블록이 선택될 때 턴온되는 메모리 소자.The first switching unit is turned on when the cell block of the second region is selected. 제2항에 있어서,The method of claim 2, 상기 제2 스위칭부는 상기 제1지역의 셀블록이 선택될 때 턴온되는 메모리 소자.The second switching unit is turned on when the cell block of the first region is selected. 제1항에 있어서,The method of claim 1, 상기 제1 멀티플렉스부는 상기 제1지역의 셀블록이 선택될 때 상기 타측 제1 데이타버스라인을 상기 제3감지증폭부의 입력라인으로 연결하는 메모리 소자.And the first multiplex unit connects the other first data bus line to an input line of the third sensing amplifier unit when a cell block of the first region is selected. 제4항에 있어서,The method of claim 4, wherein 상기 제2 멀티플렉스부는 상기 제2지역의 셀블록이 선택될 때 상기 타측 제2 데이타버스라인을 상기 제4감지증폭부의 입력라인으로 연결하는 메모리 소자.And the second multiplex unit connects the other second data bus line to an input line of the fourth sensing amplifier unit when a cell block of the second region is selected.
KR1019970061556A 1997-11-20 1997-11-20 Memory element for noise reduction KR100489355B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970061556A KR100489355B1 (en) 1997-11-20 1997-11-20 Memory element for noise reduction

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970061556A KR100489355B1 (en) 1997-11-20 1997-11-20 Memory element for noise reduction

Publications (2)

Publication Number Publication Date
KR19990041028A KR19990041028A (en) 1999-06-15
KR100489355B1 true KR100489355B1 (en) 2005-08-17

Family

ID=37304081

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970061556A KR100489355B1 (en) 1997-11-20 1997-11-20 Memory element for noise reduction

Country Status (1)

Country Link
KR (1) KR100489355B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020076798A (en) * 2001-03-30 2002-10-11 주식회사 하이닉스반도체 Redundancy circuit of semiconductor memory device
KR100752650B1 (en) * 2006-01-13 2007-08-29 삼성전자주식회사 Tri-state output driver arranging method and semiconductor memory device using the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57172588A (en) * 1981-07-24 1982-10-23 Nec Corp Memory circuit
US4520465A (en) * 1983-05-05 1985-05-28 Motorola, Inc. Method and apparatus for selectively precharging column lines of a memory
US4954987A (en) * 1989-07-17 1990-09-04 Advanced Micro Devices, Inc. Interleaved sensing system for FIFO and burst-mode memories
US5377151A (en) * 1990-09-29 1994-12-27 Nec Corporation Semiconductor memory device having low-noise sense structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57172588A (en) * 1981-07-24 1982-10-23 Nec Corp Memory circuit
US4520465A (en) * 1983-05-05 1985-05-28 Motorola, Inc. Method and apparatus for selectively precharging column lines of a memory
US4954987A (en) * 1989-07-17 1990-09-04 Advanced Micro Devices, Inc. Interleaved sensing system for FIFO and burst-mode memories
US5377151A (en) * 1990-09-29 1994-12-27 Nec Corporation Semiconductor memory device having low-noise sense structure

Also Published As

Publication number Publication date
KR19990041028A (en) 1999-06-15

Similar Documents

Publication Publication Date Title
EP1081711B1 (en) Dynamic type memory
US6178135B1 (en) Multi-bank memory devices having bank selection switches therein that enable efficient sense amplifier utilization
KR100871083B1 (en) Layout structure for semiconductor memory device having IO SA
US6847576B2 (en) Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices
US6396766B1 (en) Semiconductor memory architecture for minimizing input/output data paths
KR100440103B1 (en) Semiconductor memory device having configuration suited for high integration
KR0164391B1 (en) Semiconductor memory device having circuit layout structure for high speed operation
US5966338A (en) Dram with new I/O data path configuration
KR880003326A (en) Multi-directional data accessor enabled semiconductor memory device
KR100489355B1 (en) Memory element for noise reduction
KR100548560B1 (en) Bit line precharge signal generator for a memory device
US6370079B1 (en) Integrated circuits having reduced timing skew among signals transmitted therein using opposingly arranged selection circuits
KR100486221B1 (en) Memory device having multi-banks sharing i/o lines
KR940004819A (en) Semiconductor integrated circuit device
US8451676B2 (en) Semiconductor device with signal lines and shield lines
JPH08255479A (en) Semiconductor storage device
KR20000045415A (en) Structure of arranging output signal from low decoding array
US6278647B1 (en) Semiconductor memory device having multi-bank and global data bus
US6477074B2 (en) Semiconductor memory integrated circuit having high-speed data read and write operations
KR100195671B1 (en) Semiconductor memory device
JPH0786425A (en) Dynamic type ram
JPH10149684A (en) Method and device for coupling bit-line sense amplifier of semiconductor element with data bus line
US5359567A (en) Semiconductor memory device
KR100262003B1 (en) Semiconductor memory
JP2973895B2 (en) Semiconductor storage device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee