KR100488478B1

KR100488478B1 - 다중 입력/출력 버퍼형 교환기

Info

Publication number: KR100488478B1
Application number: KR10-2002-0066889A
Authority: KR
Inventors: 이형일; 서승우
Original assignee: 서승우; 이형일
Priority date: 2002-10-31
Filing date: 2002-10-31
Publication date: 2005-05-11
Also published as: US20040085979A1; US7397808B2; KR20040038028A

Abstract

본 발명은 다중 입력/출력 버퍼를 가지는 교환기에 관한 것으로서, 특히 다중 입출력 선을 가지는 다중 크로스바 교환망을 기본으로 하여 이를 구동하는 중재기(scheduler)를 구현하는 방식과 출력 버퍼에서의 패킷간의 순위 오류를 바로잡기 위한 버퍼 관리 방식을 제안한다. 구체적으로, 본 발명에 의한 다중 입력/출력 버퍼를 가지는 교환기는, 크기가 N인 다중 입력/출력 버퍼형 교환기에 있어서, k개의 입력선과 m개의 출력선을 가지는 (k,m)-다중 크로스바 교환망을 중심으로, 각각의 입력마다 N개의 버퍼(입력 버퍼)를 각각의 출력마다 M개의 버퍼(출력 버퍼)를 구비하며, 상기 각 입력버퍼들로부터 단지 하나의 패킷을 k개의 입력선 중 어느 하나로 이동시키기 위한 N×k 중간연결망; 및 출력단에 도착한 패킷을 m개의 출력선으로부터 M개의 출력 버퍼들 중의 어느 하나로 이동시키기 위한 m×M 중간연결망을 구비하는 것임을 특징으로 한다. 본 발명에 의한 다중 입력/출력 버펴형 교환기는, "속도 높임"이 필요하지 아니한 병렬형 교환기로서, 특히 출력 버퍼형 교환기의 성능과 동일한 성능을 얻으면서도, 구현이 용이한 중재기 및 버퍼 관리 방식을 제공한다.

Description

다중 입력/출력 버퍼형 교환기{Multiple Input/Output-Queued Switch}

본 발명은 다중 입력 버퍼들 및 다중 출력 버퍼들을 가지는 교환기에 관한 것으로서, 특히 다중 입력/출력선을 가지는 다중 크로스바 교환망을 기본으로 하여 이를 구동하는 중재기(scheduler)를 구현하는 방식과 출력 버퍼에서의 패킷간의 순위 오류를 바로잡기 위한 버퍼 관리 방식을 제안한다. 이하에서 본 발명에서와 같이, 다중 입력 버퍼들 및 다중 출력 버퍼들을 가지는 교환기를 "다중 입력/출력 버퍼형 교환기"라고 하기로 한다.

요즘의 인터넷 통신은 광통신용 초고속 교환기(또는 라우터, 이하에서 "교환기"라고 함)를 필요로 한다. 광통신은 2.6Gbps 내지 10Gbps인 전송 대역을 가지는 여러 개의 광 전송로(optical fiber)를 가지므로, 전송 능력이 매우 우수함에 비하여, 교환기의 성능은 이에 이르지 못하는 것이 현실이다. 게다가, 전송되는 패킷들에 대한 품질 보장이 더 요구된다.

한편, 고대역 교환기에 대한 요구에 부응하여, 도1에 도시된 바와 같은, 데이터가 전송되는 속도로 작동될 수 있는 입력 버퍼형 교환기가 개발되었지만, 이는 품질 보장의 면에서 출력 버퍼형 교환기에 비하여 성능이 떨어진다. 도2는 출력 버퍼형 교환기 속도 측면과 품질 보장 측면의 두가지 측면을 만족시키기 위하여, 입력/출력 버퍼형 교환기가 개발되었다. 도3은 입력/출력 버퍼형 교환기를 도시한 것이다. 입력/출력 버퍼형 교환기는 내부적인 교환망의 동작 속도를 높이는 방식(즉, "속도 높임" 방식)을 사용하는데, 이를 위하여는 입력단 및 출력단에서 패킷들을 버퍼링한다.

이러한 입력/출력 버퍼형 교환기에서는, 패킷들이 도착하는 속도의 몇 배의 속도로 동작할 때에 출력 버퍼형 교환기의 성능에 도달될 수 있는지가 문제가 되어왔다. 지금까지의 연구에 따르면 패킷들이 도착하는 속도의 2배의 속도로 동작하는 경우, 복잡한 중재 방식을 통하여 출력 버퍼형 교환기의 성능을 낼 수 있는 것으로 알려졌다.

그러나, 이와 같은 "속도 높임"은, 액세스 시간이 짧은 메모리들과 중재기를 필요로 하고, 현실적으로 2배의 속도 높임을 구현하는 것이 매우 어렵다. 따라서 이러한 문제를 극복하기 위하여 "속도 높임"이 필요하지 않은, 병렬형 교환기 구조가 새롭게 제안되었다. 병렬형 교환기 구조에서는 동일한 형태의 교환망을 병렬적으로 두고 입력단에 도착하는 패킷들을 각각의 교환망으로 분배하여 교환하고 다시 집속하여 하나의 출력단으로 내보낸다. 병렬형 교환기 구조에서 출력 버퍼형 교환기의 성능과 동일한 성과를 얻기 위해서는 복잡한 분배 및 집속 알고리즘을 이용하므로 실제적인 구현이 매우 어려운 단점이 있다.

본 발명에서는, 구현 가능한 방식을 바탕으로 출력 버퍼형 교환기의 성능을 통계적으로 따라가는 교환기의 구조를 제시하고자 한다. 이를 위하여 본 발명에서는 다중 입출력 선을 가지는 다중 크로스바 교환망을 기본으로 하여 이를 구동하는 중재기(scheduler)를 구현하는 방식과 출력 버퍼에서의 패킷간의 순위 오류를 바로잡기 위한 버퍼 관리 방식을 제안한다.

이하에서는 첨부된 도면을 참조하면서 본 발명에 의한 다중 입력/출력 버퍼를 가지는 교환기를 상세하게 설명한다.

도4는 본 발명에 의한 다중 입력/출력 버퍼형 교환기의 구조를 도시한 것이다. 크기가 N인 다중 입력/출력 버퍼형 교환기는 (k,m)-다중 크로스바 교환망을 중심으로 각각의 입력마다 N개의 버퍼를 각각의 출력마다 M개의 버퍼를 구비한다. 출력 버퍼의 패킷들을 출력단에 내보내는 방식에 따라서, M은 출력선의 개수(즉 m)이거나, 교환기의 크기(즉 N)이 된다. 구체적으로는, 출력 버퍼의 패킷들을 출력단에 내보내는 방식을 "선행입력/선행출력" 방식으로 하는 경우, M=m이 되고, "품질보장" 방식으로 하는 경우, M=N이 된다.

도4는 예를 들어서, (3.3)-다중 크로스바 교환망을 가지는 다중 입력/출력 버퍼형 교환기의 구조를 도시한 것이다.

본 발명에 의한 다중 입력/출력 버퍼형 교환기의 구조에 의하면, N개의 다중 입력 버퍼들(10)은 HOL(Head of Line) 충돌 현상을 방지하기 위하여 사용되고, (k,m)-다중 크로스바 교환망(20)은 k개의 입력선과 m개의 출력선을 제공한다. 따라서 하나의 입력에서 한번에 k개의 패킷이 출발할 수 있고, 하나의 출력으로 한번에 m개의 패킷이 도착할 수 있다. 이와 같은 본 발명에 의한 다중 입력/출력 버퍼형 교환기의 구조에서는 어느 교환망에서도 "속도 높임"이 전제되지 아니하므로, 각 입력 버퍼로부터 단지 하나의 패킷이 선택되어 N×k 중간연결망(11)을 통하여 k개의 입력선중 어느 하나로 이동한다.

또한, 출력에서의 "속도 높임"이 필요하지 않게 하기 위하여, 출력 버퍼를 다중화하여, 출력에 도착한 m개의 패킷들은 M개의 출력 버퍼들 중의 하나에 대해서 한번에 하나씩만 접근하도록 규정된다. 선행입력/선행출력(FIFO)의 규칙을 따르는 경우, 각 출력단에 m개의 버퍼들(30)이 필요하게 되고(M=m), 패킷들간의 순서상의 오류가 발생하지 않도록 하기 위하여, 특별한 버퍼 관리 방식이 필요하게 된다(이는 후술하기로 한다). 패킷들의 품질 보장을 위하여는, 각 입력에 대하여 적어도 N개의 물리적으로 분리된 출력 버퍼들(30)이 필요하다(M=N). 출력 버퍼들(30)의 앞 단은 m×M 중간연결망(31)이다.

본 발명에 의한 다중 입력/출력 교환기를 위한 중재기는, 패킷을 내보낼 입력 버퍼들과 패킷들이 들어올 출력 버퍼들을 결정하고 이에 맞도록 (k,m)-다중 크로스바 교환망(20)을 구성하는 역할을 한다. 처음에는 각각의 입력이 자신의 입력 버퍼에 관한 사항을 중재기에 보고하고, 이 정보를 바탕으로 중재 결정을 내리고 교환망을 제어한다.

본 발명에서, (k,m)-다중 크로스바 교환망을 가지는 다중 입력/출력 교환기를 구현하기 위하여는 두 가지의 문제가 해결되어야 한다. 첫째는 제한된 시간동안 다-대-다의 중재 결과를 낼 수 있는 중재 방식이 제시되어야 하고, 둘째는 출력 버퍼에서 패킷들간의 입출력 순서를 유지시키기 위한 버퍼 관리 방식이 제시되어야 한다.

먼저, (k,m)-다중 크로스바 교환망을 가지는 다중 입력/출력 교환기를 구현하기 위한 중재 방식을 설명한다.

다중 입력/출력 교환기를 위한 중재기를 설계하기 위하여, 본 발명에서는 새로운 반복적 매칭 알고리즘을 제안한다. 원래 반복적 매칭 알고리즘은 입력 버퍼형 교환기의 중재 문제를 해결하기 위하여 사용되어 오던 것으로서, 요구(request), 승인(grant) 그리고 최종승인(accept)의 세 단계를 거친다. 도5는 반복적 매칭 알고리즘의 하드웨어적인 구현을 설명한 것이다. 본 발명에서 제한하는 새로운 반복적 매칭 알고리즘은, 종래의 반복적 매칭 알고리즘과 비하여, 승인과 최종승인 과정에서 다중 입력/출력 버퍼형 교환기의 입력선과 출력선의 개수에 따라서 다수의 요구를 수용할 수 있다는 것이다. 아래에서 이와 같은 다중 선택이 가능하도록, 도5에 도시된 중재기를 구성하는 조정자(arbiters)를 설계하여 본다.

먼저 고려할 문제는, 들어온 요구들 중에서 다중 선택을 하는 기준을 정하는 일이다. 기본적으로 무작위 선택 방식과 라운드 로빈 방식 중, 구현이 상대적으로 복잡하지 않은 라운드 로빈 방식을 선택하고, 이러한 라운도 로빈 방식으로 다중 선택을 가능하게 하는 조정자를 설계하기 위하여 다중 토큰을 사용한다. 이하에서는 이를 "다중 토큰 조정자"라고 한다.

도6은 본 발명에서의 "다중 토큰 조정자"의 제1 설계 방식을 설명한 것이다. 이 방식은 다중 토큰을 표현하기 위하여 이진 표기 방식을 하드웨어적으로 구현한다. 도6에서 보이는 바와 같이, 예를 들어서, 2개의 토큰을 표현하기 위하여 2개의 제어 라인이 필요하다. 즉, k개의 다중 토큰을 표현하기 위해서는 log₂k만큼의 제어 라인이 필요하다. 즉, k가 커지면 제어 라인의 수가 많아져서 구현이 복잡해지는 문제점이 있을 수 있다.

도7은 본 발명에서의 "다중 토큰 조정자"의 제2 설계 방식을 설명한 것이다. 도7에 도시된 방식은 도6에 도시된 제1 설계 방식에서 제어 라인이 많아짐으로 인하여 야기될 수 있는 문제점을 해결하기 위하여 시간적으로 분할된 토큰을 사용한다. 도7에서 보이는 바와 같이, 다중 토큰이 한꺼번에 라운드 로빈 방식으로 순환하는 것이 아니라, 제1 토큰이 먼저 진행하고, 그 다음 클럭에 다음 토큰이 진행하는 방식이다. 이 방식은 추가적인 하드웨어는 요구되지 아니하지만 종래의 입력 버퍼형 교환기를 위한 조정자와 비교하여 볼 때에 시간이 더 드는 단점이 있다. 즉, 기존의 방식이 N 클럭을 요구하는 것과 비교하여, 이 방식은 N+k 만큼의 클럭을 요구한다.

도8은 본 발명에서의 "다중 토큰 조정자"의 제3 설계 방식을 설명한 것이다. 도8에 도시된 방식은 도6 및 도7에 도시된 방식들의 단점들을 극복한 것으로서, 입력 버퍼형 교환기를 위한 조정자와 비교하여 하드웨어적인 구현이 복잡하여 지거나 또는 추가적인 시간이 더 필요하지 아니한 것이다. 이 방식에서는 공간적으로 분할된 토큰을 사용한다. 도8에서 보이는 바와 같이, 처음 클럭부터 다중 토큰이 공간적으로 분할된 채 동작이 시작하고 클럭이 진행됨에 따라서 각각 독립적으로 라운드 로빈을 진행한다. 각각의 토큰이 최대 N클럭을 요구하면서 독립적으로 동작하므로 추가적인 시간이 필요하지 않다. 이하에서는, 본 발명에 의한 제3 설계 방식의 "다중 토큰 조정자"를 "공간 분할 다중 토큰형 조정자"라고 하기로 한다.

"공간 분할 다중 토큰형 조정자"에서 토큰들의 처음 위치를 결정하는데 있어서, 기본적인 방식은 바로 전의 중재 과정에서 승인 혹은 최종 승인을 받은 곳에서 다음 토큰의 진행을 시작하는 것이다. 이는 각 입력단과 출력단의 형평성을 고려한 것으로서, 종래의 입력 버퍼형 교환기의 조정자에서의 방식을 본 발명에서의 "공간 분할 다중 토큰형 조정자"를 위하여 확장한 것으로서 본 발명에서는 각각의 토큰이 각각 독립적으로 라운드 로빈을 진행한다.

아래에서는, 선행입력/선행출력(FIFO)의 규칙을 따르는 경우,출력 버퍼에서 패킷들간의 입출력 순서를 유지시키기 위한 버퍼 관리 방식을 설명한다.

본 발명에서와 같은 다중 입력/출력 버퍼형 교환기는, 다중의 입력/출력선을 통하여 다중의 출력 버퍼에 패킷을 전달하게 되므로 출력 버퍼에서 패킷간의 순서가 뒤바뀌는 경우가 생길 수 있다. 도9는 이러한 예를 설명한 것이다. 따라서, 본 발명에서는 출력 버퍼에서 정해진 패킷 사이의 순서를 유지하도록 하기 위하여, 가상적인 선행입력/선행출력 버퍼 관리 방식을 제안한다. 도10에 도시된 바와 같이, 이 방식에서는 출력 라인을 통하여 패킷들이 도착할 때 이들을 라운드 로빈 방식에 의하여 차례로 출력 버퍼에 저장하고 출력 버퍼에서 외부 출력으로 패킷들을 전송할 때에는 이 순서를 그대로 유지하는 방식을 사용한다. 이 방식에서는 출력 버퍼에 도착한 순서대로 전송되고 또한 입력단에서 하나의 입력 버퍼에서 동시에 두 개의 패킷이 전송될 수 없고 순서의 유지가 요구되는 하나의 스트림을 형성하는 패킷들은 하나의 입력 버퍼를 통해서만 들어오게 되므로, 이 방식에 따르면 패킷들 사이의 전송 순서가 항상 유지된다.

본 발명에 의한 다중 입력/출력 버퍼형 교환기는 종래의 방식으로는 구현이 어려운 비대칭형 교환기를 용이하게 구현할 수 있는 부가적인 장점이 있다. 비대칭형 교환기란, 입력과 출력의 각각의 대역폭이 비대칭적으로 구현될 수 있는 교환기를 말한다. 즉, 각각의 포트별로 다른 입력선(혹은 출력선)을 가질 수 있는 교환기를 말한다. 도11은 본 발명에 의한 다중 입력/출력 버퍼형 교환기에서 비대칭형 교환기를 도시한 것이다. 도11에서는 입력포트를 위에서부터 보면, 4개, 1개, 3개, 2개의 입력선을 가지고, 출력포트를 왼쪽으로부터 보면, 2개, 3개, 2개, 3개의 출력선을 가지는 것을 알 수 있다. 도11에서 보이는 바와 같이, 대역폭은 입력/출력선의 개수에 의하여 비대칭적으로 구현된다.

도11에 도시된 바와 같은 비대칭형 교환기에는 이에 대한 중재기가 필요하다. 이는 위에서 설명된 중재기를 간단하게 변형하여 용이하게 구현할 수 있다. 도12는 도11에 도시된 비대칭형 다중 입력/출력 버퍼형 교환기를 위한 중재기를 도시한 것이다. 도12에서 보이는 바와 같이, 각각의 입력선(또는 출력선)에 해당되는 조장자의 다중 토큰의 개수를 해당되는 입력선(또는 출력선)의 개수와 동일하게 두면 된다. 즉, 승인 조정자(grant arbiter)는 해당되는 출력선의 개수와 같도록 최종 승인 조정자(accept arbiter)는 해당되는 입력선의 개수와 갖도록 두면 된다. 예를 들면, 도11에서 입력 1의 입력선의 개수가 4이므로 도12에서 첫번째 최종 승인 조정자의 토큰 개수는 입력선의 개수와 동일하게 4개로 결정된다. 또한 도11의 출력 2의 출력선의 개수가 3이므로, 도12에서 두번째 최종 승인 조정자의 토큰 개수는 출력선의 개수와 동일하게 3개로 결정된다. 이것은 중재기 내에 각각의 조정자의 동작이 독립적인 것에서 기인한다.

이와 같은 비대칭형 교환기는 각각의 입력/출력선의 동작 속도가 상이할 때에 유용하다. 예를 들어서, 1번 입력에는 10Mbps의 속력을, 2번 입력에는 40Mbps의 속력을 요구하는 것이 그 예이다. 또한, 대역폭을 입력/출력선의 개수로 조정할 수 있다는 점에 착안하여 다중 입력/출력 버퍼형 교환기를 입력 속도보다 낮은 속도로 동작하도록 설계할 수도 있다. 예를 들어서, 1의 속도로 들어오는 외부 입력선을 처리하기 위하여, 0.5의 속도로 동작하는 2개의 입력선을 가진 다중 입력/출력 버퍼형 교환기를 구현할 수도 있는 것이다. 이러한 특징은 특히 광전송의 도입으로 전송 속도가 증가하는 현실에서 매우 유용한 것이다.

도4에 도시된 바와 같이, 본 발명에 의한 다중 입력/출력 버퍼형 교환기는 입력/출력선의 개수에 따라서 크로스바 교환망을 전제로 하여 구현된다. 그러나 대용량의 크로스바 교환망을 실제로 구현하는 것은 결코 용이한 일이 아니다. 따라서, 이하에서는, 본 발명에 의한 다중 입력/출력 버퍼형 교환기를 구현함에 있어서, 작은 용량의 크로스바 교환망을 복수개 사용하여 크로스바 교환망을 구현하는 방식을 소개하고자 한다.

도13은 작은 크로스바 교환망을 선형적으로 연결하여 대용량의 크로스바 교환망을 구현하는 방법을 도시한 것이고, 도14는 크로스바 분할 방식을 사용하여 다중 입력/출력 버퍼형 교환기를 구현한 것을 보여준다. 크로스바 분할 방식은 서로 충돌이 일어날 가능성이 있는 입력과 출력의 수를 줄일 수 있으므로 교환기의 성능 향상에 도움이 된다.

아래에서는, 본 발명에 의한 다중 입력/출력 버퍼형 교환기의 N개의 입력버퍼들을 상용 메모리들을 중복적으로 사용하여 구현하는 것을 설명한다.

도4에 도시된 바와 같이, 본 발명은 HOL(Head of Line) 충돌 현상을 방지하기 위해서 각각의 입력단에 N개의 입력 버퍼들을 사용한다. 이는 종래의 입력 버퍼형 교환기의 경우와 동일하다. 그러나, 종래의 입력 버퍼형 교환기에서는 N개의 입력 버퍼들 중에서 한 번에 하나의 버퍼에서만 출력이 허용되던 것과는 달리, 본 발명에서는 한 번에 여러 개의 버퍼들에서 동시에 패킷들이 출력될 수 있을 것을 요구한다. 따라서 본 발명에서 N개의 입력 버퍼들은 각각의 버퍼가 독립적인 인터페이스를 가지는 각각 분리된 형태로 구현되어야 한다. 이러한 특징은 종래의 입력 버퍼형 교환기에서 N개의 입력 버퍼들이 하나의 상용 메모리 안에 논리적으로 구현되던 것과는 달리 별도로 설계된 반도체 회로 안에 독립된 버퍼들과 인터페이스를 따로 구현할 것을 요구한다.

본 발명에서는 이러한 어려움을 해결하기 위하여, 상용 메모리들을 중복적으로 사용하여 N개의 입력 버퍼들을 구현하는 방식을 제안한다. 도15는 본 발명에 의한 다중 입력/출력 버퍼형 교환기의 N개의 입력버퍼들을 상용 메모리들을 중복적으로 사용하여 구현한 것을 도시한 것이다. 도15에서 보이는 바와 같이, 중복 메모리 방식의 입력 버퍼는 입력선의 갯수(즉 k)만큼의 메모리들과 방송자(broadcaster)로 구성된다. 중복 메모리 방식에 사용된 하나의 메모리는 종래의 입력 버퍼형 교환기에서와 같이 N개의 버퍼를 그 내부에 논리적으로 구현한다. 즉, N개의 버퍼를 위해서 메모리 공간을 논리적으로 할당하고 각 버퍼의 처음과 끝에 해당되는 메모리 주소들을 따로 기억한다. 하나의 논리적 버퍼가 출력을 내보낼 것이 결정되면 이 버퍼의 끝을 가리키는 메모리주소(이하에서는 "포인터"라 함)에 기록된 패킷을 읽어 내고 포인터 값을 그 다음 패킷에 해당되는 주소 값으로 바꾼다.

중복적 메모리 방식에서 k개의 메모리들은 동일한 기억 내용(패킷들)을 동일한 논리적 할당(N개의 버퍼에 대한 처음과 끝의 주소 값들)에 기반하여 동일한 위치(각각의 패킷이 기록된 주소)에 가진다. 즉, k개의 메모리들은 똑같은 내용을 중복적으로 기억한다. 패킷의 입력시에는 방송자를 이용하여 동일한 패킷을 각각의 메모리로 동시에 보내서 동일한 위치에 패킷을 저장하고, 출력시에는 각각의 메모리들에서 서로 다른 버퍼들을 선택하여 이에 해당되는 패킷들을 내보낸다. 단 출력 후에 모든 메모리들은 출력된 패킷들이 하나의 메모리에서 나간 것과 같이 포인터 값을 바꾼다. 예를 들어서, 3개의 메모리들로 구성된 중복적 메모리 방식으로 구현된 N개의 입력 버퍼들을 고려하여 본다. 중복적 메모리 방식에 따라서 3개의 메모리는 동일한 내용의 N개의 논리적 입력 버퍼들을 저장하고 있다. 이때 제1메모리에서 3번 버퍼에 해당하는 패킷을 출력하고, 제2메모리에서 7번 버퍼에 해당하는 패킷을 출력하고, 제3메모리에서 10번 버퍼에 해당하는 패킷을 출력하면, 제1메모리, 제2메모리 및 제3메모리 모두 3번, 7번 및 10번 버퍼에 해당하는 포인터 값을 다음 패킷을 가리키는 주소 값으로 바꾼다. 따라서, 모든 메모리의 각각의 버퍼에 대한 포인터 값들이 동일하게 유지된다.

입력 버퍼를 중복적 메모리 방식으로 구현하는 것은, k배의 메모리 공간을 중복적으로 사용하는 대신에 각각의 메모리 인터페이스를 서로 다른 패킷들의 출력을 위해서 할당할 수 있다. 따라서 도15에서 보이는 바와 같이, 각각의 메모리 인터페이스는 입력선들과 1 대 1로 연결되어 있다. 중복적 메모리 방식의 장점은 N개의 입력 버퍼를 구현함에 있어서 별도의 반도체를 설계할 필요 없이 상용 메모리 소자를 사용할 수 있는 데에 있다.

본 발명에 의한 다중 입력/출력 버펴형 교환기는, "속도 높임"이 필요하지 아니한 병렬형 교환기로서, 특히 출력 버퍼형 교환기의 성능과 동일한 성능을 얻으면서도, 구현이 용이한 중재기 및 버퍼 관리 방식을 제공한다.

도1은 종래의 입력 버퍼형 교환기의 구조도,

도2는 종래의 출력 버퍼형 교환기의 구조도,

도3은 종래의 입력/출력 버퍼형 교환기의 구조도,

도4는 본 발명에 의한 다중 입력/출력 버퍼형 교환기의 구조도,

도5는 일반적인 반복적 매칭 알고리즘의 하드웨어적인 구현을 설명한 것,

도6은 본 발명에서의 "다중 토큰 조정자"의 제1 설계 방식을 설명한 것,

도7은 본 발명에서의 "다중 토큰 조정자"의 제2 설계 방식을 설명한 것,

도8은 본 발명에서의 "다중 토큰 조정자"의 제3 설계 방식을 설명한 것,

도9는 출력 버퍼에서 패킷간의 순서가 뒤바뀌는 경우를 예를 들어서 설명한 것,

도10은 본 발명에서의 가상적인 선행입력/선행출력 버퍼 관리 방식을 설명하는 것,

도11은 본 발명에 의한 다중 입력/출력 버퍼형 교환기에서 비대칭형 교환기를 도시한 것,

도12는 도11에 도시된 비대칭형 다중 입력/출력 버퍼형 교환기를 위한 중재기를 도시한 것,

도13은 본 발명에 의한 다중 입력/출력 버퍼형 교환기를 구현함에 있어서, 작은 크로스바 교환망을 선형적으로 연결하여 대용량의 크로스바 교환망을 구현하는 방식을 도시한 것,

도14는 본 발명에 의한 다중 입력/출력 버퍼형 교환기를 구현함에 있어서, 크로스바 분할 방식을 사용하여 것을 도시한 것이다.

도15는 본 발명에 의한 다중 입력/출력 버퍼형 교환기의 N개의 입력버퍼들을 상용 메모리들을 중복적으로 사용하여 구현한 것을 도시한 것이다.

Claims

크기가 N인 다중 입력/출력 버퍼형 교환기에 있어서,

k개의 입력선과 m개의 출력선을 가지는 (k,m)-다중 크로스바 교환망을 중심으로, 각각의 입력마다 N개의 버퍼(입력 버퍼)를 구비하고, 각각의 출력마다 M개의 버퍼(출력 버퍼)를 구비하며,

상기 각 입력버퍼들로부터 단지 하나의 패킷을 k개의 입력선 중 어느 하나로 이동시키기 위한 N×k 중간연결망; 및 출력단에 도착한 패킷을 m개의 출력선으로부터 M개(M=m 이거나 M=N임)의 출력 버퍼들 중의 어느 하나로 이동시키기 위한 m×M 중간연결망을 구비하고,

다-대-다의 중재를 위하여 라운드 로빈 방식으로 작동하는 "다중 토큰 조정자"가 구비된 중재기를 더 포함하되,

상기 "다중 토큰 조정자"는, 이진 표기 방식을 하드웨어적으로 구현한 것이거나; 토큰의 이동을 시간적으로 분할시킨 것이거나; 토큰의 위치를 공간적으로 분할시킨 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.
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제1항에 있어서,

상기 출력 버퍼들은,

선행입력/선행출력의 규칙을 따르는 경우, 상기 출력 버퍼에서의 패킷들간의 입출력을 유지하기 위하여, 출력 라인을 통하여 패킷들이 도착할 때에 이들을 라운드 로빈 방식에 의하여 출력 버퍼에 저장하고, 출력 버퍼로부터 외부 출력으로 패킷들을 전송하도록 관리되는 것임을 특징으로 다중 입력/출력 버퍼형 교환기.
제1항에 있어서,

입력포트 또는 출력포트 별로 서로 다른 갯수의 입력선(입력포트의 경우) 또는 출력선(출력포트의 경우)을 가지는 비대칭형 교환기인 경우, 각각의 입력/출력선에 해당되는 조정자의 다중 토큰의 개수는 해당하는 입력/출력선의 개수와 같도록 배치되는 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.
제7항에 있어서,

상기 비대칭형 교환기는, 대역폭을 입력/출력선의 개수로 조정하는 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.
제1항에 있어서,

상기 (k.m)-다중 크로스바 교환망은, (k,m)-다중 크로스바 교환망보다 작은 크로스바 교환망을 선형적으로 연결하여 구현된 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.
제1항에 있어서,

상기 (k.m)-다중 크로스바 교환망은, 크로스바 분할 방식으로 구현된 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.
제1항에 있어서,

외부의 입력 속도보다 낮은 속도로 동작하는 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.
제1항에 있어서,

상기 N개이 입력 버퍼는, 중복적 메모리 방식으로 구현된 것임을 특징으로 하는 다중 입력/출력 버퍼형 교환기.