KR100485391B1 - Method for forming metal wiring in semiconductor manufacturing process - Google Patents

Method for forming metal wiring in semiconductor manufacturing process Download PDF

Info

Publication number
KR100485391B1
KR100485391B1 KR10-2003-0010265A KR20030010265A KR100485391B1 KR 100485391 B1 KR100485391 B1 KR 100485391B1 KR 20030010265 A KR20030010265 A KR 20030010265A KR 100485391 B1 KR100485391 B1 KR 100485391B1
Authority
KR
South Korea
Prior art keywords
trench
interlayer insulating
pattern
etch stop
forming
Prior art date
Application number
KR10-2003-0010265A
Other languages
Korean (ko)
Other versions
KR20040074798A (en
Inventor
박병률
하상록
정주혁
손홍성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0010265A priority Critical patent/KR100485391B1/en
Publication of KR20040074798A publication Critical patent/KR20040074798A/en
Application granted granted Critical
Publication of KR100485391B1 publication Critical patent/KR100485391B1/en

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23P—METAL-WORKING NOT OTHERWISE PROVIDED FOR; COMBINED OPERATIONS; UNIVERSAL MACHINE TOOLS
    • B23P19/00—Machines for simply fitting together or separating metal parts or objects, or metal and non-metal parts, whether or not involving some deformation; Tools or devices therefor so far as not provided for in other classes
    • B23P19/04—Machines for simply fitting together or separating metal parts or objects, or metal and non-metal parts, whether or not involving some deformation; Tools or devices therefor so far as not provided for in other classes for assembling or disassembling parts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23P—METAL-WORKING NOT OTHERWISE PROVIDED FOR; COMBINED OPERATIONS; UNIVERSAL MACHINE TOOLS
    • B23P19/00—Machines for simply fitting together or separating metal parts or objects, or metal and non-metal parts, whether or not involving some deformation; Tools or devices therefor so far as not provided for in other classes
    • B23P19/001—Article feeders for assembling machines
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23P—METAL-WORKING NOT OTHERWISE PROVIDED FOR; COMBINED OPERATIONS; UNIVERSAL MACHINE TOOLS
    • B23P15/00—Making specific metal objects by operations not covered by a single other subclass or a group in this subclass
    • B23P15/26—Making specific metal objects by operations not covered by a single other subclass or a group in this subclass heat exchangers or the like

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치의 금속배선 형성 방법이 기재되어 있다. 기판에 형성되어 있는 도전성 패턴을 노출키는 제1트랜치가 형성된 제1층간절연막 패턴을 형성한다. 제2식각저지막을 형성한 후 이를 에치백함으로서 제2식각저지막 스페이서를 형성한다. 상기 결과물 상에 제2층간절연막을 형성한 후 제2층간절연막 상에 상기 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하기 위한 마스크 패턴를 식각마스크로 적용하여 상기 마스크 패턴에 의해 노출된 제2층간절연막을 식각함으로서 제2트랜치를 형성한다. 그리고, 상기 마스크 패턴을 제거한 후 도전성 패턴과 전기적으로 연결되는 듀얼 다마신 구조의 금속배선을 형성하기 위해 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제2트랜치 내부에 금속물질을 매몰시키는 공정을 수행하는데 있다.A metal wiring formation method of a semiconductor device is described. A first interlayer dielectric layer pattern having a first trench is formed to expose the conductive pattern formed on the substrate. After forming the second etch stop layer, the second etch stop layer spacer is formed by etching the second etch stop layer. After forming a second interlayer dielectric layer on the resultant, a mask pattern for forming a second trench for exposing the first trench and a portion of the first interlayer dielectric layer pattern on the second interlayer dielectric layer is applied as an etching mask. The second trench is formed by etching the exposed second interlayer insulating film. After removing the mask pattern, the metal material is buried in the first trench and the second trench including the second etch stop layer spacer to form a metal wiring having a dual damascene structure electrically connected to the conductive pattern. In carrying out the process.

Description

반도체 장치의 금속배선 형성 방법{Method for forming metal wiring in semiconductor manufacturing process} Method for forming metal wiring in semiconductor manufacturing process

본 발명은 반도체 장치에서의 금속배선 형성 방법에 관한 것으로서, 보다 상세하게는 반도체 장치의 제조 공정에서 도전성 패턴과 도전성 물질이 전기적으로 연결되는 반도체 장치의 금속배선 형성 방법에 관한 것이다.The present invention relates to a method for forming metal wiring in a semiconductor device, and more particularly, to a method for forming metal wiring in a semiconductor device in which a conductive pattern and a conductive material are electrically connected in a semiconductor device manufacturing process.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 상기 제조 기술들 중에서 전기적 배선을 형성하는 기술에 대한 요구도 엄격해지고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. Among the manufacturing techniques, the demand for a technique for forming an electrical wiring is also becoming more stringent.

종래의 반도체 장치에서의 전기적 배선은 낮은 콘택 저항과 공정 진행의 용이성으로 인해 알루미늄을 사용하는 배선 구조가 주로 사용되었다. 그러나 반도체 장치가 고집적화 되면서, 상기 알루미늄 배선 구조는 접합 스파이크 불량, 일랙트로 마이그레이션(electro migration)문제등으로 인해 사용에 한계에 봉착하였으며 또한 상기 반도체 장치의 응답 속도 향상을 위해 상기 알루미늄 보다 더 낮은 저항을 갖는 물질이 요구되고 있다.In the conventional semiconductor device, the wiring structure using aluminum is mainly used due to the low contact resistance and the ease of processing. However, as semiconductor devices have been highly integrated, the aluminum wiring structure has been limited in use due to poor bonding spikes, electromigration problems, and the like, and has lower resistance than aluminum to improve the response speed of the semiconductor device. There is a demand for a material to have.

이에 따라 최근에는 저저항을 가지면서도 일랙트로 마이그레이션 특성이 우수한 구리 배선의 사용과 함께 저유전 절연막에 의한 전기적 배선 형성이 상용화되고 있다. 그러나 구리는 실리콘 또는 대부분의 금속층에서 빠르게 확산되므로, 종래의 사진 식각 공정을 적용할 수 없기 때문에 일반적으로 다마신(Damascene)공정에 의해 전기적 배선을 형성한다. 상기 다마신 공정을 사용하여 전기적 배선을 형성할 시에는 도전 물질과 콘택을 동시에 형성할 수 있는 듀얼 다마신(dual damascene)공정을 적용하는 것이 용이하다.Accordingly, in recent years, the use of copper wiring having low resistance and excellent electromigration characteristics has been commercialized, and the formation of electrical wiring using a low dielectric insulating film has been commercialized. However, since copper diffuses rapidly in silicon or most metal layers, conventional photolithography processes cannot be applied, and thus electrical wiring is generally formed by a damascene process. When the electrical wiring is formed using the damascene process, it is easy to apply a dual damascene process to simultaneously form a conductive material and a contact.

상기 듀얼 다마신 구조는 하부의 도전체와 연결시키기 위한 콘택이 형성될 부위인 비아홀(Via hole)과 도전 라인이 형성될 부위인 트랜치(tranch)가 형성된 구조로서, 다음 중 어느 하나의 식각 방법에 의해 이루어진다. 상기 듀얼 다마신 구조를 형성하기 위한 식각 방법은 첫째, 비아를 먼저 형성한 이 후에 트랜치를 형성하는 방법(비아 퍼스트, Via first), 둘째, 트랜치를 먼저 형성한 이 후에 비아를 형성하는 방법(트랜치 퍼스트, Tranch first), 셋째, 비아와 트랜치를 한번에 형성하는 방법(버리드 트랜치, burid tranch)을 들 수 있다. The dual damascene structure is a structure in which a via hole, which is a site for forming a contact for connecting to a lower conductor, and a trench, in which a conductive line is to be formed, are formed. Is made by The etching method for forming the dual damascene structure may include first forming a via first and then forming a trench (via first), and second forming a trench first and then forming a via (trench). First, tranches first, third, vias and burrs at once (burid tranch).

상기 열거된 방법 중에서 상기 비아홀을 먼저 형성시키는(비아 퍼스트) 방법에 의한 듀얼 다마신 구조는 공정이 단순하면서, 트랜치와 비아홀의 미스 얼라인 한계를 가장 잘 극복할 수 있는 방법으로서 흔히 사용되고 있다. Among the above listed methods, the dual damascene structure by the method of first forming the via hole (via first) is a simple method and is commonly used as a method that can best overcome the misalignment limitations of the trench and the via hole.

도 1a 내지 도 1f는 종래의 듀얼 다마신 공정이 적용되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.1A to 1F are cross-sectional views illustrating a method of forming a metal wiring to which a conventional dual damascene process is applied.

도 1a 내지 도 1b를 참조하면, 금속 도전체(12)가 형성되어 있는 반도체 기판(10)에 상에 층간절연막(20)을 형성한 후 층간절연막(20) 상에 이후 금속 도전체(12)의 상면을 노출시키는 제1콘택홀을 형성하기 위해 제1포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제1포토레지스트 패턴을 식각마스크로 적용하여 상기 층간절연막(20)을 제1식각함으로서 상기 층간절연막(20)의 약 1/2의 깊이를 갖는 트랜치(22)를 포함하는 제1층간절연막 패턴(20a)을 형성한다.1A to 1B, an interlayer insulating film 20 is formed on a semiconductor substrate 10 on which a metal conductor 12 is formed, and then a metal conductor 12 is subsequently formed on an interlayer insulating film 20. A first photoresist pattern (not shown) is formed to form a first contact hole exposing the top surface of the substrate. The first interlayer dielectric layer pattern including a trench 22 having a depth of about 1/2 of the interlayer dielectric layer 20 by first etching the interlayer dielectric layer 20 by applying the first photoresist pattern as an etching mask. 20a is formed.

도 1c 내지 도 1d를 참조하면, 상기 제1층간절연막 패턴(20a)에 상기 제1트랜치(22)를 포함하는 제2트랜치(26)를 형성하기 위해 상기 제1층간절연막 패턴(20a) 상에 제2포토레지스트 패턴(24)을 형성한다. 이어서, 상기 제2포토레지스트 패턴(24)을 식각마스크로 적용하여 상기 제2포토레지스트 패턴(24)에 의해 노출된 제1층간절연막 패턴(20a)을 식각함으로서 상기 금속 도전체 상면을 노출시키는 제1콘택홀(28)과 제2트랜치(26)를 포함하는 제2층간절연막 패턴(20b)을 형성한다. 그리고, 상기 제2포토레지스트 패턴(24)을 제거한다.1C to 1D, on the first interlayer insulating film pattern 20a to form a second trench 26 including the first trench 22 in the first interlayer insulating film pattern 20a. The second photoresist pattern 24 is formed. Subsequently, by applying the second photoresist pattern 24 as an etching mask, the first interlayer dielectric layer pattern 20a exposed by the second photoresist pattern 24 is etched to expose the upper surface of the metal conductor. The second interlayer insulating film pattern 20b including the first contact hole 28 and the second trench 26 is formed. Then, the second photoresist pattern 24 is removed.

도 1e 내지 도 1f를 참조하면, 상기 제1콘택홀(28), 제2트랜치(26) 및 제2층간절연막 패턴(20b) 상에 균일한 두께를 갖는 확산 방지막(30)을 형성한다. 이어서, 상기 확산 방지막(30)이 형성된 제1콘택홀(28)과 제2트랜치(26) 및 제2층간절연막 패턴(20b) 상에 전기적 도금 공정을 이용하여 상기 제1콘택홀(28) 및 제2트랜치(26)을 채우도록 충분한 두께를 갖는 구리층(32)을 형성한다. 그리고, 상기 제2층간절연막 패턴(20b)의 상면이 노출되도록 화학적 기계연마 공정을 수행함으로서 상기 제1콘택홀(28) 및 제2트랜치(26) 내에만 존재하는 구리 배선(32a)이 형성된다.1E to 1F, a diffusion barrier layer 30 having a uniform thickness is formed on the first contact hole 28, the second trench 26, and the second interlayer insulating layer pattern 20b. Subsequently, the first contact hole 28 and the first contact hole 28, the second trench 26, and the second interlayer insulating layer pattern 20b on which the diffusion barrier layer 30 is formed are formed using an electroplating process. A copper layer 32 having a thickness sufficient to fill the second trench 26 is formed. Further, by performing a chemical mechanical polishing process so that the top surface of the second interlayer insulating film pattern 20b is exposed, a copper wiring 32a existing only in the first contact hole 28 and the second trench 26 is formed. .

그러나, 상기 방법은 제1트랜치(22)들이 연속적으로 형성되어 있는 제1층간절연막 패턴(20a) 상에 포토레지스트막을 도포한 후 상기 도 1c에 도시된 바와 같은 포토레지스트 패턴(24)을 형성하기 위한 공정을 수행할 때 문제가 발생된다.However, the method applies a photoresist film on the first interlayer insulating film pattern 20a on which the first trenches 22 are successively formed, and then forms the photoresist pattern 24 as shown in FIG. 1C. Problems arise when carrying out the process.

이는 상기 제1트랜치들이 연속적으로 형성되어 있는 제1층간절연막 패턴 상에 포토레지스트막을 도포할 때 상기 제1트랜치에 포토레지스트가 채워지는 만큼 상기 층간절연막 패턴 상에 도포되는 포토레지트막은 상대적으로 얇아지게 된다.This is because when the photoresist film is applied on the first interlayer insulating film pattern in which the first trenches are continuously formed, the photoresist film applied on the interlayer insulating film pattern is relatively thin as much as the photoresist is filled in the first trench. You lose.

그리고, 이런 부분들이 서로 인접하게 되면 그 사이에 형성되는 포토레지스트막도 더불어 얇아지게 되기 때문에 포토레지스트 패턴을 형성하기 위한 사진/현상 공정시 Over-Dose Energy에 의해 최종적으로 형성되는 포토레지스트 패턴은 얇게 형성될 뿐만 아니라 심한 경우에는 포토레지스트 패턴의 리프팅 되는 문제점이 발생한다. 또한, 도 1d에 도시된 바와 같이 제2트랜치를 형성하기 위한 식각공정시 제1콘택홀이 넓게 형성되는 문제점도 발생하기 때문에 공정 마진이 우수한 금속배선을 형성할 수 없다.When these portions are adjacent to each other, the photoresist film formed therebetween becomes thinner, so that the photoresist pattern finally formed by the over-dose energy during the photo / development process for forming the photoresist pattern becomes thinner. In addition to the formation, in severe cases, the problem of lifting the photoresist pattern occurs. In addition, as shown in FIG. 1D, a problem occurs in that the first contact hole is widely formed during the etching process for forming the second trench, so that a metal wiring having excellent process margin cannot be formed.

상술한 문제점을 해결하기 위한 본 발명의 목적은 금속배선을 형성하기 위한 공정에 적용되는 포토레지스트 패턴이 얇아지거나 리프팅되는 현상을 방지하고, 층간절연막의 유전율의 크기를 감소시키는 반도체 장치의 금속배선 형성 방법을 제공하는데 있다.DISCLOSURE OF THE INVENTION An object of the present invention for solving the above problems is to form a metal wiring of a semiconductor device which prevents the photoresist pattern applied to the process for forming the metal wiring from being thinned or lifted and reduces the size of the dielectric constant of the interlayer insulating film. To provide a method.

상기한 목적을 달성하기 위한 본 발명의 금속배선 형성 방법은,Metal wiring forming method of the present invention for achieving the above object,

기판에 형성되어 있는 도전성 패턴을 노출키는 제1트랜치가 형성된 제1층간절연막 패턴을 형성한다. 상기 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2식각저지막을 연속적으로 형성한 후 상기 제2식각저지막을 에치백함으로서 상기 제1트랜치 내 측벽에만 존재하는 제2식각저지막 스페이서를 형성한다. 상기 결과물 상에 제2층간절연막을 형성한 후 제2층간절연막 상에 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하기 위한 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 적용하여 상기 마스크 패턴에 의해 노출된 제2층간절연막을 식각함으로서 상기 도전성 패턴을 노출시키는 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성한다. 그리고, 상기 마스크 패턴을 제거한 후 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제2트랜치 내부에 금속물질을 매몰시키는 공정을 수행하는데 있다.A first interlayer dielectric layer pattern having a first trench is formed to expose the conductive pattern formed on the substrate. A second etch stop layer having a uniform thickness is continuously formed on the first interlayer insulating layer pattern, and the second etch stop layer is etched back to form a second etch stop layer spacer that exists only on sidewalls of the first trench. . After forming a second interlayer insulating film on the resultant, a mask for forming a first trench including the second etch stop layer spacer and a second trench exposing a portion of the first interlayer insulating film pattern on the second interlayer insulating film. Form a pattern. The mask pattern is applied as an etching mask to etch the second interlayer insulating layer exposed by the mask pattern to form a first trench that exposes the conductive pattern and a second trench that exposes a portion of the first interlayer insulating layer pattern. And removing the mask pattern and then embedding a metal material in the first trench and the second trench including the second etch stop spacer to form a metal interconnect electrically connected to the conductive pattern. .

여기서, 상기 제1층간절연막에 대한 제2층간절연막의 식각선택비는 1 : 4 이상을 갖는 것이 바람직하고, 상기 제1트랜치가 형성되어 있는 제1층간절연막 상에 제2층간절연막을 형성 때 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 내에 보이드가 발생되도록 형성해야 한다.The etching selectivity ratio of the second interlayer dielectric layer to the first interlayer dielectric layer may be 1: 4 or more, and when the second interlayer dielectric layer is formed on the first interlayer dielectric layer on which the first trench is formed. The voids must be formed in the first trench including the second etch stop spacer.

상술한 방법에 의해 형성된 제1트랜치 내에 스페이서 역할을 하는 식각저지막을 형성함으로서 이후, 듀얼 다마신 구조를 갖는 트랜치를 형성할 때 상기 트랜치의 프로파일 및 임계치수 조절이 가능하다. 이 때문에 종래의 트랜치의 경사진 프로파일과 임계치수의 불균형 문제점을 해결할 수 있어 금속배선의 공정마진을 증가시킬 뿐만 아니라 반도체 장치의 신뢰성을 향상시킬 수 있다.By forming an etch stop layer serving as a spacer in the first trench formed by the above-described method, it is possible to adjust the profile and the threshold of the trench when forming a trench having a dual damascene structure. As a result, it is possible to solve the problem of unbalance between the inclined profile and the critical dimension of the conventional trench, which not only increases the process margin of the metal wiring but also improves the reliability of the semiconductor device.

이하, 첨부한 도면을 참조하여 본 발명의 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2는 본 발명의 듀얼 다마신 공정이 적용되는 금속배선 형성 방법을 나타내기 위한 공정 순서도이다.Figure 2 is a process flow chart for showing a metal wiring formation method to which the dual damascene process of the present invention is applied.

도 2를 참고하면, 도전체 패턴이 매립되어 있는 반도체 기판 상에 균일한 두께를 갖는 제1식각저지막 및 제1층간절연막 순차적으로 형성한다.(S100) 상기 도전체 패턴을 구성하는 물질은 구리, 알루미늄, 텅스텐등이 적용되고, 상기 제1층간절연막을 형성하기 위한 절연 물질은 SiO2 ,SiON, 실록산 SOG, 실리케이트 SOG, PSG, PEOX, P-TEOS, USG 등이 용이하게 적용될 수 있다.Referring to FIG. 2, a first etch stop layer and a first interlayer dielectric layer having a uniform thickness are sequentially formed on a semiconductor substrate having a conductor pattern embedded therein (S100). The material constituting the conductor pattern is copper. , Aluminum, tungsten, and the like, and an insulating material for forming the first interlayer insulating film may be easily applied with SiO 2 , SiON, siloxane SOG, silicate SOG, PSG, PEOX, P-TEOS, USG, and the like.

이어서, 상기 도전체 패턴 상의 제1식각저지막을 노출시키기 위한 제1트랜치를 형성하기 위해 상기 제1층간절연막 상에 마스크 패턴인 제1포토레지스트 패턴을 형성한다. 그리고, 상기 제1포토레지스트 패턴을 식각 마스크로 적용하여 상기 제1포토레지스트 패턴에 의해 노출되는 제1층간절연막에 이방성 식각공정을 수행함으로서 상기 도전체 패턴 상에 위치하는 제1식각저지막을 노출시키는 제1트랜치를 형성한다.(S110)Subsequently, a first photoresist pattern, which is a mask pattern, is formed on the first interlayer insulating layer to form a first trench for exposing the first etch stop layer on the conductor pattern. The first etch stop layer on the conductor pattern is exposed by performing an anisotropic etching process on the first interlayer insulating layer exposed by the first photoresist pattern by applying the first photoresist pattern as an etching mask. A first trench is formed (S110).

이어서, 상기 제1포토레지스트 막을 제거한 후 제1트랜치 및 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2식각저지막을 연속적으로 형성한다.(S120)Subsequently, after the first photoresist layer is removed, a second etch stop layer having a uniform thickness is continuously formed on the first trench and the first interlayer dielectric layer pattern (S120).

이어서, 상기 제1층간절연막 패턴 상에 존재하는 제1식각저지막을 제거함과 동시에 제1트랜치 내측면에만 존재하는 제2식각저지막 패턴을 형성하기 위해 상기 결과물에 에치백 공정을 진행한다.(S130)Subsequently, an etch back process is performed on the resultant to remove the first etch stop layer existing on the first interlayer insulating layer pattern and to form a second etch stop layer pattern existing only on the inner side of the first trench. )

여기서, 제2식각저지막에 에치백 공정을 진행하는 이유는 상기 제1층간절연막과 이후 형성될 제2층간절연막 사이에 상기 제2식각저지막이 존재하게되면 유전율의 크기가 높아지기 때문이다. 따라서, 상기 유전율이 큰 제2식각저지막을 제거함으로서 제1 및 제2층간절연막의 커패시턴스 값이 감소된다.The reason for performing the etch back process on the second etch stop film is that the dielectric constant increases when the second etch stop film is present between the first interlayer insulating film and the second interlayer insulating film to be formed later. Therefore, the capacitance value of the first and second interlayer insulating films is reduced by removing the second etch stop film having a large dielectric constant.

그리고, 상기 제2식각저지막 패턴은 상기 제1트랜치의 스페이서 역할을 하여 제2트랜치 형성시 제1트랜치의 개구부가 넓어지는 현상을 방지하고, 후속 공정에서 형성되는 확산 방지막과 함께 확산 방지막 역할을 하여 반도체 장치의 신뢰성을 향상시킬 수 있다.The second etch stop layer pattern serves as a spacer of the first trench to prevent the opening of the first trench from being widened when the second trench is formed, and serves as a diffusion barrier along with a diffusion barrier formed in a subsequent process. The reliability of the semiconductor device can be improved.

이어서, 상기 에치백 공정으로 인해 제1트랜치 내측면에만 존재하는 제2식각저지막 패턴 및 제1트랜치를 포함하는 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2층간절연막을 형성한다.(S140) 여기서, 상기 제1층간절연막 패턴에 제2층간절연막을 형성할 때 상기 제2층간절연막은 상기 제1트랜치 내에 보이드가 발생하도록 형성해야 한다.Subsequently, a second interlayer insulating film having a uniform thickness is formed on the second etch stop layer pattern and the first interlayer insulating film pattern including the first trench, which exist only on the inner side of the first trench, by the etch back process. S140) Here, when the second interlayer insulating film is formed on the first interlayer insulating film pattern, the second interlayer insulating film should be formed so that voids occur in the first trench.

이어서, 상기 제2층간절연막 상에 제1트랜치 및 제1층간절연막 패턴의 일부를 노출시기 위한 제2트랜치를 형성하기 위해 적용되는 마스크 패턴을 형성한다.(S150) 여기서, 상기 마스트 패턴은 포토레지스트 패턴이고, 종래와 달리 트랜치가 존재하지 않는 제2층간절연막 상에서 형성되기 때문에 포토레지스트 패턴의 두께 감소 및 리프팅되는 문제점이 발생되지 않는다.Subsequently, a mask pattern is formed on the second interlayer insulating film to form a first trench and a second trench for exposing a portion of the first interlayer insulating film pattern (S150). The mask pattern is a photoresist. Since it is a pattern and is formed on the second interlayer insulating film where the trench does not exist unlike the conventional art, there is no problem of reducing and lifting the thickness of the photoresist pattern.

이어서, 제2포토레지스트 패턴을 식각마스크로 적용하여 상기 제2포토레지스트 패턴에 의해 노출된 제2층간절연막을 식각함으로서 제1트랜치, 제1식각저지막 및 제1층간 절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성한다.(S160) 이때 상기 제1층간절연막에 대한 제2층간절연막의 식각선택비는 1 : 4 이상을 갖는 것이 바람직하다. 이는 상기 제2층간절연막을 식각할 때 상기 제1트랜치 내에 매몰되어 있는 제2층간절연막을 제거할 수 식각공정을 수행해야 하는데 이때 상기 제1 및 제2층간절연막의 식각선택비가 유사하면 상기 제1층간절연막 패턴의 제1트랜치가 제2트랜치와 유사한 형상으로 식각되기 때문이다.Subsequently, by applying the second photoresist pattern as an etching mask, the second interlayer insulating layer exposed by the second photoresist pattern is etched to expose a portion of the first trench, the first etch stop layer, and the first interlayer insulating layer pattern. A second trench is formed (S160). At this time, the etching selectivity of the second interlayer insulating film to the first interlayer insulating film is preferably 1: 4 or more. When the second interlayer insulating layer is etched, an etching process may be performed to remove the second interlayer insulating layer buried in the first trench. If the etching selectivity of the first and second interlayer insulating layers is similar, the first interlayer insulating layer may be removed. This is because the first trench of the interlayer insulating film pattern is etched into a shape similar to that of the second trench.

이어서, 상기 포토레지스트 패턴 및 상기 제1트랜치에 의해 노출된 제1식각저지막을 제거한 후 상기 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제1트랜치 및 제2트랜치 내부와 제2층간절연막 패턴상에 균일한 두께를 갖는 확산 방지막을 연속적으로 형성한다.(S170) 여기서, 상기 확산 방지막은 티타늄, 텅스텐, 티타늄 나이트라이드, 티타늄-텅스텐 합금, 탄탈륨, 탄탈륨 나이트라이드 등과 같은 물질들로 이루어지고, 화학적 기상 증착 및 스퍼터링 등과 같은 방법으로 형성된다.Subsequently, after the photoresist pattern and the first etch stop layer exposed by the first trench are removed, the first trench and the second trench and the second interlayer insulating layer are formed to form a metal wiring electrically connected to the conductive pattern. A diffusion barrier layer having a uniform thickness is continuously formed on the pattern (S170). The diffusion barrier layer is formed of materials such as titanium, tungsten, titanium nitride, titanium-tungsten alloy, tantalum, tantalum nitride, and the like. , Chemical vapor deposition and sputtering.

이어서, 상기 확산 방지막이 형성된 제1트랜치 및 제2트랜치 내부에 금속물질이 매몰될 수 있도록 금속물질을 증착하여 금속층을 형성한다.(S180) 상기 금속층을 형성하기 위해 사용되는 금속물질은 구리 금속이다.Subsequently, a metal material is formed by depositing a metal material to bury the metal material in the first trench and the second trench in which the diffusion barrier is formed (S180). The metal material used to form the metal layer is copper metal. .

그리고, 상기 결과물 상에 형성된 상기 금속층은 불균한 두께를 갖기 때문에 상기 제2층간절연막 패턴이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행하여 듀얼 다마신구조의 금속배선을 형성한다.(S190)In addition, since the metal layer formed on the resultant material has an uneven thickness, a chemical mechanical polishing (CMP) process is performed to expose the second interlayer dielectric layer pattern, thereby forming a metal structure having a dual damascene structure. (S190)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3h는 본 발명의 일 실시예로서 듀얼 다마신 공정을 적용하여 형성되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.3A to 3H are cross-sectional views illustrating a method of forming a metal wiring formed by applying a dual damascene process as an embodiment of the present invention.

도 3a를 참조하면, 소오스/드레인 영역(도시하지 않음)과 전기적으로 연결되는 도전성 플러그(110)가 매몰된 반도체 기판(100) 상에 균일한 두께를 갖는 제1실리콘 질화막(115) 및 유전율이 낮은 제1층간절연막(120)을 순차적으로 형성한다. 이어서, 상기 도전체 플러그(110)가 형성된 위치에 해당하는 제1실리콘 질화막(115)을 노출시키기 위한 제1트랜치를 형성하기 위해 상기 제1층간절연막(120) 상에 마스크 패턴인 제1포토레지스트 패턴(125)을 형성한다.Referring to FIG. 3A, a first silicon nitride film 115 having a uniform thickness and a dielectric constant may be formed on a semiconductor substrate 100 having a conductive plug 110 electrically connected to a source / drain region (not shown). The lower first interlayer insulating film 120 is sequentially formed. Subsequently, a first photoresist, which is a mask pattern, is formed on the first interlayer insulating film 120 to form a first trench for exposing the first silicon nitride film 115 corresponding to the position where the conductor plug 110 is formed. The pattern 125 is formed.

도 3b를 참조하면, 상기 제1포토레지스트 패턴(125)을 식각 마스크로 사용하여 상기 제1포토레지스트 패턴(125)에 의해 노출되는 제1층간절연막(120)에 이방성 식각함으로서 상기 제1실리콘 질화막(115)을 노출시키는 제1개구부를 갖는 제1트랜치(130)를 형성한다. 이어서, 상기 제1포토레지스트 패턴(125)을 제거한 후, 제1트랜치(130)가 형성된 제1층간절연막 패턴(120a) 상에 균일한 두께를 갖는 제2실리콘 질화막(135)을 연속적으로 형성한다.Referring to FIG. 3B, the first silicon nitride layer may be anisotropically etched by the first interlayer insulating layer 120 exposed by the first photoresist pattern 125 using the first photoresist pattern 125 as an etching mask. A first trench 130 having a first opening that exposes 115 is formed. Subsequently, after the first photoresist pattern 125 is removed, a second silicon nitride film 135 having a uniform thickness is continuously formed on the first interlayer insulating film pattern 120a on which the first trench 130 is formed. .

도 3c를 참조하면, 상기 제1층간절연막 패턴(120) 상에 존재하는 제2실리콘 질화막(135)에 에치백 공정을 수행함으로서 상기 제1트랜치(120a) 내측면에만 존재하는 제2실리콘 질화막 스페이서(135a)를 형성한다.Referring to FIG. 3C, a second silicon nitride film spacer existing only on the inner side of the first trench 120a by performing an etch back process on the second silicon nitride film 135 on the first interlayer insulating film pattern 120. To form 135a.

여기서, 제2실리콘 질화막(135)에 에치백 공정을 진행하는 이유는 상기 제1층간절연막(120)과 이후 형성될 제2층간절연막(도시하지 않음) 사이에 제2실리콘 질화막(135)이 존재하게되면 유전율의 크기가 높아지기 때문이다. 따라서, 상기 유전율이 큰 제2실리콘 질화막을 제거하면, 제1및 제2층간절연막의 커패시턴스 값이 감소된다. 그리고, 상기 에치백 공정으로 형성된 제2실리콘 질화막 스페이서(135a)는 상기 제1트랜치(130)의 스페이서 역할을 수행하기 때문에 상기 제2트랜치(도시하지 않음)의 형성시 제1트랜치(130)의 개구부가 넓어지는 현상을 방지하고, 후속 공정에서 형성되는 확산방지막과 함께 확산방지막 역할한다.Here, the reason for performing the etch back process on the second silicon nitride film 135 is because a second silicon nitride film 135 exists between the first interlayer insulating film 120 and the second interlayer insulating film (not shown) to be formed later. This is because the dielectric constant increases in size. Therefore, when the second silicon nitride film having a high dielectric constant is removed, capacitance values of the first and second interlayer insulating films are reduced. In addition, since the second silicon nitride film spacer 135a formed by the etch back process serves as a spacer of the first trench 130, the second trench 130 may be formed when the second trench (not shown) is formed. It prevents the opening from widening and serves as a diffusion barrier together with the diffusion barrier formed in the subsequent process.

도 3d를 참조하면, 상기 제2실리콘 질화막 스페이서(135a)가 형성된 제1트랜치(130)를 포함하는 제1층간절연막 패턴(120a) 상에 제1트랜치(130)가 매몰되도록 제2층간절연막(140)을 형성한다. 여기서, 상기 제1층간절연막 패턴(120a) 상에 제2층간절연막(140)을 형성할 때 상기 제2층간절연막(140)은 상기 제1트랜치(130) 내에 보이드(138)가 발생하도록 형성해야한다.Referring to FIG. 3D, the second interlayer insulating film (ie, the first trench 130 is buried on the first interlayer insulating film pattern 120a including the first trench 130 on which the second silicon nitride film spacer 135a is formed). 140). Here, when the second interlayer dielectric layer 140 is formed on the first interlayer dielectric layer pattern 120a, the second interlayer dielectric layer 140 must be formed such that voids 138 occur in the first trench 130. do.

그리고, 상기 제2층간절연막(140) 상에 제2트랜치(도시하지 않음)의 형성영역을 정의하는 마스크 패턴인 제2포토레지스트 패턴(145)을 형성한다. 상기 제2포토레지스트 패턴(145)은 트랜치가 형성되지 않는 제2층간절연막(140) 상에서 형성되기 때문에 포토레지스트 패턴의 두께 감소 및 리프팅되는 문제점이 발생되지 않는다.A second photoresist pattern 145 is formed on the second interlayer insulating layer 140 as a mask pattern defining a region in which a second trench (not shown) is formed. Since the second photoresist pattern 145 is formed on the second interlayer insulating layer 140 where the trench is not formed, the problem of reducing and lifting the thickness of the photoresist pattern does not occur.

도 3e를 참조하면, 상기 제2포토레지스트 패턴(145)을 식각마스크로 적용하여 상기 제2포토레지스트 패턴에 의해 노출되는 제2층간절연막(140)을 상기 제1트랜치(130) 내부의 제1실리콘 질화막(115)이 노출되도록 건식식각공정을 수행함으로서 제1트랜치(130), 제1실리콘 질화막(115) 및 제1층간 절연막 패턴(120a)의 일부분을 노출시키는 제2트랜치(150)를 형성한다.Referring to FIG. 3E, by applying the second photoresist pattern 145 as an etch mask, a second interlayer insulating layer 140 exposed by the second photoresist pattern is formed in the first trench 130. By performing a dry etching process to expose the silicon nitride film 115, a second trench 150 exposing a portion of the first trench 130, the first silicon nitride film 115, and the first interlayer insulating layer pattern 120a is formed. do.

이때, 상기 제1층간절연막(120)에 대한 제2층간절연막(140)의 식각선택비는 1 : 4 이상을 갖는 것이 바람직하다. 이는 상기 제1트랜치 내에 매몰되어 있는 제2층간절연막(140)의 일부를 제거하는 식각공정을 수행할 때 상기 제1 및 제2층간절연막의 식각선택비가 유사하면 상기 제1층간절연막 패턴의 제1트랜치(130)가 제2트랜치(150)와 유사한 형상으로 식각되기 때문이다.In this case, the etching selectivity of the second interlayer dielectric layer 140 with respect to the first interlayer dielectric layer 120 may be 1: 4 or more. When the etching selectivity of the first and second interlayer insulating layers is similar when the etching process is performed to remove a portion of the second interlayer insulating layer 140 buried in the first trench, the first interlayer insulating layer pattern may be formed. This is because the trench 130 is etched in a shape similar to that of the second trench 150.

도 3f 및 도 3g를 참조하면, 상기 제1트랜치(130)에 의해 노출된 제1실리콘 질화막(115)의 일부를 제거한 후 상기 도전성 패턴(110)과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제1트랜치(130) 및 제2트랜치(150) 내부와 제2층간절연막 패턴(140)상에 균일한 두께를 갖는 확산방지막(155)을 연속적으로 형성한다. 여기서, 상기 확산 방지막(155)은 티타늄, 텅스텐, 티타늄 나이트라이드, 티타늄-텅스텐 합금, 탄탈륨, 탄탈륨 나이트라이드 등과 같은 물질들로 이루어지고, 화학적 기상 증착 및 스퍼터링 등과 같은 방법으로 형성된다.3F and 3G, a portion of the first silicon nitride film 115 exposed by the first trench 130 is removed to form a metal wire electrically connected to the conductive pattern 110. A diffusion barrier 155 having a uniform thickness is continuously formed on the first trench 130 and the second trench 150 and on the second interlayer insulating layer pattern 140. Here, the diffusion barrier 155 is made of a material such as titanium, tungsten, titanium nitride, titanium-tungsten alloy, tantalum, tantalum nitride and the like, and is formed by a method such as chemical vapor deposition and sputtering.

그리고, 상기 확산 방지막(155)이 형성된 제1트랜치(130) 및 제2트랜치(150) 내부에 구리금속 물질이 매몰될 수 있도록 증착하여 구리 금속층(160)을 형성한다.In addition, the copper metal layer 160 is formed by depositing the copper metal material in the first trench 130 and the second trench 150 in which the diffusion barrier layer 155 is formed.

도 3h를 참조하면, 상기 결과물 상에 형성된 상기 구리 금속층(160)은 불균한 두께를 갖기 때문에 상기 제2층간절연막 패턴(140a)이 노출되도록 화학적 기계연마(chemical mechanical polishing; CMP)공정을 수행함으로서 듀얼 다마신 구조를 갖는 구리 금속배선(160a)이 형성된다.Referring to FIG. 3H, since the copper metal layer 160 formed on the resultant has an uneven thickness, a chemical mechanical polishing (CMP) process is performed to expose the second interlayer insulating layer pattern 140a. Copper metal wiring 160a having a dual damascene structure is formed.

상술한 바와 같이 본 발명에 의하면, 상기와 같은 듀얼 다마신 방법을 적용하여 금속 배선을 형성할 때 제2트렌치를 형성하기 위해 적용되는 제2포토레지스트 패턴이 얇아지거나 리프팅되는 현상을 방지할 수 있다. 그리고, 상기 제1트렌치 내부에 스페이서를 형성함으로서 상기 제2트렌치를 형성할 때 제1콘택홀 내부에 스페이서로 인해 상기 제1트렌치의 개구부가 넓어지는 현상을 방지할 수 있다. 또한 상기 제1층간절연막과 제2층간절연막 사이에 식각저지막이 제거되어 제1 및 제2층간절연막의 유전율이 감소되기 때문에 반도체 장치의 전기적인 특성을 향상시킬 수 있다.As described above, according to the present invention, it is possible to prevent the phenomenon that the second photoresist pattern applied to form the second trench is thinned or lifted by applying the dual damascene method as described above. . In addition, the spacer may be formed inside the first trench to prevent the opening of the first trench from being widened due to the spacer inside the first contact hole when the second trench is formed. In addition, since the etch stop layer is removed between the first interlayer insulating film and the second interlayer insulating film, the dielectric constant of the first and second interlayer insulating films is reduced, thereby improving electrical characteristics of the semiconductor device.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변시킬 수 있다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And change.

도 1a 내지 도 1f는 종래의 듀얼 다마신 공정이 적용되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.1A to 1F are cross-sectional views illustrating a method of forming a metal wiring to which a conventional dual damascene process is applied.

도 2는 본 발명의 듀얼 다마신 공정이 적용되는 금속배선의 형성 방법을 나타내기 위한 공정 순서도이다.2 is a process flowchart showing a method of forming a metal wiring to which the dual damascene process of the present invention is applied.

도 3a 내지 도 3h는 본 발명의 일 실시예로서 듀얼 다마신 공정을 적용하여 형성되는 금속배선의 형성 방법을 설명하기 위한 공정 단면도들이다.3A to 3H are cross-sectional views illustrating a method of forming a metal wiring formed by applying a dual damascene process as an embodiment of the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

100 : 반도체 기판 110 : 도전성 플러그100 semiconductor substrate 110 conductive plug

115 : 제1실리콘 질화막 120 : 제1층간절연막115: first silicon nitride film 120: first interlayer insulating film

125 : 제1포토레지스트 패턴 130 : 제1트렌치125: first photoresist pattern 130: first trench

135 : 제2실리콘 질화막 138 : 보이드135: second silicon nitride film 138: void

140 : 제2층간절연막 145 : 제2포토레지스트 패턴140: second interlayer insulating film 145: second photoresist pattern

150 : 제2트렌치 155 :확산방지막 150: second trench 155: diffusion barrier

160a : 금속배선160a: metal wiring

Claims (8)

(a) 도전성 패턴이 매립되어 있는 기판 상에 제1식각저지막 및 제1층간절연막을 순차적으로 형성하는 단계;(a) sequentially forming a first etch stop layer and a first interlayer dielectric layer on the substrate having the conductive pattern embedded therein; (b) 상기 도전성 패턴이 형성된 영역에 해당하는 상기 제1식각저지막의 일부를 노출시키는 제1트랜치를 형성하기 위해 상기 제1층간절연막을 패터닝하여 상기 제1트랜치가 형성된 제1층간절연막 패턴을 형성하는 단계;(b) patterning the first interlayer insulating layer to form a first trench that exposes a portion of the first etch stop layer corresponding to a region where the conductive pattern is formed, thereby forming a first interlayer insulating layer pattern on which the first trench is formed Making; (c) 상기 제1층간절연막 패턴 상에 균일한 두께를 갖는 제2식각저지막을 연속적으로 형성하는 단계;(c) continuously forming a second etch stop film having a uniform thickness on the first interlayer insulating film pattern; (d) 상기 제1층간절연막 패턴 상에 형성된 제2식각저지막을 에치백함으로서 상기 제1트랜치 내 측벽에만 존재하는 제2식각저지막 스페이서를 형성하는 단계;(d) etching back the second etch stop layer formed on the first interlayer insulating layer pattern to form a second etch stop layer spacer only present on the sidewalls of the first trench; (e) 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 내에 보이드가 발생되도록 상기 결과물 상에 제1 층간절연막에 대하여 식각선택비가 1: 4이상인 제2층간절연막을 형성하는 단계;(e) forming a second interlayer dielectric layer having an etch selectivity of at least 1: 4 with respect to the first interlayer dielectric layer so that voids are generated in the first trench including the second etch stop layer spacer; (f) 상기 제2층간절연막 상에 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하기 위한 마스크 패턴을 형성하는 단계;(f) forming a mask pattern on the second interlayer insulating layer to form a first trench including the second etch stop layer spacer and a second trench exposing a portion of the first interlayer insulating layer pattern; (g) 상기 마스크 패턴을 식각마스크로 적용하여 상기 마스크 패턴에 의해 노출된 제2층간절연막을 식각함으로서 상기 제1트랜치의 1제 식각저지막 및 상기 제1층간절연막 패턴의 일부분을 노출시키는 제2트랜치를 형성하는 단계;(g) a second etch stop film of the first trench and a portion of the first interlayer insulating film pattern are exposed by etching the second interlayer insulating film exposed by the mask pattern by applying the mask pattern as an etch mask. Forming a trench; (h) 상기 마스크 패턴을 제거하는 단계; (h) removing the mask pattern; (i) 상기 제1트랜치에 의해 노출된 제1 식각저지막을 제거하여 도전성 패턴을 노출시키는 단계; 및(i) exposing the conductive pattern by removing the first etch stop layer exposed by the first trench; And (j) 상기 도전성 패턴과 전기적으로 연결되는 금속배선을 형성하기 위해 상기 제2식각저지막 스페이서를 포함하는 제1트랜치 및 제2트랜치 내부에 금속물질을 매몰시키는 공정을 포함하는 반도체 장치의 금속배선 형성 방법.(j) metal wiring of the semiconductor device, the method comprising: embedding a metal material in the first trench and the second trench including the second etch stop layer spacer to form a metal wiring electrically connected to the conductive pattern; Forming method. 삭제delete 삭제delete 제1항에 있어서, 상기 제1층간절연막과 제2층간절연막은 저 유전율을 갖는 절연물질로 형성되고, SiO2 ,SiON, 실록산 SOG, 실리케이트 SOG, PSG, PEOX, P-TEOS 및 USG로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.The group of claim 1, wherein the first interlayer insulating film and the second interlayer insulating film are formed of an insulating material having a low dielectric constant, and are composed of SiO 2 , SiON, siloxane SOG, silicate SOG, PSG, PEOX, P-TEOS, and USG. The metal wiring forming method of a semiconductor device, characterized in that any one selected from. 삭제delete 삭제delete 제1항에 있어서, 상기 (i)단계 전에, 상기 제2식각저지막 스페이서가 형성된 제1트랜치 및 제2트랜치가 형성된 결과물에 균일한 두께를 갖는 확산 방지막을 형성하는 공정을 더 수행하는 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.The method of claim 1, further comprising, before step (i), forming a diffusion barrier layer having a uniform thickness on the first trench where the second etch stop layer spacer is formed and the resultant where the second trench is formed. A metal wiring formation method of a semiconductor device. 제1항에 있어서, 상기 금속 물질은 구리(CU)인 것을 특징으로 하는 반도체 장치의 금속배선 형성 방법.The method of claim 1, wherein the metal material is copper (CU).
KR10-2003-0010265A 2003-02-19 2003-02-19 Method for forming metal wiring in semiconductor manufacturing process KR100485391B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0010265A KR100485391B1 (en) 2003-02-19 2003-02-19 Method for forming metal wiring in semiconductor manufacturing process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0010265A KR100485391B1 (en) 2003-02-19 2003-02-19 Method for forming metal wiring in semiconductor manufacturing process

Publications (2)

Publication Number Publication Date
KR20040074798A KR20040074798A (en) 2004-08-26
KR100485391B1 true KR100485391B1 (en) 2005-04-27

Family

ID=37361423

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0010265A KR100485391B1 (en) 2003-02-19 2003-02-19 Method for forming metal wiring in semiconductor manufacturing process

Country Status (1)

Country Link
KR (1) KR100485391B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613382B1 (en) * 2004-12-22 2006-08-17 동부일렉트로닉스 주식회사 Method of manufacturing semiconductor device
KR100940673B1 (en) * 2007-10-15 2010-02-10 주식회사 동부하이텍 Method for Manufacturing a Semiconductor Device

Also Published As

Publication number Publication date
KR20040074798A (en) 2004-08-26

Similar Documents

Publication Publication Date Title
KR100413828B1 (en) Semiconductor device and method of making the same
JP3319555B2 (en) Method for manufacturing semiconductor device
JP4266502B2 (en) Method for treating the surface of a copper dual damascene structure on a surface of a semiconductor substrate
JP3672752B2 (en) Dual damascene structure and method for forming the same
KR100219508B1 (en) Forming method for matal wiring layer of semiconductor device
US6274483B1 (en) Method to improve metal line adhesion by trench corner shape modification
US6008114A (en) Method of forming dual damascene structure
EP0534631A1 (en) Method of forming vias structure obtained
KR20200029835A (en) Method of Fabricating Interconnection Line of Semiconductor Device and Interconnection Line of Semiconductor Device by The Same
KR100506943B1 (en) Methods of fabricating a semiconductor device having a slope at lower side of interconnection hole with an etch stopping layer
CN110880476A (en) Interconnection structure, manufacturing method thereof and semiconductor device
US6191025B1 (en) Method of fabricating a damascene structure for copper medullization
JP3214475B2 (en) Method of forming dual damascene wiring
JPH0214552A (en) Method of forming at least one additional level metal interconnection so as to be brought into contact with metal of lower level in semiconductor device
US6319820B1 (en) Fabrication method for dual damascene structure
JPH11186391A (en) Semiconductor device and manufacture thereof
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
KR100539444B1 (en) Method for forming a metal line in semiconductor device
KR100485391B1 (en) Method for forming metal wiring in semiconductor manufacturing process
US6218291B1 (en) Method for forming contact plugs and simultaneously planarizing a substrate surface in integrated circuits
KR100591154B1 (en) Method for fabricating metal pattern to reduce contact resistivity with interconnection contact
JP4110829B2 (en) Manufacturing method of semiconductor device
JP2006114724A (en) Semiconductor device and manufacturing method thereof
KR100590205B1 (en) Interconnection Structure For Semiconductor Device And Method Of Forming The Same
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee