KR100485173B1 - Semiconductor device and fabrication method thereof - Google Patents
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Abstract
층간절연막이 낮은 캐패시턴스를 갖도록 하는 반도체 소자 및 그 제조 방법에 관한 것으로, 그 목적은 금속배선 사이를 절연시키는 절연물질의 커패시턴스를 낮추어 절연특성을 향상시키고, 기존의 TEOS 계열의 산화물을 그대로 사용하면서도 기생 커패시턴스를 줄이는 것이다. 이를 위해 본 발명에서는, 반도체 기판의 구조물 상에 형성된 하부절연막 상에 금속배선층을 형성하는 단계; 금속배선층을 선택적으로 식각하여 이웃하는 금속배선층을 형성하되, 식각면인 이웃하는 금속배선층의 서로 대향하는 면에 각각 만곡부가 형성되도록 식각하는 단계; 이웃하는 금속배선층을 포함하여 하부절연막의 상부 전면에 층간절연막을 형성하되, 만곡부 사이의 층간절연막 내에 빈 공간인 에어갭을 형성하는 단계; 층간절연막을 선택적으로 식각하여 금속배선층과 연결되는 비아홀을 형성하는 단계를 포함하여 반도체 소자를 제조한다.The present invention relates to a semiconductor device and a method of manufacturing the interlayer insulating film having a low capacitance. The purpose of the present invention is to reduce the capacitance of an insulating material that insulates metal wires, thereby improving insulation properties, and using parasitic oxides of TEOS series. To reduce capacitance. To this end, in the present invention, forming a metal wiring layer on the lower insulating film formed on the structure of the semiconductor substrate; Selectively etching the metal wiring layers to form neighboring metal wiring layers, and etching the curved portions to be formed on opposite surfaces of the neighboring metal wiring layers as etching surfaces; Forming an interlayer insulating film on the entire upper surface of the lower insulating film including neighboring metal wiring layers, and forming an air gap, which is an empty space, in the interlayer insulating film between the curved portions; And selectively etching the interlayer insulating film to form via holes connected to the metallization layer to manufacture the semiconductor device.
Description
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 층간절연막이 낮은 캐패시턴스를 갖도록 하는 반도체 소자의 금속배선층 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a metal wiring layer of a semiconductor device and a method of manufacturing the same, wherein the interlayer insulating film has a low capacitance.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.As semiconductor devices have been increasingly integrated and multilayered, multilayer wiring technology has emerged as one of the important technologies. The multilayer wiring technology alternately forms a metal wiring layer and an insulating film layer on the semiconductor substrate on which the circuit elements are formed, and is separated by an insulating film. The circuit operation is performed by electrically connecting the interconnected metal wiring layers through vias.
이러한 다층 금속배선 구조에서 반도체 소자의 고집적화 추세에 따라 금속 배선 사이의 간격이 좁아지면서, 동일층에서 서로 인접한 금속배선과 금속배선 사이, 또는 하부금속배선층과 상부금속배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스가 가장 중요한 문제로 대두되고 있다.Parasitic resistance and parasitics that exist between the adjacent metal wirings and the metal wirings or between the lower metal wiring layers and the upper metal wiring layers in the same layer as the gap between the metal wirings is narrowed according to the trend of higher integration of semiconductor devices in the multilayer metal wiring structure. Capacitance is the most important issue.
이러한 기생 저항 및 기생 캐패시턴스는 알씨(RC : resistance capacitance)에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 특성을 열화시키고, 소자의 고속화를 방해하며 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.The parasitic resistance and parasitic capacitance degrade the electrical characteristics of the device by the delay induced by resistance capacitance (RC), impede the high speed of the device, and further increase the power consumption of the semiconductor device and signal leakage Also increases.
따라서 초고집적 반도체 소자에 있어서 RC가 작은 고성능의 다층 금속배선 구조를 형성하기 위해서는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나, 유전율이 낮은 절연막을 사용할 필요가 있다.Therefore, in order to form a high performance multilayer metal wiring structure with a small RC in an ultra-high density semiconductor device, it is necessary to form a wiring layer using a metal having a low resistivity or to use an insulating film having a low dielectric constant.
도 1은 종래 반도체 소자를 도시한 단면도로서, 개별소자 등이 형성된 반도체 기판의 구조물(1) 상에 형성된 하부절연막(2) 상에는 베리어금속막(3), 금속배선(4), 및 추가금속막(5)으로 이루어진 금속배선층이 형성되고 패터닝되어 있으며, 이들 금속배선층을 포함하여 하부절연막(2)의 상부 전면에는 층간절연막(6)이 형성되어 있다.1 is a cross-sectional view of a conventional semiconductor device, in which a barrier metal film 3, a metal wiring 4, and an additional metal film are formed on a lower insulating film 2 formed on a structure 1 of a semiconductor substrate on which individual devices and the like are formed. A metal wiring layer made of (5) is formed and patterned, and an interlayer insulating film 6 is formed on the entire upper surface of the lower insulating film 2 including these metal wiring layers.
이러한 종래 구조에서 층간절연막(6)으로서는 통상적으로 티이오에스(TEOS : tetra ethyl ortho silicate) 계열의 산화물을 사용하고 있다.In such a conventional structure, as the interlayer insulating film 6, an oxide of a tetra ethyl ortho silicate (TEOS) series is usually used.
그러나, 층간절연막의 기생 커패시턴스를 줄이기 위해 낮은 유전상수(K)를 갖는 물질, 예를 들면 SiC 계열 등, 낮은 유전상수 물질에 대한 연구가 활발히 진행되고 있다. However, in order to reduce the parasitic capacitance of the interlayer insulating film, studies are being actively conducted on materials having a low dielectric constant (K), such as SiC series.
그러나, 이러한 새로운 저 유전상수 물질을 사용할 경우 추가적인 장비를 도입해야 하고 새로운 물질에 대한 각 단위공정의 공정변수 최적화를 수행하여야 하므로 공정비용이 상승하는 문제점이 있다.However, when using such a new low dielectric constant material, additional equipment must be introduced and process variable optimization of each unit process for the new material has to be performed, thereby increasing the process cost.
상술한 문제점으로 인해 현재에는 새로운 저 유전상수 물질을 공정에 적용하지 못하고 있는 실정이다.Due to the problems described above, the current low dielectric constant material is not applied to the process.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 금속배선 사이를 절연시키는 절연물질의 커패시턴스를 낮추어 절연특성을 향상시키는 것이다.The present invention has been proposed to solve the problems of the prior art, and its object is to improve the insulating properties by lowering the capacitance of an insulating material that insulates metal wiring.
본 발명의 다른 목적은 기존의 TEOS 계열의 산화물을 그대로 사용하면서도 기생 커패시턴스를 줄이는 것이다.Another object of the present invention is to reduce parasitic capacitance while still using an existing TEOS-based oxide.
상술한 목적을 달성하기 위한 본 발명에서는 금속배선층 패터닝 시 식각조건을 조절하여 식각면에 만곡부가 형성되도록 하고, 그 다음 층간절연막을 증착하여 만곡부 내에 층간절연막이 완전히 매립되지 못하고 남은 빈 공간인 에어갭을 형성하는 것을 특징으로 한다.In the present invention for achieving the above object is to adjust the etching conditions in the metal wiring layer patterning to form a bent portion on the etching surface, and then to deposit the interlayer insulating film in the curved portion of the air gap that is not filled with the interlayer insulating film completely remaining It characterized in that to form.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 형성된 하부절연막 상에 금속배선층을 형성하는 단계; 금속배선층을 선택적으로 식각하여 이웃하는 금속배선층을 형성하되, 식각면인 이웃하는 금속배선층의 서로 대향하는 면에 각각 만곡부가 형성되도록 식각하는 단계; 이웃하는 금속배선층을 포함하여 하부절연막의 상부 전면에 층간절연막을 형성하되, 만곡부 사이의 층간절연막 내에 빈 공간인 에어갭을 형성하는 단계; 층간절연막을 선택적으로 식각하여 금속배선층과 연결되는 비아홀을 형성하는 단계를 포함하여 이루어진다.That is, the semiconductor device manufacturing method according to the present invention comprises the steps of: forming a metal wiring layer on the lower insulating film formed on the structure of the semiconductor substrate; Selectively etching the metal wiring layers to form neighboring metal wiring layers, and etching the curved portions to be formed on opposite surfaces of the neighboring metal wiring layers as etching surfaces; Forming an interlayer insulating film on the entire upper surface of the lower insulating film including neighboring metal wiring layers, and forming an air gap, which is an empty space, in the interlayer insulating film between the curved portions; And selectively etching the interlayer insulating film to form a via hole connected to the metallization layer.
여기서, 금속배선층을 형성할 때에는 TiN 또는 Ti로 이루어진 최하층의 베리어금속과, Al 또는 AlCu로 이루어진 금속배선, 및 TiN 또는 Ti로 이루어진 최상층의 추가금속막을 차례로 형성하는 것이 바람직하다.Here, when forming the metal wiring layer, it is preferable to sequentially form the lowermost barrier metal made of TiN or Ti, the metal wiring made of Al or AlCu, and the additional metal film of the uppermost layer made of TiN or Ti.
이러한, 금속배선층을 선택적 식각할 때에는 식각가스로서 CHF3, BCl3, Cl2 , 및 Ar을 사용하고, 식각가스의 공급유량을 CHF3 가스의 경우 30sccm 이하로, BCl3 가스의 경우 150sccm 이하로, Cl2 가스의 경우 200sccm 이하로, Ar 가스의 경우 1000sccm 이하로 하며, 식각가스를 주입한 상태에서 50-1500W 의 전력을 인가하여 플라즈마를 발생시키고, 5-500W 의 전력을 인가하여 발생된 플라즈마를 가속시키며, 압력을 2-50 mTorr의 범위로 하여 건식식각하는 것이 바람직하다.In the selective etching of the metallization layer, CHF 3 , BCl 3 , Cl 2 , and Ar are used as etching gases, and the supply flow rate of the etching gas is 30 sccm or less for CHF 3 gas and 150 sccm or less for BCl 3 gas. , 200 sccm or less in the case of Cl 2 gas, 1000 sccm or less in the case of Ar gas, the plasma generated by applying the power of 50-1500W while the etching gas is injected, the plasma generated by applying the power of 5-500W It is preferable to dry-etch to accelerate the pressure and to set the pressure in the range of 2-50 mTorr.
층간절연막으로는 티이오에스(TEOS : tetra ethyl ortho silicate)막을 형성하는 것이 바람직하다.It is preferable to form a TEOS (tetra ethyl ortho silicate) film as the interlayer insulating film.
이하, 본 발명의 일 실시예에 따른 반도체 소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
현재 금속배선층 간을 매립하는 층간절연막으로는 일반적으로 티이오에스(TEOS : tetra ethyl ortho silicate) 게열의 산화물을 사용하는데, 이러한 TEOS 산화물의 유전율은 3 정도이다. 그러나 공기의 유전율은 1 이므로 유전체로서 가장 우수한 것은 공기 그 자체라고 할 수 있다.Currently, as an interlayer insulating film filling the metal wiring layers, an oxide of a tetra ethyl ortho silicate (TEOS) sequence is generally used, and the dielectric constant of the TEOS oxide is about 3. However, since the dielectric constant of air is 1, the best dielectric material is air itself.
이러한 사실에 착안하여 본 발명에서는 층간절연막 내에 공기가 갇혀있도록 한 에어갭을 형성하여 공기가 유전체로서 작용하도록 한다.With this in mind, the present invention forms an air gap in which air is trapped in the interlayer insulating film so that the air acts as a dielectric.
이렇게 하면 기존의 TEOS 계열의 산화물을 그대로 사용하면서도 기생 커패시턴스를 줄일 수 있다.This reduces parasitic capacitance while still using existing TEOS-based oxides.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선층이 형성된 것을 도시한 단면도로서, 이에 도시된 바와 같이, 개별소자 등이 형성된 반도체 기판의 구조물(11) 상에 형성된 하부절연막(12) 상에는 TiN 또는 Ti 등으로 이루어진 베리어메탈(13), Al 또는 AlCu로 이루어진 금속배선(14), 및 TiN 또는 Ti 등으로 이루어진 추가금속막(15)의 3층 구조로 이루어진 금속배선층이 형성되어 있다.FIG. 2 is a cross-sectional view illustrating the formation of a metallization layer of a semiconductor device according to an embodiment of the present invention. As shown therein, a lower insulating film 12 formed on a structure 11 of a semiconductor substrate on which individual devices and the like are formed. On the metal layer is formed a three-layer structure of a barrier metal 13 made of TiN or Ti, a metal wiring 14 made of Al or AlCu, and an additional metal film 15 made of TiN or Ti.
금속배선층의 사이 및 상부에는 층간절연막(16)이 매립되어 있으며, 층간절연막(16) 내에는 빈 공간인 에어갭(17)이 형성되어 있다. An interlayer insulating film 16 is embedded between and in the upper portion of the metal wiring layer, and an air gap 17 which is an empty space is formed in the interlayer insulating film 16.
이 때, 층간절연막은 티이오에스(TEOS : tetra ethyl ortho silicate) 산화막으로 이루어질 수 있다.In this case, the interlayer insulating film may be formed of a tetraethyl ortho silicate (TEOS) oxide film.
그러면, 이러한 구조의 금속배선층을 형성하는 방법에 대해 상세히 설명한다.Next, a method of forming a metal wiring layer having such a structure will be described in detail.
먼저, 개별소자 등이 형성된 반도체 기판의 구조물(11) 상에 하부절연막(12)을 형성하고, 그 위에 TiN 또는 Ti 등으로 이루어진 베리어메탈(13), Al 또는 AlCu로 이루어진 금속배선(14), 및 TiN 또는 Ti 등으로 이루어진 추가금속막(15)을 차례로 증착한다.First, the lower insulating film 12 is formed on the structure 11 of the semiconductor substrate on which the individual elements and the like are formed, and the barrier metal 13 made of TiN or Ti, the metal wiring 14 made of Al or AlCu, And an additional metal film 15 made of TiN or Ti and the like in sequence.
다음, 추가금속막(15), 금속배선(14), 및 베리어메탈(13)을 선택적으로 식각하여 원하는 금속배선층 구조로 만든다.Next, the additional metal film 15, the metal wiring 14, and the barrier metal 13 are selectively etched to form a desired metal wiring layer structure.
이 때 추가금속막(15) 상에 감광막을 도포하고 노광 및 현상하여 원하는 금속배선층 구조를 만들기 위한 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 하여 노출된 추가금속막(15)과 그 하부의 금속배선(14) 및 베리어메탈(13)을 건식식각한다.At this time, the photoresist film is applied on the additional metal film 15, and the photoresist film is exposed and developed to form a photoresist pattern for forming a desired metal wiring layer structure. The metal wiring 14 and the barrier metal 13 are dry etched.
건식식각할 때에는 식각면에 만곡부가 형성되는 조건으로 식각하여야 하며, 이를 위해서는 식각가스로서 CHF3, BCl3, Cl2, 및 Ar을 사용하고, 식각가스의 공급유량을 CHF3 가스의 경우 30sccm 이하로, BCl3 가스의 경우 150sccm 이하로, Cl 2 가스의 경우 200sccm 이하로, Ar 가스의 경우 1000sccm 이하로 한다.When dry etching, etching should be performed under the condition that a curved portion is formed on the etching surface. For this purpose, CHF 3 , BCl 3 , Cl 2 , and Ar are used as etching gases, and the supply flow rate of etching gas is 30 sccm or less for CHF 3 gas. For example, the BCl 3 gas is 150 sccm or less, the Cl 2 gas is 200 sccm or less, and the Ar gas is 1000 sccm or less.
이와 같이 식각가스를 주입한 상태에서 플라즈마 발생을 위해 50-1500W 의 전력을 인가하고, 바이어스 전력으로서 5-500W 를 인가하여 플라즈마를 가속시키며, 압력을 2-50 mTorr의 범위로 하여 건식식각을 진행한다.In this way, while the etching gas is injected, 50-1500W of power is applied to generate plasma, 5-500W is applied as a bias power to accelerate the plasma, and dry etching is performed with a pressure in the range of 2-50 mTorr. do.
상술한 식각조건으로 건식식각을 진행하면 식각면에 만곡부가 형성되어 이후 에어갭이 형성될 수 있는 환경을 제공해준다.When the dry etching is performed under the above etching conditions, a curved portion is formed on the etching surface, thereby providing an environment in which an air gap can be formed.
다음, 베리어메탈(13), 금속배선(14), 및 추가금속막(15)으로 이루어진 금속배선층을 포함한 하부절연막(12)의 상부 전면에 층간절연막(16)을 형성하면, 만곡부가 형성된 금속배선층 사이에 층간절연막(16)이 완전히 매립되지 못하고 빈 공간이 남는데, 이 빈 공간이 에어갭(17)으로 작용한다.Next, when the interlayer insulating film 16 is formed on the entire upper surface of the lower insulating film 12 including the metal wiring layer 13 including the barrier metal 13, the metal wiring 14, and the additional metal film 15, the metal wiring layer having the curved portion is formed. The interlayer insulating film 16 is not completely embedded in the gap and an empty space remains, which acts as an air gap 17.
층간절연막(16)으로는 통상적으로 사용하는 TEOS 산화막을 증착할 수 있다.As the interlayer insulating film 16, a commonly used TEOS oxide film can be deposited.
이후에는 층간절연막(16)을 화학기계적 연마하여 상면을 평탄화한 후, 후속공정으로서 층간절연막(16)을 선택적으로 식각하여 금속배선층을 노출시키는 비아홀을 형성하고, 비아홀의 내부를 금속물질로 충진함으로써 금속배선층 구조의 형성을 완료한다.Subsequently, the upper surface is planarized by chemical mechanical polishing of the interlayer insulating layer 16, and then, as a subsequent step, the interlayer insulating layer 16 is selectively etched to form a via hole exposing the metal wiring layer, and the inside of the via hole is filled with a metal material. The formation of the metallization layer structure is completed.
상술한 바와 같이, 본 발명에서는 금속배선층 패터닝 시 식각조건을 조절하여 식각면에 만곡부가 형성되도록 하고, 그 다음 층간절연막을 증착하여 만곡부 내에 층간절연막이 완전히 매립되지 못하고 남은 빈 공간인 에어갭을 형성하기 때문에, 층간절연막의 기생 커패시턴스를 낮추어 절연특성을 향상시키는 효과가 있다.As described above, in the present invention, when the metallization layer is patterned, the etching condition is controlled to form a bent portion on the etched surface, and then an interlayer insulating layer is deposited to form an air gap, which is an empty space, in which the interlayer insulating layer is not completely embedded in the bent portion. Therefore, the parasitic capacitance of the interlayer insulating film can be lowered to improve the insulating characteristics.
또한, 기존에 사용하던 층간절연막 물질을 그대로 사용하면서도 기생 커패시턴스 값을 대폭 낮추기 때문에 저렴한 공정비용으로 고속 소자를 구현하는 효과가 있다.In addition, it is possible to implement a high-speed device at a low process cost because the parasitic capacitance value is greatly reduced while using the existing interlayer insulating film material as it is.
도 1은 종래 반도체 소자를 도시한 단면도이고,1 is a cross-sectional view showing a conventional semiconductor device,
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor device according to the present invention.
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