KR100485111B1 - chip size package - Google Patents
chip size package Download PDFInfo
- Publication number
- KR100485111B1 KR100485111B1 KR10-2002-0045378A KR20020045378A KR100485111B1 KR 100485111 B1 KR100485111 B1 KR 100485111B1 KR 20020045378 A KR20020045378 A KR 20020045378A KR 100485111 B1 KR100485111 B1 KR 100485111B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor die
- carrier
- semiconductor
- die
- semiconductor package
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Abstract
이 발명은 반도체 패키지에 관한 것으로, 제한적인 볼 어레이 피치(ball array pitch)를 극복하여 다양한 애플리케이션(application)에 적용 가능하도록, 상면과 하면을 가지며, 상면에는 다수의 본드패드가 형성된 반도체 다이와, 상기 반도체 다이가 결합될 수 있도록 일정 깊이의 요홈이 형성되고, 상기 반도체 다이의 상면과 동일면의 상면을 갖는 캐리어와, 상기 반도체 다이의 본드패드에 일단이 연결되고, 타단은 상기 캐리어의 상면 또는 상기 반도체 다이의 상면 내측으로 리디스트리뷰션(redistribution)된 다수의 배선패턴과, 상기 반도체 다이 및 캐리어 상면에 일정두께로 코팅되어 상기 배선패턴을 회부환경으로부터 보호하는 보호층과, 상기 반도체 다이 및 캐리어 상면의 배선패턴에 융착된 다수의 솔더볼로 이루어진 것을 특징으로 함.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, comprising a semiconductor die having a top surface and a bottom surface, and having a plurality of bond pads formed thereon, so as to overcome a limited ball array pitch and be applicable to various applications. A groove having a predetermined depth is formed to be coupled to the semiconductor die, and a carrier having an upper surface coplanar with an upper surface of the semiconductor die, one end is connected to a bond pad of the semiconductor die, and the other end is an upper surface of the carrier or the semiconductor. A plurality of wiring patterns redistributed inside the upper surface of the die, a protective layer coated on the semiconductor die and the upper surface of the die with a predetermined thickness to protect the wiring pattern from an environment, and wiring of the upper surface of the semiconductor die and the carrier It is characterized by consisting of a plurality of solder balls fused to the pattern.
Description
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게 설명하면 제한적인 볼 어레이 피치(ball array pitch)를 비교적 크게 하여 다양한 애플리케이션(application)에 적용 가능한 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package applicable to various applications by relatively increasing a limited ball array pitch.
도1a를 참조하면, 종래 반도체 패키지의 평면도가 도시되어 있고, 도1b를 참조하면 도1a의 i-i선 단면도가 도시되어 있다.Referring to FIG. 1A, a plan view of a conventional semiconductor package is shown. Referring to FIG. 1B, a cross-sectional view taken along line i-i of FIG. 1A is shown.
도시된 바와 같이 종래의 반도체 패키지는 상면(2)과 하면(4)을 가지며, 상면(2)에 다수의 본드패드(6)가 형성된 반도체 다이(8)와, 상기 반도체 다이(8)의 각 본드패드(6)에 연결되어 내측 방향으로 리디스트리뷰션(re-distribution)된 다수의 배선패턴(20)과, 상기 배선패턴(20) 및 반도체 다이(8)의 상면(2)을 외부 환경으로부터 보호하기 위해 반도체 다이(8)의 상면(2)에 일정두께로 코팅된 보호층(22)과, 상기 배선패턴(20)의 소정 영역에 융착되어 상기 반도체 다이(8)와 외부 장치(도시되지 않음)가 전기적으로 연결되도록 하는 다수의 솔더볼(24)로 이루어져 있다.As shown, a conventional semiconductor package has a top surface 2 and a bottom surface 4, a semiconductor die 8 having a plurality of bond pads 6 formed on the top surface 2, and each of the semiconductor die 8; Protects a plurality of wiring patterns 20 connected to the bond pads 6 and re-distributed inward and the upper surface 2 of the wiring patterns 20 and the semiconductor die 8 from an external environment. The semiconductor layer 8 and the external device (not shown) are fused to the protective layer 22 coated on the upper surface 2 of the semiconductor die 8 to a predetermined thickness, and to a predetermined region of the wiring pattern 20. ) Is composed of a plurality of solder balls 24 to be electrically connected.
이러한 반도체 패키지는 반도체 다이(8)의 전기적 신호가 본드패드(6), 배선패턴(20) 및 솔더볼(24)을 통하여 외부 장치로 전달되고, 외부 장치의 전기적 신호는 솔더볼(24), 배선패턴(20) 및 본드패드(6)를 통하여 반도체 다이(8)에 전달된다.In the semiconductor package, the electrical signal of the semiconductor die 8 is transmitted to the external device through the bond pad 6, the wiring pattern 20, and the solder ball 24, and the electrical signal of the external device is the solder ball 24 and the wiring pattern. And to the semiconductor die 8 via the bond pad 6.
여기서, 상기와 같이 반도체 다이의 본드패드에 솔더볼을 직접 융착하지 않고, 다수의 배선패턴을 이용하여 내측으로 리디스트리뷰션하는 이유는 상기 본드패드의 피치가 너무 작아서 이것에 직접 솔더볼을 융착하기 곤란하기 때문이다. 따라서, 상기 배선패턴의 일단을 상기 본드패드에 연결시키고, 타단을 반도체 다이의 상면중 내측 방향으로 리디스트리뷰션함으로써, 이것에 융착되는 솔더볼의 볼 어레이 피치를 충분히 확보한다. 상기와 같이 반도체 다이 내측으로 배선패턴을 재배열하는 방법을 팬인 리디스트리뷰션(fan in re-distribution)이라고도 한다.Here, as described above, the reason why the solder ball is not directly fused to the bond pad of the semiconductor die and using the plurality of wiring patterns is changed inward because the pitch of the bond pad is so small that it is difficult to fusion the solder ball directly to it. to be. Therefore, one end of the wiring pattern is connected to the bond pad and the other end is redistributed in the inward direction of the upper surface of the semiconductor die, thereby sufficiently securing the ball array pitch of the solder balls fused thereto. As described above, a method of rearranging wiring patterns inside the semiconductor die is also referred to as a fan in re-distribution.
한편, 이러한 반도체 패키지는 그 크기가 반도체 다이의 크기가 됨으로써, 한정된 면적내에서 팬인 리디스트리뷰션(fan in re-distribution)을 해야하므로 점차 볼 어레이 피치가 작아질 수 밖에 없으며, 한정된 입출력 갯수로 인하여 적용 가능한 애플리케이션도 점차 작아지는 단점이 있다.On the other hand, since the size of the semiconductor package is the size of the semiconductor die, fan in re-distribution must be performed within a limited area, the ball array pitch is gradually reduced, and due to the limited number of input and output Possible applications also have the drawback of becoming smaller.
더불어, 울트라 칩 사이즈(ultra chip size package)처럼 스탠드 오프 하이트(stand off height)를 크게 하여 언더 필(under fill)을 하지 않기 위해서는 솔더볼의 크기를 크게 할 수 밖에 없으나, 상기와 같이 반도체 다이의 크기가 점차 작아짐으로써 솔더볼의 크기도 점차 작아지는 문제가 있다.In addition, in order to avoid underfilling by increasing the standoff height like the ultra chip size package, the size of the solder ball must be increased. Since the size of the solder ball gradually decreases, there is a problem that the size of the solder ball gradually decreases.
뿐만 아니라, 상기와 같이 0.35 피치(일반적인 팬인 리디스트리뷰션 디자인 규칙)인 WLP(Wafer Level Package) 애플리케이션을 사용하게 되면, 각종 휴대용 기기, PDA(Personal Digital Assistants) 등의 애플리케이션에서 상기 WLP로 인한 마이크로 비아 하이 덴시티 타입의 서브스트레이트(micro via high density type substrate)를 사용할 수 밖에 없으며, 이로 인하여 패키징 비용이 상승하는 문제가 있다.In addition, when using the WLP (Wafer Level Package) application, which is a 0.35 pitch (representative design rule that is a fan, as described above), the micro via high due to the WLP is used in various portable devices, personal digital assistants (PDAs), and the like. Density type substrates (micro via high density type substrate) must be used, which causes a problem in that the packaging cost increases.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 볼 어레이 피치(ball array pitch)를 비교적 크게하여 다양한 애플리케이션(application)에 적용 가능한 반도체 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor package that can be applied to various applications by relatively increasing a ball array pitch.
상기와 같은 본 발명의 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 상면과 하면을 가지며, 상면에는 다수의 본드패드가 형성된 반도체 다이, 상기 반도체 다이가 결합될 수 있도록 일정 깊이의 요홈이 형성되고, 상기 반도체 다이의 상면과 동일면의 상면을 갖는 캐리어, 상기 반도체 다이의 본드패드에 일단이 연결되고, 타단은 상기 캐리어의 상면 또는 상기 반도체 다이의 상면 내측으로 리디스트리뷰션(redistribution)된 다수의 배선패턴, 상기 반도체 다이 및 캐리어 상면에 일정두께로 코팅되어 상기 배선패턴을 회부환경으로부터 보호하는 보호층, 및 상기 반도체 다이 및 캐리어 상면의 배선패턴에 융착된 다수의 솔더볼을 포함하여 이루어진 것을 특징으로 한다.In order to achieve the object of the present invention as described above, the semiconductor package according to the present invention has a top surface and a bottom surface, and a semiconductor die having a plurality of bond pads formed thereon, a recess having a predetermined depth to be coupled to the semiconductor die, A plurality of wiring patterns, one end of which is connected to a carrier having a top surface identical to a top surface of the semiconductor die, and a bond pad of the semiconductor die, and the other end of which is redistributed into the top surface of the carrier or the top surface of the semiconductor die And a protective layer coated on the upper surface of the semiconductor die and the carrier with a predetermined thickness to protect the wiring pattern from an environment, and a plurality of solder balls fused to the wiring pattern on the upper surface of the semiconductor die and the carrier.
상기 캐리어는 실리콘 또는 세라믹중 어느 한 재질로 형성될 수 있다.The carrier may be formed of any one material of silicon or ceramic.
상기 캐리어는 상면에 다수의 수동소자가 결합 또는 형성될 수 있고, 상기 캐리어 상부로 리디스트리뷰션된 배선패턴과 연결될 수 있다.The carrier may be coupled or formed with a plurality of passive elements on an upper surface thereof and may be connected to a wiring pattern that is redistributed to the upper portion of the carrier.
상기 캐리어는 하면을 갖되, 상기 캐리어의 상면과 하면사이의 두께는 상기 반도체 다이의 상면과 하면 사이의 두께보다 크거나 같을 수 있다.The carrier has a bottom surface, and the thickness between the top and bottom surfaces of the carrier may be greater than or equal to the thickness between the top and bottom surfaces of the semiconductor die.
상기 요홈은 측벽이 반도체 다이와 일정거리 이격된 동시에 상기 요홈의 측벽과 반도체 다이 사이에 봉지재가 충진되어 있고, 상기 반도체 다이와 캐리어의 하면은 동일 평면을 이루며, 상기 반도체 다이 및 캐리어의 하면에도 봉지재가 봉지될 수 있다.The groove has sidewalls spaced apart from the semiconductor die at a predetermined distance, and an encapsulant is filled between the sidewall of the groove and the semiconductor die. The bottom surface of the semiconductor die and the carrier form the same plane. Can be.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는 상면과 하면을 가지며, 상면에는 다수의 본드패드가 형성된 다수의 반도체 다이, 상기 다수의 반도체 다이가 각각 결합될 수 있도록 다수의 요홈이 어레이(array)되어 형성되고, 상기 반도체 다이의 상면과 동일면의 상면을 갖는 캐리어, 상기 반도체 다이의 본드패드에 일단이 연결되고, 타단은 상기 캐리어의 상면 또는 상기 반도체 다이의 상면 내측으로 리디스트리뷰션(redistribution)된 다수의 배선패턴, 상기 반도체 다이 및 캐리어 상면에 일정두께로 코팅되어 상기 배선패턴을 회부환경으로부터 보호하는 보호층, 및 상기 반도체 다이 및 캐리어 상면의 배선패턴에 융착된 다수의 솔더볼을 포함하여 이루어질 수 있다.In addition, in order to achieve the above object, a semiconductor package according to the present invention has a top surface and a bottom surface, and a plurality of semiconductor dies having a plurality of bond pads formed thereon, and a plurality of grooves so that the plurality of semiconductor dies may be coupled to each other. An array is formed, the carrier having an upper surface that is the same as the upper surface of the semiconductor die, one end is connected to the bond pad of the semiconductor die, and the other end is disposed inside the upper surface of the carrier or the upper surface of the semiconductor die. a plurality of redistribution wiring patterns, a protective layer coated on the semiconductor die and the upper surface of the carrier with a predetermined thickness to protect the wiring pattern from an environment, and a plurality of solder balls fused to the wiring patterns on the upper surface of the semiconductor die and the carrier. It can be done by.
상기 요홈은 측벽이 반도체 다이와 일정거리 이격된 동시에 상기 요홈의 측벽과 반도체 다이 사이에 봉지재가 충진될 수 있다.The groove may have a sidewall spaced apart from the semiconductor die at a predetermined distance and an encapsulant may be filled between the sidewall of the groove and the semiconductor die.
또한, 상기 모든 반도체 패키지는 상기 캐리어가 하면을 갖되, 상기 캐리어 및 반도체 다이의 하면이 백그라인딩(back grinding)되어, 상기 캐리어의 하면과 반도체 다이의 하면이 동일한 평면을 이룰 수 있다.In addition, all of the semiconductor packages may have a lower surface of the carrier, and the lower surface of the carrier and the semiconductor die may be back ground so that the lower surface of the carrier and the lower surface of the semiconductor die may form the same plane.
상기와 같이 하여 본 발명에 의한 반도체 패키지에 의하면 솔더볼을 반도체 다이의 외측에 형성된 캐리어에도 위치시킬 수 있음으로써, 팬인 리디스트리뷰션(fan in re-distribution) 뿐만 아니라 팬아웃 리디스트리뷰션(fan out re-distribution)도 가능하다. 결국 볼 어레이 피치를 비교적 크게 할 수 있으며, 따라서 입출력 갯수를 보다 자유롭게 증가시켜 적용 가능한 애플리케이션을 증가시킬 수 있는 장점이 있다.According to the semiconductor package according to the present invention as described above, the solder ball can be located on the carrier formed on the outside of the semiconductor die, thereby providing fan out re-distribution as well as fan out re-distribution. Is also possible. As a result, the pitch of the ball array can be made relatively large, and thus, there is an advantage in that the number of applications can be increased by freely increasing the number of input and output.
또한, 볼 어레이 피치와 함께 솔더볼의 크기도 비교적 크게 할 수 있음으로써, 반도체 다이와 외부 장치 사이에 위치되는 솔더볼에 언더필(under fill)을 할 필요가 없고, 보드레벨 테스트(board level test)시에도 신뢰성이 더욱 향상되는 장점이 있다.In addition, the size of the solder balls can be made relatively large along with the ball array pitch, eliminating the need to underfill the solder balls located between the semiconductor die and the external device, and to ensure reliability during board level tests. This has the advantage of being further improved.
더불어, 하나의 캐리어에 다수의 요홈을 형성하고, 상기 요홈에는 반도체 다이를 각각 삽입하는 동시에, 상기 캐리어의 표면에 다수의 수동소자를 형성함으로써, 캐리어 스케일(carrier scale)로 시스템인패키지(SiP:System in Package)의 구현도 가능하다.In addition, a plurality of grooves are formed in one carrier, and a semiconductor die is inserted in each of the grooves, and a plurality of passive elements are formed on the surface of the carrier, thereby forming a system in a package (SiP: carrier). System in Package can also be implemented.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도2a를 참조하면, 본 발명에 의한 반도체 패키지의 평면도가 도시되어 있고, 도2b를 참조하면 도2a의 ii-ii선 단면도가 도시되어 있다.Referring to FIG. 2A, a plan view of a semiconductor package according to the present invention is shown, and referring to FIG. 2B is a sectional view taken along the line ii-ii of FIG.
도시된 바와 같이 본 발명에 의한 반도체 패키지는 상면(2)과 하면(4)을 가지며, 상면(2)에는 다수의 본드패드(6)가 형성된 반도체 다이(8)와, 상기 반도체 다이(8)가 결합될 수 있도록 일정 깊이의 요홈(10)이 형성되고, 상기 반도체 다이(8)의 상면(2)과 동일면의 상면(14)을 갖는 캐리어(18)와, 상기 반도체 다이(8)의 본드패드(6)에 일단이 연결되고, 타단은 상기 캐리어(18)의 상면(14) 또는 상기 반도체 다이(8)의 상면(2) 내측으로 리디스트리뷰션(re-distribution)된 다수의 배선패턴(20)과, 상기 반도체 다이(8) 및 캐리어(18)의 상면(2,14)에 일정두께로 코팅되어 상기 배선패턴(20)을 외부환경으로부터 보호하는 보호층(22)과, 상기 반도체 다이(8) 및 캐리어(18)의 상면(2,14)의 배선패턴(20)에 융착된 다수의 솔더볼(24)로 이루어져 있다.As illustrated, the semiconductor package according to the present invention has a top surface 2 and a bottom surface 4, a semiconductor die 8 having a plurality of bond pads 6 formed on the top surface 2, and the semiconductor die 8. The groove 10 having a predetermined depth is formed to be coupled to each other, the carrier 18 having an upper surface 14 on the same surface as the upper surface 2 of the semiconductor die 8, and a bond of the semiconductor die 8. One end is connected to the pad 6, and the other end of the plurality of wiring patterns 20 are re-distributed into the upper surface 14 of the carrier 18 or the upper surface 2 of the semiconductor die 8. And a protective layer 22 which is coated on the upper surfaces 2 and 14 of the semiconductor die 8 and the carrier 18 to a predetermined thickness to protect the wiring pattern 20 from an external environment, and the semiconductor die ( 8) and a plurality of solder balls 24 fused to the wiring patterns 20 on the upper surfaces 2 and 14 of the carrier 18.
여기서, 상기 캐리어(18)는 실리콘 또는 세라믹 재질로 되어 있으며, 요홈(10)의 깊이 및 폭은 상기 반도체 다이(8)의 두께 및 폭과 같게 되어 있다. 또한, 상기 캐리어(18)의 하면(16)은 상기 반도체 다이(8)의 하면(16)보다 더 아래에 위치됨으로써, 상기 캐리어(18)의 두께가 상기 반도체 다이(8)의 두께보다 더 두껍게 되어 있다.Here, the carrier 18 is made of silicon or ceramic material, and the depth and width of the recess 10 are equal to the thickness and width of the semiconductor die 8. In addition, the lower surface 16 of the carrier 18 is located below the lower surface 16 of the semiconductor die 8 so that the thickness of the carrier 18 is thicker than the thickness of the semiconductor die 8. It is.
상기 반도체 다이(8)의 본드패드(6)에 일단이 연결되고, 타단이 상기 캐리어(18)의 상면(14) 또는 반도체 다이(8)의 상면(2)으로 리디스트리뷰션된 다수의 배선패턴(20)은 통상적인 UBM(Under Bump Metallurgy), 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni) 또는 이의 등가물이 가능하며, 여기서 그 재질을 한정하는 것은 아니다.A plurality of wiring patterns, one end of which is connected to the bond pad 6 of the semiconductor die 8 and the other end of which is redistributed to the upper surface 14 of the carrier 18 or the upper surface 2 of the semiconductor die 8 ( 20) may be conventional UBM (Under Bump metallurgy), copper (Cu), aluminum (Al), chromium (Cr), nickel (Ni) or equivalents thereof, but is not limited thereto.
더불어, 상기 반도체 다이(8) 및 캐리어(18)의 상면(2,14)에 일정두께로 코팅되어 상기 배선패턴(20)을 회부환경으로부터 보호하는 보호층(22)은 통상적인 BCB(Benzo Cyclo Butene), 폴리이미드(Polyimide) 또는 이들의 등가물이 가능하며, 여기서 그 재질을 한정하는 것은 아니다.In addition, the protective layer 22 which is coated on the upper surfaces 2 and 14 of the semiconductor die 8 and the carrier 18 to protect the wiring pattern 20 from the surrounding environment is a conventional Benzo Cyclo. Butene), polyimide or equivalents thereof are possible, but the material is not limited thereto.
한편, 솔더볼(24)은 상술한 바와같이 반도체 다이(8)의 상면(2)뿐만 아니라 캐리어(18)의 상면(14)에도 위치된다. 따라서, 팬인 리디스트리뷰션(fan in re-distribution) 뿐만 아니라 팬아웃 리디스트리뷰션(fan out re-distribution)도 가능하고, 결국 볼 어레이 피치 및 솔더볼의 크기를 비교적 크게 할 수 있다.On the other hand, the solder balls 24 are located not only on the upper surface 2 of the semiconductor die 8 but also on the upper surface 14 of the carrier 18 as described above. Thus, not only fan in re-distribution but also fan out re-distribution are possible, resulting in a relatively large ball array pitch and solder ball size.
도3을 참조하면, 본 발명에 의한 다른 반도체 패키지의 단면이 도시되어 있으며, 이는 도2b와 유사하므로 차이점만을 설명하면 다음과 같다.Referring to FIG. 3, there is shown a cross section of another semiconductor package according to the present invention, which is similar to FIG.
도시된 바와 같이 캐리어(18)는 상면(2,14)에 다수의 수동소자(26)가 결합 또는 형성되어 있으며, 상기 수동소자(26)는 상기 캐리어(18) 상부로 리디스트리뷰션된 배선패턴(20)과 연결되어 반도체 다이(8)와 소정의 전기적 동작을 할 수 있도록 되어 있다. 따라서, 외부장치에 위치되던 각종 수동소자(26)가 캐리어(18)에 결합되거나 또는 직접 형성됨으로써, 그만큼 실장 밀도를 높일 수 있게 된다.As illustrated, a plurality of passive elements 26 are coupled or formed on the upper surfaces 2 and 14, and the passive element 26 is a wiring pattern that is redistributed above the carrier 18. 20 is connected to the semiconductor die 8 so as to perform a predetermined electrical operation. Therefore, the various passive elements 26 located in the external device are coupled to or directly formed on the carrier 18, thereby increasing the mounting density.
도4를 참조하면, 본 발명에 의한 또다른 반도체 패키지의 단면이 도시되어 있으며, 이는 도3과 유사하므로 그 차이점만을 설명하면 다음과 같다.Referring to FIG. 4, there is shown a cross section of another semiconductor package according to the present invention, which is similar to FIG.
도시된 바와 같이 캐리어(18)에 형성된 요홈(도면부호 미도시)은 관통되어 형성되어 있고, 상기 요홈의 측벽(12)과 반도체 다이(8)는 일정거리 이격된 동시에, 상기 이격된 공간에는 봉지재(28)가 충진되어 있다. 또한, 상기 반도체 다이(8)와 캐리어(18)의 하면(4,16)은 동일한 평면을 이루며, 상기 반도체 다이(8) 및 캐리어(18)의 하면(4,16)에도 봉지재(28)가 봉지됨으로써, 상기 봉지재(28)에 의해 상기 캐리어(18) 및 반도체 다이(8)가 일체로 되어 있다.As shown, grooves (not shown) formed in the carrier 18 are formed to penetrate through them, and the sidewalls 12 and the semiconductor die 8 of the grooves are spaced at a predetermined distance and encapsulated in the spaced spaces. Ash 28 is filled. In addition, the semiconductor die 8 and the lower surfaces 4 and 16 of the carrier 18 form the same plane, and the encapsulant 28 is also formed on the lower surfaces 4 and 16 of the semiconductor die 8 and the carrier 18. The carrier 18 and the semiconductor die 8 are integrally formed by the encapsulation material 28 by sealing.
도5를 참조하면, 본 발명에 의한 또다른 반도체 패키지의 단면도가 도시되어 있으며, 이는 도2b와 유사하므로 그 차이점만을 설명하면 다음과 같다.5, there is shown a cross-sectional view of another semiconductor package according to the present invention, which is similar to FIG.
도시된 바와 같이 캐리어(18)에 형성된 요홈(도면부호 미도시)은 관통됨과 동시에, 상기 캐리어(18)의 하면(16)과 반도체 다이(8)의 하면(4)은 동일 평면을 이루고 있다. 이러한 구조는 도2b에 도시된 반도체패키지에서 캐리어(18)의 하면(16)을 일정 두께 이상으로 백그라인딩함으로써 얻어진 구조이며, 도3 및 도4의 반도체패키지에도 그대로 적용될 수 있다. 도면중 미설명 부호 12는 요홈에 형성된 측벽이다.As shown, the groove (not shown) formed in the carrier 18 is penetrated, and the lower surface 16 of the carrier 18 and the lower surface 4 of the semiconductor die 8 are coplanar. This structure is a structure obtained by backgrinding the lower surface 16 of the carrier 18 to a predetermined thickness or more in the semiconductor package shown in FIG. 2B, and can be applied to the semiconductor packages of FIGS. 3 and 4 as it is. Reference numeral 12 in the drawings is a side wall formed in the groove.
도6a 및 도6b를 참조하면, 본 발명에 의한 또다른 반도체패키지의 단면도가 도시되어 있다. 이는 상기한 도3의 반도체패키지와 유사하므로 그 차이점만을 설명한다.6A and 6B, a cross-sectional view of another semiconductor package according to the present invention is shown. Since this is similar to the semiconductor package of FIG. 3 described above, only the difference will be described.
도시된 바와 같이 상면(2)과 하면(4)을 가지며, 상면(2)에는 다수의 본드패드(6)가 형성된 다수의 반도체 다이(8)가 동일면상에 일정 간격을 두고 구비되어 있다. 또한, 상기 다수의 반도체 다이(8)가 각각 결합될 수 있도록 동일면상에 다수의 요홈(10)이 어레이(array)된채 형성되어 있고, 상기 반도체 다이(8)의 상면(2)과 동일면의 상면(14)을 갖는 캐리어(18)가 구비되어 있다. 물론, 상기 반도체 다이(8) 및 캐리어(18)의 상면(2,14)에는 일단이 상기 반도체 다이(8)의 본드패드(6)에 연결되고, 타단은 상기 반도체 다이(8)의 상면(2) 또는 캐리어(18)의 상면(14)에 리디스트리뷰션(redistribution)된 배선패턴(20)이 구비되어 있다.As shown, the upper surface 2 and the lower surface 4 are provided, and the upper surface 2 is provided with a plurality of semiconductor dies 8 formed with a plurality of bond pads 6 at regular intervals on the same surface. In addition, a plurality of grooves 10 are arranged on the same surface in an array so that the plurality of semiconductor dies 8 may be coupled to each other, and an upper surface of the same surface as the upper surface 2 of the semiconductor die 8. The carrier 18 which has 14 is provided. Of course, one end of the semiconductor die 8 and the upper surface (2,14) of the carrier 18 is connected to the bond pad 6 of the semiconductor die 8, the other end of the upper surface ( 2) or a wiring pattern 20 which is redistributed on the upper surface 14 of the carrier 18 is provided.
더불어, 상기 캐리어(18)의 상면에는 상기 배선패턴(20)과 연결된 다수의 수동소자(26)가 형성될 수 있으며, 이와 같이 수동소자(26)가 형성된 경우에는 시스템인패키지(SiP; System in Package)를 이룰 수 있고, 수동소자(26)가 없는 경우에는 단순한 멀티칩모듈(MCM; Multi Chip Module)을 이룰수 있다.In addition, a plurality of passive elements 26 connected to the wiring pattern 20 may be formed on the upper surface of the carrier 18. In the case where the passive elements 26 are formed, a system in package (SiP; Package), and when there is no passive element 26, a simple multi chip module (MCM) can be achieved.
여기서, 상기 캐리어(18)의 하면(16)은 도6a에서와 같이 반도체 다이(8)의 하면(4)보다 더 아래에 위치(즉, 캐리어(18)의 두께가 반도체 다이(8)의 두께보다 더 두꺼움)하거나, 또는 도6b에서와 같이 캐리어(18)의 하면(16)이 백그라인딩되어 상기 반도체 다이(8)의 하면(4)과 캐리어(18)의 하면(16)이 동일 평면을 이룰 수 있다. 물론, 이때 상기 요홈은 캐리어(18)를 관통하여 형성된다.Here, the lower surface 16 of the carrier 18 is located below the lower surface 4 of the semiconductor die 8 as shown in FIG. 6A (ie, the thickness of the carrier 18 is the thickness of the semiconductor die 8). Thicker), or as shown in FIG. 6B, the lower surface 16 of the carrier 18 is back ground so that the lower surface 4 of the semiconductor die 8 and the lower surface 16 of the carrier 18 are coplanar. Can be achieved. Of course, the groove is formed through the carrier 18.
도7a 및 도7b를 참조하면,본 발명에 의한 또다른 반도체패키지의 단면도가 도시되어 있다. 이는 상기한 도4의 반도체패키지와 유사하므로 그 차이점만을 설명한다.7A and 7B, there is shown a cross-sectional view of another semiconductor package according to the present invention. Since this is similar to the semiconductor package of FIG. 4 described above, only the difference will be described.
도시된 바와 같이 상면(2)과 하면(4)을 가지며, 상면(2)에는 다수의 본드패드(6)가 형성된 다수의 반도체 다이(8)가 동일면상에 일정 간격을 두고 구비되어 있다. 또한, 상기 다수의 반도체 다이(8)가 각각 결합될 수 있도록 동일면상에 다수의 요홈(10)이 어레이(array)된채 형성되어 있고, 상기 반도체 다이(8)의 상면(2)과 동일면의 상면(14)을 갖는 캐리어(18)가 구비되어 있다. 여기서, 상기 요홈(10)의 측벽(12)과 반도체 다이(8)의 측벽 사이에는 소정 공간이 형성되어 있으며, 이러한 공간에는 봉지재(28)가 충진되어 있음으로써, 요홈(10) 내측의 반도체 다이(8)가 안정적으로 고정될 수 있도록 되어 있다.As shown, the upper surface 2 and the lower surface 4 are provided, and the upper surface 2 is provided with a plurality of semiconductor dies 8 formed with a plurality of bond pads 6 at regular intervals on the same surface. In addition, a plurality of grooves 10 are arranged on the same surface in an array so that the plurality of semiconductor dies 8 may be coupled to each other, and an upper surface of the same surface as the upper surface 2 of the semiconductor die 8. The carrier 18 which has 14 is provided. Here, a predetermined space is formed between the sidewall 12 of the recess 10 and the sidewall of the semiconductor die 8, and the encapsulant 28 is filled in such a space, thereby forming a semiconductor inside the recess 10. The die 8 is designed to be stably fixed.
또한, 상기 캐리어(18)의 하면은 도7a에서와 같이 반도체 다이(8)의 하면(4)보다 더 아래에 위치(즉, 캐리어(18)의 두께가 반도체 다이(8)의 두께보다 더 두꺼움)하거나, 또는 도7b에서와 같이 캐리어(18)의 백그라인딩에 의해 상기 반도체 다이(8)의 하면(4)과 캐리어(18)의 하면(16)이 동일 평면을 이룰 수 있다. 물론, 이때에는 상기 요홈은 캐리어(18)를 관통하여 형성된다.Further, the lower surface of the carrier 18 is located below the lower surface 4 of the semiconductor die 8 as shown in FIG. 7A (ie, the thickness of the carrier 18 is thicker than the thickness of the semiconductor die 8). Alternatively, as shown in FIG. 7B, the bottom surface 4 of the semiconductor die 8 and the bottom surface 16 of the carrier 18 may be coplanar by backgrinding the carrier 18. Of course, at this time, the groove is formed through the carrier 18.
이러한 본 발명에 의한 반도체 패키지의 제조 방법을 설명하면 다음과 같다.The manufacturing method of the semiconductor package according to the present invention is as follows.
먼저, 일정 깊이 및 폭으로 요홈(10)이 형성된 캐리어(18)를 제공한다. 상기 캐리어(18)는 실리콘 또는 세라믹이 이용될 수 있으며, 요홈(10) 외측의 상면(14)에는 다수의 수동소자(26)가 결합되거나 또는 직접 형성될 수 있다. 여기서, 상기 요홈(10)은 일정 거리를 두고 동일한 깊이로 다수가 형성될 수 있다.First, the carrier 18 in which the groove 10 is formed at a predetermined depth and width is provided. The carrier 18 may be made of silicon or ceramic, and a plurality of passive elements 26 may be coupled to or directly formed on the upper surface 14 of the groove 10. Here, the groove 10 may be formed a plurality of the same depth at a predetermined distance.
이어서, 상기 캐리어(18)의 요홈(10)에 다수의 본드패드(6)가 형성된 반도체 다이(8)를 결합시킨다. 이때, 상기 반도체 다이(8)의 두께와 상기 캐리어(18)의 요홈(10) 깊이는 동일하게 되도록 함으로써, 상기 반도체 다이(8)의 상면(2) 및 캐리어(18)의 상면(14)이 동일한 평면이 되도록 한다. 물론, 캐리어(18)에 다수의 요홈(10)이 형성된 경우 상기 각각의 요홈(10)에 모두 반도체 다이(8)가 결합된다. 또한, 상기 요홈(10)의 폭과 반도체 다이(8)의 폭은 같거나 또는 상기 요홈(10)의 폭이 반도체 다이(8)의 폭보다 약간 클 수 있다.Subsequently, the semiconductor die 8 having the plurality of bond pads 6 formed therein is coupled to the recess 10 of the carrier 18. At this time, the thickness of the semiconductor die 8 and the depth of the recess 10 of the carrier 18 are the same, so that the upper surface 2 of the semiconductor die 8 and the upper surface 14 of the carrier 18 Make it the same plane. Of course, when the plurality of grooves 10 are formed in the carrier 18, the semiconductor die 8 is coupled to each of the grooves 10. In addition, the width of the groove 10 and the width of the semiconductor die 8 may be the same or the width of the groove 10 may be slightly larger than the width of the semiconductor die 8.
이어서, 상기 반도체 다이(8)의 본드패드(6)에 일단이 연결되고, 타단은 상기 캐리어(18)의 상면(14) 또는 상기 반도체 다이(8)의 상면(2) 내측으로 팬아웃 리디스트리뷰션(fan out re-distribution) 및 팬인 리디스트리뷰션(fan in re-distribution)이 되도록 배선패턴(20)을 형성한다. 여기서, 상기 요홈(10)의 폭이 반도체 다이(8)의 폭보다 약간 클 경우에는 상기 요홈의 측벽(12)과 반도체 다이(8)의 측벽 사이에 봉지재(28)를 충진한 후, 배선패턴(20)을 형성한다.Subsequently, one end is connected to the bond pad 6 of the semiconductor die 8, and the other end is fand out into the upper surface 14 of the carrier 18 or the upper surface 2 of the semiconductor die 8. The wiring pattern 20 is formed to be fan out re-distribution and fan in re-distribution. Here, when the width of the groove 10 is slightly larger than the width of the semiconductor die 8, the encapsulant 28 is filled between the side wall 12 of the groove and the side wall of the semiconductor die 8, and then wiring The pattern 20 is formed.
이어서, 상기 캐리어(18) 및 반도체 다이(8)의 상면(2,14)의 배선패턴(20)을 외부 환경으로부터 보호하기 위해 표면에 BCB(Benzo Cyclo Butene) 또는 폴리이미드(polyimide)를 일정 두께로 코팅하여 보호층(22)을 형성한다. 여기서, 상기 배선패턴(20)중 일부 영역은 상부로 오픈되도록 한다. 여기서, 상기 캐리어(18)의 하면(16)은 백그라인딩을 통하여 더욱 얇게 함으로써, 상기 캐리어(18)의 하면(16)과 반도체 다이(8)의 하면(4)이 동일 평면이 되도록 할 수도 있다.Subsequently, BCB (Benzo Cyclo Butene) or polyimide (polyimide) is formed on the surface of the carrier 18 and the wiring patterns 20 on the upper surfaces 2 and 14 of the semiconductor die 8 to protect the external environment. Coating to form a protective layer (22). Here, some regions of the wiring pattern 20 are opened upward. Here, the lower surface 16 of the carrier 18 may be made thinner through backgrinding so that the lower surface 16 of the carrier 18 and the lower surface 4 of the semiconductor die 8 may be coplanar. .
마지막으로, 상기 보호층(22)을 통해서 상부로 노출된 배선패턴(20)에 각각 솔더볼(24)을 융착함으로써, 외부 장치에 실장 가능한 형태가 되도록 함으로써, 반도체 패키지의 제조가 완료되도록 한다.Finally, the solder balls 24 are fused to the wiring patterns 20 exposed through the protective layer 22 to form a mountable form in an external device, thereby completing the manufacture of the semiconductor package.
한편, 상기 캐리어(18)에 형성된 요홈(10)의 폭이 반도체 다이(8)의 폭보다 크고, 또한 캐리어(18)의 두께와 반도체 다이(8)의 두께가 동일한 경우에는 상기 캐리어(18)의 요홈(10)에 반도체 다이(8)가 위치시킨 후 임시로 접착 테이프로, 상기 반도체 다이(8)가 캐리어(18)의 요홈(10) 내측에 위치도록 한다. 이 상태에서 상기와 같은 방법으로 배선패턴(20) 및 보호층(22)을 형성하고, 이어서 상기 접착테이프를 제거한 후 상기 요홈(10)의 측벽(12)과 반도체 다이(8)의 측면 사이 그리고, 캐리어(18)와 반도체 다이(8)의 하면(4,16)에 봉지재(28)를 봉지함으로써, 상기 반도체 다이(8)와 캐리어(18)가 일체가 되도록 한다. 물론, 마지막으로 상기 배선패턴(20)에 다수의 솔더볼(24)을 융착함으로써, 반도체 패키지의 제조가 완료되도록 한다.On the other hand, when the width of the groove 10 formed in the carrier 18 is larger than the width of the semiconductor die 8, and the thickness of the carrier 18 is the same as the thickness of the semiconductor die 8, the carrier 18 is used. After the semiconductor die 8 is positioned in the recess 10 of the semiconductor die 8, the semiconductor die 8 is temporarily positioned inside the recess 10 of the carrier 18 with an adhesive tape. In this state, the wiring pattern 20 and the protective layer 22 are formed in the same manner as described above, and then, after the adhesive tape is removed, between the sidewall 12 of the groove 10 and the side surface of the semiconductor die 8; The encapsulant 28 is encapsulated on the lower surfaces 4 and 16 of the carrier 18 and the semiconductor die 8 so that the semiconductor die 8 and the carrier 18 are integrated. Of course, finally, the plurality of solder balls 24 are fused to the wiring pattern 20, so that the manufacture of the semiconductor package is completed.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 본 발명의 범주와 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, various modified embodiments may be possible without departing from the scope and spirit of the present invention.
따라서 본 발명에 의한 반도체 패키지에 의하면 솔더볼을 반도체 다이의 외측에 형성된 캐리어에도 위치시킬 수 있음으로써, 팬인 리디스트리뷰션(fan in re-distribution) 뿐만 아니라 팬아웃 리디스트리뷰션(fan out re-distribution)도 가능하다. 결국 볼 어레이 피치를 비교적 크게 할 수 있으며, 따라서 입출력 갯수를 보다 자유롭게 증가시켜 적용 가능한 애플리케이션을 증가시킬 수 있는 효과가 있다.Therefore, according to the semiconductor package according to the present invention, the solder balls may be positioned on a carrier formed on the outside of the semiconductor die, thereby allowing fan out re-distribution as well as fan in re-distribution. Do. As a result, the ball array pitch can be made relatively large, and thus, the number of inputs and outputs can be increased more freely, thereby increasing the applicable applications.
또한, 볼 어레이 피치와 함께 솔더볼의 크기도 비교적 크게 할 수 있음으로써, 반도체 다이와 외부 장치 사이에 위치되는 솔더볼에 언더필(under fill)을 할 필요가 없고, 보드레벨 테스트(board level test)시에도 신뢰성이 더욱 향상되는 효과가 있다.In addition, the size of the solder balls can be made relatively large along with the ball array pitch, eliminating the need to underfill the solder balls located between the semiconductor die and the external device, and to ensure reliability during board level tests. This further improves the effect.
더불어, 하나의 캐리어에 다수의 요홈을 형성하고, 상기 요홈에는 반도체 다이를 각각 삽입하는 동시에, 상기 캐리어의 표면에 다수의 수동소자를 형성함으로써, 캐리어 스케일(carrier scale)로 시스템인패키지(SiP:System In Package) 또는 멀티칩모듈(MCM; Multi Chip Module)의 구현도 가능한 효과가 있다.In addition, a plurality of grooves are formed in one carrier, and a semiconductor die is inserted in each of the grooves, and a plurality of passive elements are formed on the surface of the carrier, thereby forming a system in a package (SiP: carrier). System In Package (MCM) or Multi Chip Module (MCM) can also be implemented.
도1a는 종래의 반도체 패키지를 도시한 평면도이고, 도1b는 도1a의 i-i선 단면도이다.FIG. 1A is a plan view illustrating a conventional semiconductor package, and FIG. 1B is a cross-sectional view taken along line i-i of FIG. 1A.
도2a는 본 발명에 의한 반도체 패키지를 도시한 평면도이고, 도2b는 도2a의 ii-ii선 단면도이다.FIG. 2A is a plan view showing a semiconductor package according to the present invention, and FIG. 2B is a sectional view taken along the line ii-ii of FIG. 2A.
도3은 본 발명에 의한 다른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view showing another semiconductor package according to the present invention.
도4는 본 발명에 의한 또다른 반도체 패키지를 도시한 단면도이다.4 is a cross-sectional view showing another semiconductor package according to the present invention.
도5는 본 발명에 의한 또다른 반도체패키지를 도시한 단면도이다.5 is a cross-sectional view showing another semiconductor package according to the present invention.
도6a 및 도6b는 본 발명에 의한 또다른 반도체패키지를 도시한 단면도이다.6A and 6B are cross-sectional views showing another semiconductor package according to the present invention.
도7a 및 도7b는 본 발명에 의한 또다른 반도체패키지를 도시한 단면도이다.7A and 7B are cross-sectional views showing another semiconductor package according to the present invention.
-도면중 주요 부호에 대한 설명-Description of the main symbols in the drawings
2; 상면 4; 하면2; Top 4; if
6; 본드패드 8; 반도체 다이6; Bond pad 8; Semiconductor die
10; 요홈 12; 측벽10; Groove 12; Sidewall
14; 상면 16; 하면14; Top 16; if
18; 캐리어 20; 배선패턴18; Carrier 20; Wiring pattern
22; 보호층 24; 솔더볼22; Protective layer 24; Solder ball
26; 수동소자 28; 봉지재26; Passive element 28; Encapsulant
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0045378A KR100485111B1 (en) | 2002-07-31 | 2002-07-31 | chip size package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0045378A KR100485111B1 (en) | 2002-07-31 | 2002-07-31 | chip size package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040012028A KR20040012028A (en) | 2004-02-11 |
| KR100485111B1 true KR100485111B1 (en) | 2005-04-27 |
Family
ID=37320052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0045378A KR100485111B1 (en) | 2002-07-31 | 2002-07-31 | chip size package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100485111B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818116B1 (en) | 2007-06-20 | 2008-03-31 | 주식회사 하이닉스반도체 | Semiconductor package |
| KR20160083388A (en) * | 2014-12-30 | 2016-07-12 | 주식회사 네패스 | Semiconductor Package and Manufacturing Method Thereof |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7723210B2 (en) | 2002-11-08 | 2010-05-25 | Amkor Technology, Inc. | Direct-write wafer level chip scale package |
| US6905914B1 (en) | 2002-11-08 | 2005-06-14 | Amkor Technology, Inc. | Wafer level package and fabrication method |
| KR100618892B1 (en) | 2005-04-13 | 2006-09-01 | 삼성전자주식회사 | Semiconductor package accomplishing a fan-out structure through wire bonding |
| US7572681B1 (en) | 2005-12-08 | 2009-08-11 | Amkor Technology, Inc. | Embedded electronic component package |
| KR100850286B1 (en) * | 2006-01-18 | 2008-08-04 | 삼성전자주식회사 | Semiconductor chip package attached electronic device and integrated circuit module having the same |
| KR101101435B1 (en) * | 2010-02-24 | 2012-01-02 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor device and manufacturing method thereof |
| US9721872B1 (en) | 2011-02-18 | 2017-08-01 | Amkor Technology, Inc. | Methods and structures for increasing the allowable die size in TMV packages |
| TWI474444B (en) * | 2011-12-28 | 2015-02-21 | Princo Corp | Package method of thin multi-layer substrate |
| US9799592B2 (en) | 2013-11-19 | 2017-10-24 | Amkor Technology, Inc. | Semicondutor device with through-silicon via-less deep wells |
| KR101366461B1 (en) | 2012-11-20 | 2014-02-26 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor device and manufacturing method thereof |
| KR101488590B1 (en) | 2013-03-29 | 2015-01-30 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor device and manufacturing method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321085A (en) * | 1996-05-30 | 1997-12-12 | Toshiba Corp | Semiconductor device and its assembling method |
| KR19980066540A (en) * | 1997-01-25 | 1998-10-15 | 문정환 | Carrier fray and substrate and manufacturing method of ball grid array package using them |
| KR19990049558A (en) * | 1997-12-13 | 1999-07-05 | 구본준 | Semiconductor package and manufacturing method |
| JPH11233678A (en) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Manufacture of ic package |
| KR20010017024A (en) * | 1999-08-06 | 2001-03-05 | 윤종용 | Chip scale type semiconductor package |
-
2002
- 2002-07-31 KR KR10-2002-0045378A patent/KR100485111B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09321085A (en) * | 1996-05-30 | 1997-12-12 | Toshiba Corp | Semiconductor device and its assembling method |
| KR19980066540A (en) * | 1997-01-25 | 1998-10-15 | 문정환 | Carrier fray and substrate and manufacturing method of ball grid array package using them |
| KR19990049558A (en) * | 1997-12-13 | 1999-07-05 | 구본준 | Semiconductor package and manufacturing method |
| JPH11233678A (en) * | 1998-02-16 | 1999-08-27 | Sumitomo Metal Electronics Devices Inc | Manufacture of ic package |
| KR20010017024A (en) * | 1999-08-06 | 2001-03-05 | 윤종용 | Chip scale type semiconductor package |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100818116B1 (en) | 2007-06-20 | 2008-03-31 | 주식회사 하이닉스반도체 | Semiconductor package |
| US7884465B2 (en) | 2007-06-20 | 2011-02-08 | Hynix Semiconductor Inc. | Semiconductor package with passive elements embedded within a semiconductor chip |
| KR20160083388A (en) * | 2014-12-30 | 2016-07-12 | 주식회사 네패스 | Semiconductor Package and Manufacturing Method Thereof |
| KR101656269B1 (en) * | 2014-12-30 | 2016-09-12 | 주식회사 네패스 | Semiconductor Package and Manufacturing Method Thereof |
| US9793251B2 (en) | 2014-12-30 | 2017-10-17 | Nepes Co., Ltd. | Semiconductor package and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040012028A (en) | 2004-02-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9607967B1 (en) | Multi-chip semiconductor package with via components and method for manufacturing the same | |
| US6768190B2 (en) | Stack type flip-chip package | |
| KR100511728B1 (en) | Compact semiconductor device capable of mounting a plurality of semiconductor chips with high density and method of manufacturing the same | |
| TWI421987B (en) | Wafer level integration package | |
| US7829961B2 (en) | MEMS microphone package and method thereof | |
| US6822324B2 (en) | Wafer-level package with a cavity and fabricating method thereof | |
| US8901732B2 (en) | Semiconductor device package and method | |
| US20090027863A1 (en) | Method for making a semiconductor multipackage module including a processor and memory package assemblies | |
| US20170338175A1 (en) | Semiconductor package assembly | |
| US20130026609A1 (en) | Package assembly including a semiconductor substrate with stress relief structure | |
| US20050202593A1 (en) | Flip chip packaging process and structure thereof | |
| KR100485111B1 (en) | chip size package | |
| US11848265B2 (en) | Semiconductor package with improved interposer structure | |
| CN111403377A (en) | Packaging structure | |
| KR20210057853A (en) | Semiconductor package and method of fabricating the same | |
| US20050168952A1 (en) | Semiconductor package | |
| US20230411349A1 (en) | Semiconductor device packages and methods of manufacturing the same | |
| US20220384390A1 (en) | Semiconductor device package having dummy dies | |
| KR100885419B1 (en) | Package-On-Package PoP Structure | |
| TW202310273A (en) | Semiconductor device package for method of forming the same | |
| WO2017216918A1 (en) | Semiconductor device | |
| US20110031594A1 (en) | Conductor package structure and method of the same | |
| US11201142B2 (en) | Semiconductor package, package on package structure and method of froming package on package structure | |
| US20190214359A1 (en) | Semiconductor packages | |
| US20240055405A1 (en) | Semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130411 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140410 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160412 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180404 Year of fee payment: 14 |