KR100483825B1 - High Resolution Multi-Phase Clock Generator Based On Array Of Delay Locked Loops - Google Patents
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Abstract
본 발명은 어레이 구조를 이용하여 지연 셀의 지연 시간보다 더 적은 시간을 해상도로 가지는 다 위상 클럭 발생기 회로에 관한 것으로, 지연이 입력 클럭 신호에 로킹(locking)되어져 다 위상 클럭 신호들을 만드는 주 지연-로킹 루프와 여러 개의 보조 지연-로킹 루프들로 이루어진 다 위상 클럭 발생기 회로에 있어서, 상기 주 지연-로킹 루프와 상기 보조 지연-로킹 루프는, 각각 다 위상 클럭들의 발생을 위한 여러 개의 지연 셀들로 이루어진 지연라인과, 상기 지연 라인을 통과한 신호와 비교 신호의 위상을 비교하는 위상 비교기와, 상기 두 신호의 위상이 다른 경우 위상 차이에 비례하는 신호를 만들어 내는 챠지 펌프 회로와, 상기 챠지 펌프의 출력 신호를 필터링하여 지연 라인의 지연 셀들의 제어 전압으로 사용하게 하는 필터로 이루어지고, 상기 보조 지연-로킹 루프의 지연라인과 위상 비교기의 입력으로 다른 위상의 클럭 신호를 사용한다.The present invention relates to a multi-phase clock generator circuit having an resolution less than the delay time of a delay cell using an array structure, wherein the delay is locked to the input clock signal to produce a main delay-producing multi-phase clock signals. In a multi-phase clock generator circuit consisting of a locking loop and several auxiliary delay-locking loops, the main delay-locking loop and the auxiliary delay-locking loop each consist of several delay cells for the generation of multi-phase clocks. A phase comparator for comparing the delay line, the signal passing through the delay line and the phase of the comparison signal, a charge pump circuit for generating a signal proportional to a phase difference when the phases of the two signals are different, and the output of the charge pump; A filter for filtering the signal to use as a control voltage of the delay cells of the delay line; Division delay in the delay line and the input of the phase comparator of the locking loop uses a clock signal of a different phase.
Description
본 발명은 다 위상 클럭 발생기 회로에 관한 것으로, 보다 상세하게는 주 지연-로킹 루프는 클럭의 한 주기 시간에 동기 시키고 보조 지연-로킹 루프는 클럭의 한 주기 시간에 주 지연-로킹 루프의 단위 지연 셀의 지연 시간을 더한 시간에 동기 시켜 각 보조 지연-로킹 루프들의 지연 셀들의 출력 위상이 서로 교차하도록 하여 고해상도의 다 위상 클럭들을 구현한 고해상도 다 위상 클럭 발생기 회로에 관한 것이다.The present invention relates to a multi-phase clock generator circuit, more specifically, the main delay-locking loop is synchronized to one cycle time of the clock and the auxiliary delay-locking loop is the unit delay of the main delay-locking loop at one cycle time of the clock. The present invention relates to a high resolution multi-phase clock generator circuit implementing high resolution multi-phase clocks by synchronizing the delay times of the cells with the output phases of the delay cells of the respective auxiliary delay-locking loops.
다 위상 클럭 발생기 회로는 로직 분석기나 샘플링 스코프 등의 고성능 측정 장비와 고속 클럭 데이터 복원을 필요로 하는 고속 통신 장비에 필수적인 부분이다. 특히 고해상도는 이런 장비들의 성능을 향상시키는데 지대한 역할을 한다.Multi-phase clock generator circuits are an integral part of high-performance measurement equipment, such as logic analyzers and sampling scopes, and high-speed communications equipment that requires high-speed clock data recovery. In particular, high resolution plays a huge role in improving the performance of these devices.
이러한 다위상 클럭 발생기는 도 1에 도시한 바와 같이 다수의 지연 셀로 구성된 지연라인과, 위상 비교기, 챠지 펌프 회로 및 필터로 이루어져 있다. 상기 지연라인은 입력 클럭 신호를 지연시키는 역할을 하며, 상기 위상 비교기는 지연라인을 통과한 지연 입력 신호와 기준 입력 신호의 위상을 비교하며, 상기 위상비교기의 위상 비교 결과에 따라 챠지 펌프 회로와 필터는 지연라인의 제어 전압을 조정하여 지연라인의 지연시간을 변화시켜 지연라인을 통과한 지연 입력 신호와 기준 입력 신호의 위상이 일치하도록 만들어 준다.As shown in FIG. 1, the multiphase clock generator includes a delay line including a plurality of delay cells, a phase comparator, a charge pump circuit, and a filter. The delay line serves to delay an input clock signal, and the phase comparator compares the phase of the delayed input signal passing through the delay line and the reference input signal, and according to the phase comparison result of the phase comparator, the charge pump circuit and the filter. By adjusting the control voltage of the delay line, the delay time of the delay line is changed so that the phase of the delay input signal and the reference input signal passed through the delay line coincide.
그러나, 도 1에 도시한 기존의 다 위상 클럭 발생기는 최대로 구현할 수 있는 해상도가 지연 셀의 지연 시간에 비례하기 때문에 고해상도 구현에 문제점이 많다. However, the conventional multi-phase clock generator shown in FIG. 1 has a problem in implementing a high resolution because the maximum resolution can be proportional to the delay time of the delay cell.
또한, 링 발진기를 이용하여 다중 위상 신호를 출력하고 그 다중 위상 출력 중에서 각 주기에 따라 최소 위상오차를 갖는 위상 신호를 분주하여 출력하며, 그 출력을 피드백 받아 위상 오차를 보정하여 부동 소수점 주파수의 클럭을 출력하는 부동 소수점 주파수 합성기(대한민국공개특허 2001-0058868)와 거짓 로킹에 대한 보호를 제공하여 넓은 주파수 범위에서 한 세트의 멀티-위상 클럭을 발생시키는 클럭 발생기(대한민국공개특허 2000-0077451)의 경우는, 각 위상 신호간의 최소 차이가 링 발진기나 지연 루프의 지연 셀의 최소 지연에 의해 결정된다. 이 위상간의 차이를 지연 셀의 최소 지연보다 더 줄이기 위해 도 2와 같이 어레이 형태의 링 발진기를 사용한 다 위상 클럭 발생기(미국특허 5,475,344, 미국특허 5,717,362)가 개발되었다. 이 발명에서는 링 발진기를 이루는 각 지연 셀이 전 단의 링 발진기 출력과 현재 단의 링 발진기의 전 지연 셀의 출력을 혼합하도록 만들어 단위 지연 셀의 지연 보다 더 적은 위상 차이를 가진 다 위상 클럭을 구현하였다. 그러나, 이 다 위상 클럭 발생기는 여러 개의 링 발진기를 서로 묶어 두었기 때문에 클럭 발생기가 안정된 로킹 상태에 도달하는데 굉장히 많은 시간이 걸리는 단점이 있다. 그리고, 지연 셀의 개수와 링 발진기의 단수가 배수 관계를 가질 수 없으므로 2의 승수개의 다 위상 클럭을 발생하지 못하는 단점이 있다.In addition, a multi-phase signal is output by using a ring oscillator, and a phase signal having a minimum phase error is divided and output according to each period among the multi-phase outputs. In the case of a clock generator for generating a set of multi-phase clocks in a wide frequency range by providing a floating point frequency synthesizer (Korea Patent Publication No. 2001-0058868) that outputs The minimum difference between each phase signal is determined by the minimum delay of the ring oscillator or delay cell of the delay loop. In order to reduce the difference between the phases more than the minimum delay of the delay cells, a multi-phase clock generator (US Patent 5,475, 344, US Patent 5,717, 362) using an array-type ring oscillator has been developed as shown in FIG. The present invention implements a multi-phase clock with less phase difference than the delay of the unit delay cell by making each delay cell of the ring oscillator mix the output of the previous stage oscillator and the output of the previous stage oscillator cell. It was. However, since this multi-phase clock generator has several ring oscillators tied together, the clock generator takes a very long time to reach a stable locking state. In addition, since the number of delay cells and the number of stages of the ring oscillator cannot have a multiple relationship, a multiplier clock of two multipliers cannot be generated.
로킹 시간 문제를 해결하기 위해서 어레이 형태의 링 발진기 대신에 도 3과 같이 어레이 형태의 지연-로킹 루프를 사용한 다 위상 클럭 발생기가 개발되었다(Jorgen Christiasen. An Integrated High Resolution CMOS Timing Generator Based on an Array of Delay Locked Loops, IEEE Journal of Solid State Circuits, Vol. 31, No. 7, pp952-957, Jul. 1996). 이 발명에서는 주 지연-로킹 루프의 지연 셀의 개수와 보조 지연-로킹 루프의 지연 셀의 개수를 배수 관계가 아닌 개수를 사용하여 각 보조 지연-로킹 루프의 출력들이 서로 교차하도록 설계되었다. 하지만, 이 구조도 주 지연-로킹 루프의 지연 셀의 수와 보조 지연-로킹 루프들의 지연 셀의 수가 배수 관계를 가질 수 없으므로 2의 승수개의 다 위상 클럭을 발생하지 못하는 단점을 그대로 가지고 있다.In order to solve the locking time problem, a multi-phase clock generator using an array-type delay-locking loop instead of an array-type ring oscillator has been developed (Jorgen Christiasen.An Integrated High Resolution CMOS Timing Generator Based on an Array of Delay Locked Loops, IEEE Journal of Solid State Circuits, Vol. 31, No. 7, pp952-957, Jul. 1996). In the present invention, the outputs of the respective secondary delay-locking loops are designed to cross each other by using the number of delay cells of the primary delay-locking loop and the number of delay cells of the secondary delay-locking loop rather than a multiple. However, this structure also has the disadvantage of not generating a multiplier of two multipliers since the number of delay cells of the main delay-locking loop and the number of delay cells of the auxiliary delay-locking loops cannot have a multiple relationship.
본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로, 어레이 구조를 이용하여 지연 셀의 지연 시간보다 더 적은 시간을 해상도로 가지는 다 위상 클럭 발생기 회로를 제공하고자 함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object thereof is to provide a multi-phase clock generator circuit having a resolution less than the delay time of a delay cell using an array structure.
상기와 같은 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 다 위상 클럭 발생기 회로는, 지연이 입력 클럭 신호에 로킹(locking)되어져 다 위상 클럭 신호들을 만드는 주 지연-로킹 루프와 여러 개의 보조 지연-로킹 루프들로 이루어진 다 위상 클럭 발생기 회로에 있어서, 상기 주 지연-로킹 루프와 상기 보조 지연-로킹 루프는, 각각 다 위상 클럭들의 발생을 위한 여러 개의 지연 셀들로 이루어진 지연라인과, 상기 지연 라인을 통과한 지연 입력 신호와 기준 입력 신호의 위상을 비교하는 위상 비교기와, 상기 두 신호의 위상이 다른 경우 위상 차이에 비례하는 신호를 만들어 내는 챠지 펌프 회로와, 상기 챠지 펌프의 출력 신호를 필터링하여 지연 라인의 지연 셀들의 제어 전압으로 사용하게 하는 필터로 이루어지고, 상기 보조 지연-로킹 루프의 지연라인의 입력과 위상 비교기의 두 입력 신호중 기준 입력 신호로 주 지연라인에서 만들어진 다 위상 클럭 신호들중 각각 다른 위상의 클럭 신호를 사용하는 것을 특징으로 한다.In order to achieve the above object, a multi-phase clock generator circuit according to an embodiment of the present invention includes a main delay-locking loop and a plurality of auxiliary delays in which delay is locked to an input clock signal to produce multi-phase clock signals. -A multi-phase clock generator circuit consisting of locking loops, wherein the main delay-locking loop and the auxiliary delay-locking loop each comprise a delay line consisting of several delay cells for the generation of multi-phase clocks, and the delay line. A phase comparator for comparing the phase of the delayed input signal and the reference input signal passing through the charge signal, a charge pump circuit for generating a signal proportional to a phase difference when the phases of the two signals are different from each other, and filtering the output signal of the charge pump. A filter for use as the control voltage of the delay cells of the delay line, the support of the auxiliary delay-locking loop Among the two input signals of the soft line input and the phase comparator, a clock signal having a different phase is used among the multi-phase clock signals generated in the main delay line.
여기서, 상기 주 지연-로킹 루프의 지연 라인의 입력으로 입력 클럭 신호를 사용하고, 상기 주 지연-로킹 루프의 위상 비교기의 두 입력으로는 입력 클럭 신호와 지연 라인을 통과한 신호를 사용하는 것이 바람직하다.Here, it is preferable to use an input clock signal as an input of a delay line of the main delay-locking loop, and use an input clock signal and a signal passing through the delay line as two inputs of the phase comparator of the main delay-locking loop. Do.
그리고, 상기 주 지연-로킹 루프의 지연 라인을 통과한 신호는 입력 클럭 신호의 한 주기 지연 시간에 로킹 되어지는 것이 바람직하다.The signal passing through the delay line of the main delay-locking loop is preferably locked at one cycle delay time of the input clock signal.
또, 상기 주 지연-로킹 루프의 각 단위 지연 셀이 입력 클럭 신호의 한 주기 지연 시간을 상기 주 지연-로킹 루프의 지연 라인의 지연 셀의 수로 나눈 값의 위상 지연을 가지는 것이 바람직하다.Preferably, each unit delay cell of the main delay-locking loop has a phase delay equal to one cycle delay time of the input clock signal divided by the number of delay cells of the delay line of the main delay-locking loop.
또한, 상기 각 보조 지연-로킹 루프의 지연 라인의 입력으로는 상기 주 지연-로킹 루프의 지연 셀들이 만들어 내는 여러 위상 신호 중 하나씩를 사용하고, 상기 각 보조 지연-로킹 루프내에 있는 위상 비교기의 두 입력으로는 자체 지연 라인의 입력으로 사용한 위상 신호보다 지연된 위상을 가지는 상기 주 지연-로킹 루프의 한 신호와 지연 라인을 통과한 신호를 사용하는 것이 바람직하다.In addition, the input of the delay line of each auxiliary delay-locking loop is used as one of several phase signals generated by the delay cells of the main delay-locking loop, and the two inputs of the phase comparators within each auxiliary delay-locking loop. For example, it is preferable to use one signal of the main delay-locking loop having a delayed phase and a signal passing through the delay line rather than the phase signal used as the input of the self delay line.
또, 상기 보조 지연-로킹 루프의 지연 라인을 통과한 신호는 지연 라인의 입력으로 사용된 위상 신호의 한 주기 지연 시간에 지연 라인의 입력 위상 신호와 위상 비교기의 입력으로 사용된 두 신호 중 지연 라인을 통과한 신호 외의 다른 입력 신호와의 위상 차이를 더한 시간에 로킹되어지는 것이 바람직하다.In addition, the signal passing through the delay line of the auxiliary delay-locking loop is a delay line between the input phase signal of the delay line and the input signal of the phase comparator during one period delay time of the phase signal used as the input of the delay line. It is preferable to lock at a time obtained by adding a phase difference with an input signal other than the signal passing through.
또한, 상기 보조 지연-로킹 루프의 각 단위 지연 셀은 지연 라인의 입력으로 사용된 위상 신호의 한 주기 지연 시간에 지연 라인의 입력 위상 신호와 위상 비교기의 입력으로 사용된 두 신호 중 지연 라인을 통과한 신호 외의 다른 입력 신호와의 위상 차이를 더한 시간을 보조-지연 로킹 루프의 지연 라인의 지연 셀의 수로 나눈 값의 위상 지연을 가지는 것이 바람직하다.In addition, each unit delay cell of the auxiliary delay-locking loop passes through a delay line of the input phase signal of the delay line and the two signals used as the input of the phase comparator at one cycle delay time of the phase signal used as the input of the delay line. It is desirable to have a phase delay equal to the time obtained by adding a phase difference with another input signal other than one signal divided by the number of delay cells of the delay line of the sub-delay locking loop.
상기와 같은 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 다 위상 클럭 발생기 회로는, 지연이 입력 클럭 신호에 로킹 되어져 다 위상 클럭 신호들을 만드는 주 지연-로킹 루프와 여러 개의 보조 지연-로킹 루프들로 이루어진 다 위상 클럭 발생기 회로에 있어서, 상기 여러 개의 보조 지연-로킹 루프중 어느 하나의 세트 보조 지연-로킹 루프와 상기 주 지연-로킹 루프는, 각각 다 위상 클럭들의 발생을 위한 여러 개의 지연 셀들로 이루어진 지연라인과, 상기 지연 라인을 통과한 지연 입력 신호와 기준 입력 신호의 위상을 비교하는 위상 비교기와, 상기 두 신호의 위상이 다른 경우 위상 차이에 비례하는 신호를 만들어 내는 챠지 펌프 회로와, 상기 챠지 펌프의 출력 신호를 필터링하여 지연 라인의 지연 셀들의 제어 전압으로 사용하게 하는 필터로 이루어지고, 상기 하나의 세트 보조 지연-로킹 루프를 제외한 다른 보조 지연-로킹 루프들은 각각 다 위상 클럭들의 발생을 위한 여러 개의 지연 셀들로 이루어진 지연라인만으로 이루어지고, 상기 지연 라인만 있는 보조 지연-로킹 루프의 지연 라인의 제어 전압은 상기 세트 보조 지연-로킹 루프의 제어전압을 사용하는 것을 특징으로 한다.In order to achieve the above object, a multi-phase clock generator circuit according to another embodiment of the present invention includes a main delay-locking loop and a plurality of auxiliary delay-locking loops in which delay is locked to an input clock signal to produce multi-phase clock signals. 10. A multi-phase clock generator circuit comprising: a set of one of the plurality of auxiliary delay-locking loops, an auxiliary delay-locking loop and a primary delay-locking loop, each of several delay cells for generation of multi-phase clocks. A delay line consisting of: a phase comparator for comparing the phases of the delayed input signal and the reference input signal passed through the delay line; and a charge pump circuit for generating a signal proportional to a phase difference when the phases of the two signals are different from each other; Filter the output signal of the charge pump to use as the control voltage of the delay cells of the delay line Other auxiliary delay-locking loops except for the one set auxiliary delay-locking loop, each consisting of only a delay line consisting of a plurality of delay cells for the generation of multi-phase clocks; The control voltage of the delay line of the locking loop is characterized by using the control voltage of the set auxiliary delay-locking loop.
여기서, 상기 메인 보조 지연-로킹 루프의 지연 라인의 입력으로는 상기 주 지연-로킹 루프의 지연 셀들이 만들어내는 여러 위상 신호 중 하나를 사용하고, 상기 메인 보조 지연-로킹 루프내에 있는 위상 비교기의 두 입력으로는 지연 라인의 입력으로 사용한 위상 신호보다 지연된 위상을 가지는 주 지연-로킹 루프의 한 신호와 지연 라인을 통과한 신호를 사용하는 것이 바람직하다.Here, the input of the delay line of the main auxiliary delay-locking loop uses one of several phase signals generated by the delay cells of the main delay-locking loop, and the two phase comparators within the main auxiliary delay-locking loop. As an input, it is preferable to use one signal of the main delay-locking loop having a delayed phase and a signal passing through the delay line than the phase signal used as the input of the delay line.
또, 상기 지연 라인만 있는 보조 지연-로킹 루프들의 지연 라인의 입력으로는 상기 메인 보조 지연-로킹 루프가 사용한 상기 주 지연-로킹 루프의 위상 신호 외에 다른 위상 신호들을 사용하는 것이 바람직하다.In addition, it is preferable to use phase signals other than the phase signal of the main delay-locking loop used by the main auxiliary delay-locking loop as the input of the delay line of the auxiliary delay-locking loops having only the delay line.
또한, 상기 메인 보조 지연-로킹 루프의 지연 라인을 통과한 신호는 지연 라인의 입력으로 사용된 위상 신호의 한 주기 지연 시간에 지연 라인의 입력 위상 신호와 위상 비교기의 입력으로 사용된 두 신호 중 지연 라인을 통과한 신호 외의 다른 입력 신호와의 위상 차이를 더한 시간에 로킹 되어지는 것이 바람직하다.In addition, the signal passing through the delay line of the main auxiliary delay-locking loop is delayed between the input phase signal of the delay line and the two signals used as the input of the phase comparator at one cycle delay time of the phase signal used as the input of the delay line. It is preferable to lock at a time obtained by adding a phase difference from an input signal other than the signal passing through the line.
또, 상기 메인 보조 지연-로킹 루프의 각 단위 지연 셀이 지연 라인의 입력으로 사용된 위상 신호의 한 주기 지연 시간에 지연 라인의 입력 위상 신호와 위상 비교기의 입력으로 사용된 두 신호 중 지연 라인을 통과한 신호 외의 다른 입력 신호와의 위상 차이를 더한 시간을 상기 메인 보조-지연 로킹 루프의 지연 라인의 지연 셀의 수로 나눈 값의 위상 지연을 가지는 것이 바람직하다. In addition, each unit delay cell of the main auxiliary delay-locking loop has a delay line between the input phase signal of the delay line and the two signals used as the input of the phase comparator at a period delay time of the phase signal used as the input of the delay line. It is preferable to have a phase delay of a time obtained by adding a phase difference with another input signal other than the passed signal by the number of delay cells of the delay line of the main auxiliary delay delay loop.
이하, 본 발명의 실시예에 따른 어레이 지연-로킹 루프를 이용한 고해상도 다 위상 클럭 발생기 회로에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a high resolution multi-phase clock generator circuit using an array delay-locking loop according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명의 일 실시예에 따른 어레이 지연-로킹 루프를 이용한 고해상도 다 위상 클럭 발생기 회로를 도시한 도면이다. 본 발명의 다 위상 클럭 발생기 회로는 하나의 주 지연-로킹 루프와 다수의 보조 지연-로킹 루프들로 이루어져 있다.4 illustrates a high resolution multi-phase clock generator circuit using an array delay-locking loop in accordance with an embodiment of the present invention. The multi-phase clock generator circuit of the present invention consists of one main delay-locking loop and a plurality of auxiliary delay-locking loops.
동 도면에서 주 지연-로킹 루프는 다수의 지연 셀로 구성된 지연라인과, 위상 비교기, 챠지 펌프 회로 및 필터로 이루어져 있다. 상기 지연라인은 입력 클럭 신호를 지연시키는 역할을 하며, 상기 위상 비교기는 지연라인을 통과한 지연 입력 신호와 기준 입력 신호로 사용된 입력 클럭 신호의 위상을 비교하며, 상기 챠지 펌프 회로와 필터는 상기 위상 비교기의 위상 비교 결과에 따라 지연라인의 제어 전압을 조정하여 지연라인의 지연시간을 변화시켜 지연라인을 통과한 지연 입력 신호와 기준 입력 신호로 사용된 입력 클럭 신호의 위상이 일치하도록 만들어 준다.In the figure, the main delay-locking loop consists of a delay line consisting of a plurality of delay cells, a phase comparator, a charge pump circuit and a filter. The delay line serves to delay an input clock signal, and the phase comparator compares a phase of a delayed input signal passing through the delay line and an input clock signal used as a reference input signal, and the charge pump circuit and the filter According to the phase comparison result of the phase comparator, the control voltage of the delay line is adjusted to change the delay time of the delay line so that the phase of the delayed input signal passing through the delay line and the input clock signal used as the reference input signal coincide.
그리고, 보조 지연-로킹 루프들도 다수의 지연 셀로 구성된 지연라인과, 위상 비교기, 챠지펌프 회로 및 필터로 이루어져 있다. The auxiliary delay-locking loops also consist of a delay line consisting of a plurality of delay cells, a phase comparator, a charge pump circuit and a filter.
본 발명의 i번째 보조 지연-로킹 루프에서는 지연라인는 주 지연-로킹 루프의 지연라인에서 (i-1)번째 지연 셀의 출력 클럭신호를 입력으로 받아 지연시키고, 위상비교기는 상기 지연라인을 통과한 신호를 지연 입력 신호로 주 지연-로킹 루프의 지연라인에서 i번째 지연 셀의 출력 클럭신호를 기준 입력 신호로 받아 두 신호의 위상을 비교한다. 다만, 1번째 보조 지연-로킹 루프에서는 지연라인는 주 지연-로킹 루프의 지연라인에서 마지막 지연 셀의 출력 클럭신호를 지연라인의 입력으로 받아 지연시키고, 위상비교기는 상기 지연라인을 통과한 출력 신호를 지연 입력 신호로 주 지연-로킹 루프의 지연라인에서 첫번째 지연 셀의 출력을 기준 입력 신호로 받아 두 클럭신호의 위상을 비교한다.In the i-th auxiliary delay-locking loop of the present invention, the delay line receives an output clock signal of the (i-1) -th delay cell from the delay line of the main delay-locking loop as an input, and a phase comparator passes through the delay line. As the delayed input signal, the output clock signal of the i-th delay cell is received as the reference input signal in the delay line of the main delay-locking loop, and the phases of the two signals are compared. However, in the first auxiliary delay-locking loop, the delay line receives the output clock signal of the last delay cell as the input of the delay line from the delay line of the main delay-locking loop and delays the output signal passing through the delay line. The delayed input signal receives the output of the first delayed cell as the reference input signal from the delay line of the main delay-locking loop and compares the phases of the two clock signals.
각 보조 지연-로킹 루프에서의 챠지 펌프 회로 및 필터는, 각 위상 비교기의 위상 비교 결과에 따라 지연라인의 제어 전압을 조정하여 지연라인의 지연시간을 변화시켜 지연라인을 통과한 지연라인의 출력 신호와 위상 비교기의 기준 입력으로 사용된 클럭 신호의 위상이 일치하도록 만들어 주는 역할을 담당한다.The charge pump circuit and the filter in each auxiliary delay-locking loop adjust the control voltage of the delay line according to the phase comparison result of each phase comparator, change the delay time of the delay line, and then output the output signal of the delay line through the delay line. And the phase of the clock signal used as the reference input of the phase comparator.
도 5는 본 발명의 다른 실시예에 따른 어레이 지연-로킹 루프를 이용한 고해상도 다 위상 클럭 발생기 회로이다. 본 실시예는 도 4의 실시예와는 달리 지연라인, 위상 비교기, 챠지 펌프 회로, 필터를 모두 갖춘 세트 보조 지연-로킹 루프는 하나만 있고 여기에서 만들어지는 지연라인의 제어 전압을 지연 라인만 가지고 있는 다른 보조 지연 라인의 지연 셀에 사용하게 함으로써 전체 회로의 복잡성을 줄인 회로예이다. 그러나, 상기 두 회로의 동작 특성은 동일하다.5 is a high resolution multi-phase clock generator circuit using an array delay-locking loop according to another embodiment of the present invention. Unlike the embodiment of FIG. 4, the present embodiment has only one set auxiliary delay-locking loop having a delay line, a phase comparator, a charge pump circuit, and a filter, and has only a delay line having a control voltage of the delay line created therein. It is an example of a circuit that reduces the complexity of the entire circuit by allowing it to be used for delay cells of other auxiliary delay lines. However, the operating characteristics of the two circuits are the same.
본 발명의 주 지연-로킹 루프는 지연라인의 입력과 위상 비교기의 입력으로 같은 위상의 클럭을 사용하므로, 주 지연-로킹 루프는 입력 클럭의 한 주기 시간에 동기되며 각 지연 셀의 지연 시간은 입력 클럭 신호의 한 주기 시간을 지연라인의 지연 셀의 수로 나눈 시간이 된다.Since the main delay-locking loop of the present invention uses the clock of the same phase as the input of the delay line and the input of the phase comparator, the main delay-locking loop is synchronized with one cycle time of the input clock and the delay time of each delay cell is input. One cycle time of the clock signal is divided by the number of delay cells in the delay line.
그러나, 본 발명의 보조 지연-로킹 루프는, 같은 위상의 클럭 신호를 보조 지연-로킹 루프의 위상 비교기와 지연라인의 입력으로 사용하는 도 3의 다 위상 클럭 발생기와는 달리, 보조 지연-로킹 루프의 지연라인의 입력과 위상 비교기의 기준 입력으로 다른 위상의 클럭 신호를 사용하게 된다. 즉, 보조 지연-로킹 루프의 위상 비교기의 기준 입력으로는 지연라인의 입력보다 주 지연-로킹 루프의 단위 지연 셀의 지연시간 만큼 위상이 지연된 클럭 신호가 사용되게 된다. 이렇게 구현함으로써 각 보조 지연-로킹 루프는 입력 클럭 신호의 한 주기 시간에 주 지연-로킹 루프의 단위 지연 셀의 지연시간을 더한 시간에 동기 되며 보조 지연-로킹 루프의 지연 셀의 지연 시간은 입력 클럭 신호의 한 주기 시간에 주 지연-로킹 루프의 단위 지연 셀의 지연시간을 더한 시간을 보조 지연-로킹 루프의 지연라인의 지연 셀 수로 나눈 시간이 된다.However, the auxiliary delay-locking loop of the present invention, unlike the multi-phase clock generator of Figure 3, which uses the same phase clock signal as the phase comparator and delay line input of the auxiliary delay-locking loop, is an auxiliary delay-locking loop. The clock signal of a different phase is used as the input of the delay line and the reference input of the phase comparator. That is, a clock signal whose phase is delayed by the delay time of the unit delay cell of the main delay-locking loop is used as the reference input of the phase comparator of the auxiliary delay-locking loop. This implementation ensures that each secondary delay-locking loop is synchronized to one cycle time of the input clock signal plus the delay time of the unit delay cell of the primary delay-locking loop, and that the delay time of the delay cells of the secondary delay-locking loop is One cycle time of the signal plus the delay time of the unit delay cell of the main delay-locking loop is divided by the number of delay cells of the delay line of the auxiliary delay-locking loop.
그리고, 각 보조 지연-로킹 루프는 주 지연-로킹 루프의 각 지연 셀의 출력을 입력으로 사용함으로써 각 보조 지연-로킹 루프사이에는 주 지연-로킹 루프의 지연 셀의 지연만큼의 위상 차이가 있게 된다. 주 지연-로킹 루프의 지연 셀의 지연시간과 각 보조 지연-로킹 루프들의 지연 셀의 지연시간, 각 보조 지연-로킹 루프간의 위상 관계들을 고려하면, 각 보조 지연-로킹 루프들의 지연 셀 출력들간의 최소 위상은 입력 클럭 신호의 한 주기 시간을 주 지연-로킹 루프의 지연 셀 수와 보조 지연-로킹 루프의 지연 셀 수의 곱으로 나눈 시간이 된다. 이를 수식으로 표현하면 아래와 같다.Each auxiliary delay-locking loop uses the output of each delay cell of the main delay-locking loop as an input, so that there is a phase difference between the respective delay-locking loops as much as the delay of the delay cells of the main delay-locking loop. . Considering the delay time of the delay cell of the primary delay-locking loop, the delay time of the delay cell of each secondary delay-locking loops, and the phase relationships between the respective delay delay-locking loops, The minimum phase is the time of one cycle of the input clock signal divided by the number of delay cells in the primary delay-locking loop and the number of delay cells in the secondary delay-locking loop. If this is expressed as a formula, it is as follows.
주 지연-로킹 루프의 단위 지연 셀의 지연시간(TMD)과 위상( MD)은 다음과 같다.Delay time (T MD ) and phase of the unit delay cell of the main delay-locking loop ( MD ) is as follows.
TMD = TCLK/MT MD = T CLK / M
MD = (TMD/TCLK )*360o = 360o/M MD = (T MD / T CLK ) * 360 o = 360 o / M
그리고, 보조 지연-로킹 루프의 단위 지연 셀의 지연시간(TAD)과 위상( AD)은 다음과 같다.The delay time T AD and the phase of the unit delay cell of the auxiliary delay-locking loop AD ) is as follows.
TAD = (TCLK + TMD)/NT AD = (T CLK + T MD ) / N
AD = (TAD/TCLK )* 360o = (360o+ MD)/N=(360o+360o/M)/N AD = (T AD / T CLK ) * 360 o = (360 o + MD ) / N = (360 o +360 o / M) / N
또한, i번째 보조 지연-로킹 루프의 j번째 지연 셀의 위상( i,j)은 다음과 같다.Also, the phase of the j th delay cell of the i th auxiliary delay-locking loop ( i, j ) is
i,j = MD*(i-1) + AD*j = (360o/M)*(i-1)+(360o+360o/M)/N)*j i, j = MD * (i-1) + AD * j = (360 o / M) * (i-1) + (360 o +360 o / M) / N) * j
여기서 i = 1,..., M, j = 1, , N이고, M은 주 지연-로킹 루프의 지연 셀과 보조 지연-로킹 루프의 수이며, N은 보조 지연-로킹 루프의 지연 셀의 수이다.Where i = 1, ..., M, j = 1,, N, where M is the number of delay cells and secondary delay-locking loops in the primary delay-locking loop, and N is the number of delay cells in the secondary delay-locking loop It is a number.
예를 들면 4개의 지연 셀을 가진 주 지연-로킹 루프와 4개의 지연 셀을 가진 4개의 보조 지연-로킹 루프로 본 발명의 다 위상 클럭 발생기 회로의 경우 아래의 위상을 가지게 된다.For example, a main delay-locking loop with four delay cells and four auxiliary delay-locking loops with four delay cells would have the following phases for the multi-phase clock generator circuit of the present invention.
주 지연-로킹 루프의 단위 지연 셀의 위상( MD)은 다음과 같다.Phase of the unit delay cell in the main delay-locking loop ( MD ) is as follows.
MD = 360o/M = 360o/4 = 90o MD = 360 o / M = 360 o / 4 = 90 o
보조 지연-로킹 루프의 단위 지연 셀의 위상( AD)은 다음과 같다.Phase of the unit delay cell in the secondary delay-locking loop ( AD ) is as follows.
AD = (360o+MD)/N=(360o+90o)/4 = 112.5o AD = (360 o + MD ) / N = (360 o +90 o ) / 4 = 112.5 o
i번째 보조 지연-로킹 루프의 j번째 지연 셀의 위상( i,j)은 다음과 같다.phase of the j th delay cell of the i th auxiliary delay-locking loop ( i, j ) is
i,j = MD*(i-1) + AD*j = 90o*(i 1)+112.5o*j i, j = MD * (i-1) + AD * j = 90 o * (i 1) +112.5 o * j
1번째 보조 지연-로킹 루프의 1~4번째 지연 셀들의 위상( 1,1, 1,2, 1,3, 1,4)은 다음과 같다.Phase of the 1st to 4th delay cells of the 1st auxiliary delay-locking loop ( 1,1 , 1,2 , 1,3 , 1,4 ) is as follows.
1,1 = 112.5o, 1,2 = 225o, 1,3 = 337.5o, 1,4 = 450o = 90o, 1,1 = 112.5 o , 1,2 = 225 o , 1,3 = 337.5 o , 1,4 = 450 o = 90 o ,
2번째 보조 지연-로킹 루프의 1~4번째 지연 셀들의 위상( 2,1, 2,2, 2,3, 2,4)은 다음과 같다.Phase of the 1st to 4th delay cells of the 2nd secondary delay-locking loop ( 2,1 , 2,2 , 2,3 , 2,4 ) is as follows.
2,1 = 202.5o, 2,2 = 315o, 2,3 = 427.5o = 67.5o, 2,4 = 540o = 180o, 2,1 = 202.5 o , 2,2 = 315 o , 2,3 = 427.5 o = 67.5 o , 2,4 = 540 o = 180 o ,
3번째 보조 지연-로킹 루프의 1~4번째 지연 셀들의 위상( 3,1, 3,2, 3,3, 3,4)은 다음과 같다.Phase of the 1st to 4th delay cells of the 3rd auxiliary delay-locking loop ( 3,1 , 3,2 , 3,3 , 3,4 ) is as follows.
3,1 = 292.5o, 3,2 = 405o = 45o, 3,3 = 517.5o = 157.5o, 3,4 = 630o = 270o, 3,1 = 292.5 o , 3,2 = 405 o = 45 o , 3,3 = 517.5 o = 157.5 o , 3,4 = 630 o = 270 o ,
4번째 보조 지연-로킹 루프의 1~4번째 지연 셀들의 위상( 4,1, 4,2, 4,3, 4,4)은 다음과 같다.Phase of the 1st to 4th delay cells of the 4th secondary delay-locking loop ( 4,1 , 4,2 , 4,3 , 4,4 ) is as follows.
4,1 = 382.5o = 22.5o, 4,2 = 495o = 135o, 4,3 = 607.5o = 247.5o, 4,4 = 720o = 0o 4,1 = 382.5 o = 22.5 o , 4,2 = 495 o = 135 o , 4,3 = 607.5 o = 247.5 o , 4,4 = 720 o = 0 o
이를 위상 순서대로 다시 정리하면 4개의 지연 셀을 가진 주 지연-로킹 루프와 4개의 지연 셀을 가진 4 개의 보조 지연-로킹 루프를 가진 다 위상 클럭 발생기 회로는 0o, 22.5o, 45o, 67.5o, 90o, 112.5o , 135o, 157.5o, 180o, 202.5o, 225o, 247.5o, 270o, 292.5o, 315o, 337.5o의 위상을 가지는 클럭들을 출력하게 된다. 따라서, 상기한 예의 다 위상 클럭 발생기 회로의 최소 위상은Reordering them in order of phase, a multi-phase clock generator circuit with a main delay-locking loop with four delay cells and four auxiliary delay-locking loops with four delay cells is 0 o , 22.5 o , 45 o , 67.5 Outputs clocks with phases o , 90 o , 112.5 o , 135 o , 157.5 o , 180 o , 202.5 o , 225 o , 247.5 o , 270 o , 292.5 o , 315 o and 337.5 o . Therefore, the minimum phase of the multi-phase clock generator circuit of the above example is
minimum = 22.5o = 360o/(N*M) = 360o/(4*4)가 된다. minimum = 22.5 o = 360 o / (N * M) = 360 o / (4 * 4)
도 6은 4개의 지연 셀을 가진 주 지연-로킹 루프와 4개의 지연 셀을 가진 4 개의 보조 지연-로킹 루프를 가진 다 위상 클럭 발생기 회로의 각 지연 셀의 출력 신호 타이밍을 보여 준다.Figure 6 shows the output signal timing of each delay cell of a multi-phase clock generator circuit with a main delay-locking loop with four delay cells and four auxiliary delay-locking loops with four delay cells.
상기한 바와 같이 본 발명은 주 지연-로킹 루프의 지연 셀의 수와 보조 지연-로킹 루프들의 지연 셀의 수에 아무런 제한이 없이 2의 승수개의 다 위상 클럭들을 만들 수 있으며 각 위상 클럭간의 최소 위상은 한 주기 위상을 주 지연-로킹 루프의 지연 셀의 수와 보조 지연-로킹 루프의 지연 셀의 수의 곱으로 나눈 위상이 된다. As described above, the present invention can make multi-phase clocks of two multipliers of 2 without any limitation on the number of delay cells in the main delay-locking loop and the number of delay cells in the auxiliary delay-locking loops, and the minimum phase between each phase clock. Is one phase divided by the product of the number of delay cells of the primary delay-locking loop and the number of delay cells of the secondary delay-locking loop.
한편, 본 발명은 전술한 전형적인 바람직한 실시예들에만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위 내에서 여러 가지로 개량, 변경, 대체 또는 부가하여 실시할 수 있는 것임은 당해 기술분야에 통상의 지식을 가진 자라면 용이하게 이해할 수 있을 것이다. 이러한 개량, 변경, 대체 또는 부가에 의한 실시가 이하의 첨부된 특허청구범위의 범주에 속하는 것이라면 그 기술사상 역시 본 발명에 속하는 것으로 보아야 한다.On the other hand, the present invention is not limited to the above-described typical preferred embodiments, but can be carried out in various ways without departing from the gist of the present invention, various modifications, alterations, substitutions or additions are common in the art Those who have knowledge will easily understand. If the implementation by such improvement, change, replacement or addition falls within the scope of the appended claims, the technical idea should also be regarded as belonging to the present invention.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 주 지연-로킹 루프의 지연 셀의 수와 배수 관계에 있지 않는 수의 지연 셀을 가진 보조 지연-로킹 루프를 사용하여 구현한 기존 발명과는 다르게 본 발명은 주 지연-로킹 루프의 지연 셀의 수와 보조 지연-로킹 루프의 지연 셀의 수에 제한이 없으며 이로써 2의 승수개의 다 위상 클럭들을 만들어 낼 수 있는 효과가 있다.As described in detail above, according to the present invention, the present invention is different from the conventional invention implemented using the auxiliary delay-locking loop having a number of delay cells that are not in multiples of the number of delay cells of the main delay-locking loop. There is no limit to the number of delay cells in the primary delay-locking loop and the number of delay cells in the secondary delay-locking loop, which has the effect of producing a multiplier of two multiplier clocks.
도 1은 기존의 다 위상 클럭 발생기 회로.1 is a conventional multi-phase clock generator circuit.
도 2는 기존의 어레이 링 발진기.2 is a conventional array ring oscillator.
도 3은 기존의 어레이 지연-로킹 루프들을 이용한 다 위상 클럭 발생기 회로.3 is a multi-phase clock generator circuit using existing array delay-locking loops.
도 4는 본 발명의 일 실시예에 따른 어레이 지연-로킹 루프들을 이용한 고해상도 다 위상 클럭 발생기 회로.4 is a high resolution multi-phase clock generator circuit using array delay-locking loops in accordance with an embodiment of the present invention.
도 5는 본 발명의 다른 실시예에 따른 하나의 주 지연-로킹 루프, 하나의 세트 보조 지연-로킹 루프와 지연 라인만을 가지는 여러 개의 보조 지연-로킹 루프들을 이용한 다 위상 클럭 발생기 회로5 is a multi-phase clock generator circuit using one main delay-locking loop, one set auxiliary delay-locking loop and several auxiliary delay-locking loops only with delay lines in accordance with another embodiment of the present invention.
도 6은 도 4 및 도 5에서 주 지연-로킹 루프와 보조 지연-로킹 루프를 각각 4개의 지연셀로 구성한 경우의 다 위상 클럭 발생기 회로에 대한 타이밍도.FIG. 6 is a timing diagram of a multi-phase clock generator circuit in the case where the main delay-locking loop and the auxiliary delay-locking loop are composed of four delay cells, respectively, in FIGS. 4 and 5.
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| KR20040044219A (en) | 2004-05-28 |
| AU2003230251A1 (en) | 2004-06-15 |
| WO2004047293A1 (en) | 2004-06-03 |
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