KR100480234B1 - Method for forming a semiconductor device - Google Patents
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Abstract
안정된 비아(via) 저항을 얻어 보다 안정된 소자의 동작을 구현할 수 있는 다층배선 구조를 갖는 반도체 소자의 형성방법을 개시한다. 이는, 반도체기판 상에 하부 배선층을 형성하는 단계와,하부 배선층을 덮는 절연막을 형성하는 단계와, 하부 배선층을 노출시키는 비아홀을 형성하는 단계와, 비아홀의 내벽에 장벽층을 형성하는 단계와, 반도체기판을 소정의 온도에서 열처리하는 단계, 및 하부 배선층과 접속된 상부 배선층을 형성하는 단계로 이루어진다.A method of forming a semiconductor device having a multi-layered wiring structure capable of obtaining stable via resistance and realizing a more stable device operation is disclosed. This method includes forming a lower wiring layer on a semiconductor substrate, forming an insulating film covering the lower wiring layer, forming a via hole exposing the lower wiring layer, forming a barrier layer on an inner wall of the via hole, and forming a semiconductor. Heat-treating the substrate at a predetermined temperature; and forming an upper wiring layer connected to the lower wiring layer.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 배선 구조를 갖는 반도체 소자의 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a semiconductor device having a multilayer wiring structure.
반도체 소자의 집적도의 증가에 따라 두 레벨(level) 이상의 배선층을 사용하는 경우, 배선층 사이를 연결하는 비아(via)는 다음과 같은 공정으로 형성된다.When using two or more levels of wiring layers as the degree of integration of semiconductor devices increases, vias connecting the wiring layers are formed by the following process.
도 1은 일반적인 비아(via) 형성공정을 설명하기 위하여 간략히 도시한 단면도로서, 하부 구조물이 형성되어 있는 반도체기판(도시되지 않음) 상에 예를 들어 알루미늄(Al)과 같은 금속으로 이루어진 하부 배선층(2)을 형성한다. 그 위에 층간절연막(4)을 형성한 다음, 하부 배선층의 일부를 노출시키는 비아 홀(via hole)을 형성하고, 그 결과물 상에 티타늄(Ti)(6)과 티타늄나이트라이드(TiN)(8)를 차례로 증착하여 장벽층을 형성한다. 다음에, 전면에 텅스텐(W) 막을 증착한 다음 에치백하여 상기 비아홀을 채우는 플러그(10)를 형성하고, 그 결과물 상에 알루미늄(Al)과 같은 비저항이 낮은 물질을 증착 한 후 패터닝하여 상부 배선층(12)을 형성한다.1 is a cross-sectional view schematically illustrating a general via forming process. The lower wiring layer may be formed of, for example, a metal such as aluminum (Al) on a semiconductor substrate (not shown) on which a lower structure is formed. 2) form. After forming the interlayer insulating film 4 thereon, a via hole exposing a part of the lower wiring layer is formed, and on the resultant titanium (Ti) 6 and titanium nitride (TiN) 8 Are deposited sequentially to form a barrier layer. Next, a tungsten (W) film is deposited on the entire surface, and then etched back to form a plug 10 filling the via hole, and a pattern of a lower resistivity such as aluminum (Al) is deposited on the resultant, followed by patterning. (12) is formed.
이 때, 텅스텐(W) 증착공정은 400℃ 이상의 고온의 분위기에서 화학 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 이루어진다. 이 때, 하부 배선층(2)과 접촉하게 되는 티타늄/티타늄 나이트라이드 장벽층(6, 8)이 400℃ 이상의 열공정을 거치게 되는데, 이 장벽층 중 티타늄(Ti)막(6)이 하부 배선층(특히 알루미늄)과 반응하여 TiAl3 등의 화합물을 형성하게 된다.At this time, the tungsten (W) deposition process is a chemical vapor deposition (CVD) method in a high temperature atmosphere of 400 ℃ or more. At this time, the titanium / titanium nitride barrier layers 6 and 8, which are in contact with the lower wiring layer 2, are subjected to a thermal process of 400 ° C. or higher. Among them, the titanium (Ti) film 6 is the lower wiring layer ( In particular, aluminum) to form compounds such as TiAl 3 .
도 2는 알루미늄을 포함하는 배선층과 티타늄을 포함하는 장벽층 사이의 열처리 온도에 따른 반응을 분석한 스펙트럼으로서, 400℃ 이상의 온도에서 TiAl3 의 생성이 활발함을 보여준다. 그래프의 좌측은 빛의 강도를, 우측은 빛의 회절(diffraction) 각도를 나타낸다.FIG. 2 is a spectrum of the reaction according to the heat treatment temperature between the wiring layer including aluminum and the barrier layer including titanium, and shows that TiAl 3 is active at a temperature of 400 ° C. or higher. The left side of the graph shows the intensity of light and the right side shows the diffraction angle of the light.
이러한 이상 반응은 배선층의 부피의 변화를 수반하게 되며 턴스텐 증착 도중에 비아(via)의 바닥부분, 특히 비아(via) 바닥 모서리부분에서 증착되어 있는 티타늄 나이트라이드의 WF6 가스에 대한 장벽특성을 취약하게 만드는 요인이 된다. 이러한 경우, 비아(via) 바닥의 모서리 부위에서 텅스텐 증착시 사용되는 WF6 등의 불소(F) 화합물과 하지막, 즉 알루미늄 또는 티타늄이 반응을 하여 반응성 화합물(TiFx 또는 AlFx)을 형성하여 비아저항을 높이는 요인이 된다. 이러한 현상은 비아의 크기가 0.25㎛2 이상으로 큰 경우에는 저항의 증가가 미미하나, 콘택크기가 작아짐에 따라 이러한 비정상적 반응에 의한 저항증가가 반도체 소자의 불량(fail) 발생빈도를 높이는 심각한 문제로 대두되고 있는 실정이다.This adverse reaction entails a change in the volume of the wiring layer and weakens the barrier properties of WF 6 gas from titanium nitride deposited at the bottom of the vias, especially at the bottom edge of the vias during turnsten deposition. It is a factor to make it. In this case, a reactive compound (TiF x or AlF x ) is formed by reacting a fluorine (F) compound, such as WF 6 , which is used for tungsten deposition at the edge of the via bottom, with an underlayer, that is, aluminum or titanium. This increases the via resistance. This phenomenon is small when the size of the via is larger than 0.25㎛ 2 , but the increase of resistance is small, but as the contact size decreases, the increase in resistance due to this abnormal reaction is a serious problem that increases the frequency of failure of the semiconductor device. It's happening.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 안정된 비아저항을 얻어 보다 안정된 소자의 동작을 구현할 수 있는 다층배선 구조를 갖는 반도체 소자의 형성방법을 제공하는 것이다. The present invention is to solve the problems of the prior art as described above, the technical problem to be achieved by the present invention, a method of forming a semiconductor device having a multi-layer wiring structure capable of obtaining a stable via resistance to implement a more stable operation of the device. To provide.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 소자의 형성방법은, 반도체기판 상에 하부 배선층을 형성하는 단계와,상기 하부 배선층을 덮는 절연막을 형성하는 단계와, 상기 하부 배선층을 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀의 내벽에 장벽층을 형성하는 단계와, 상기 반도체기판을 소정의 온도에서 열처리하는 단계, 및 상기 하부 배선층과 접속된 상부 배선층을 형성하는 단계를 포함한다.In order to achieve the above object, a method of forming a semiconductor device according to the present invention may include forming a lower wiring layer on a semiconductor substrate, forming an insulating layer covering the lower wiring layer, and forming a via hole exposing the lower wiring layer. And forming a barrier layer on an inner wall of the via hole, heat treating the semiconductor substrate at a predetermined temperature, and forming an upper wiring layer connected to the lower wiring layer.
또한, 본 발명에 의한 반도체 소자의 형성방법은, 반도체기판 상에, 불순물이 포함된 금속막으로 이루어진 하부 배선층을 형성하는 단계와,상기 하부 배선층을 덮는 절연막을 형성하는 단계와, 상기 하부 배선층을 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀의 내벽에 장벽층을 형성하는 단계, 및 상기 하부 배선층과 접속된 상부 배선층을 형성하는 단계를 포함한다.In addition, the method of forming a semiconductor device according to the present invention includes forming a lower wiring layer made of a metal film containing impurities on the semiconductor substrate, forming an insulating film covering the lower wiring layer, and forming the lower wiring layer. Forming an exposed via hole, forming a barrier layer on an inner wall of the via hole, and forming an upper wiring layer connected to the lower wiring layer.
또한, 본 발명에 의한 반도체 소자의 형성방법은, 반도체기판 상에 하부 배선층을 형성하는 단계와, 상기 하부 배선층을 덮는 절연막을 형성하는 단계와, 상기 하부 배선층을 노출시키는 비아홀을 형성하는 단계와, 상기 비아홀의 내벽에, 불순물을 포함하는 금속막으로 이루어진 장벽층을 형성하는 단계,및 상기 하부 배선층과 접속된 상부 배선층을 형성하는 단계를 포함한다.In addition, the method of forming a semiconductor device according to the present invention includes the steps of forming a lower wiring layer on a semiconductor substrate, forming an insulating film covering the lower wiring layer, forming a via hole exposing the lower wiring layer, Forming a barrier layer made of a metal film containing impurities on the inner wall of the via hole, and forming an upper wiring layer connected to the lower wiring layer.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
언급한 바와 같이, 텅스텐(W) 증착은 고온에서 이루어지기 때문에 그 하부에 형성된 장벽층이 고온의 열공정을 거치게 되고, 이로 인해 장벽층 하부의 배선층(특히 알루미늄)과 이상 반응하여 화합물을 형성하게 된다. 본 발명에서는 이러한 문제를 방지하기 위한 방법을 제시한다.As mentioned, tungsten (W) deposition takes place at a high temperature, so that the barrier layer formed underneath is subjected to a high temperature thermal process, thereby causing an abnormal reaction with the wiring layer (especially aluminum) under the barrier layer to form a compound. do. The present invention provides a method for preventing such a problem.
먼저, 텅스텐의 증착과 동시에 발생할 수밖에 없는 열처리 공정을 텅스텐 증착 전에 미리 진행시킴으로써, 텅스텐 증착시에는 하부 배선층과의 추가 반응이 없도록 하는 것이다. 그 일 예로, 텅스텐을 증착하기 전에 튜브 어닐(tube anneal)을 진행하는 것이다.First, a heat treatment process that must occur simultaneously with deposition of tungsten is performed in advance before tungsten deposition, so that there is no further reaction with the lower wiring layer during tungsten deposition. For example, a tube anneal is performed before depositing tungsten.
이 때의 어닐온도는 웨이퍼의 온도를 기준했을 때 600℃ 이하에서 진행하도록 하고, 어닐시간은, 증착하는 장벽금속의 두께에 따라 달라질 수 있다. 또한 공정이 이루어지는 튜브의 분위기는 질소가스(N2)를 주로 하여 진행하되, 장벽층의 WF6 가스에 대한 장벽특성 향상을 위하여 산소가스(O2)를 넣어 진행할 수도 있다.The annealing temperature at this time is to proceed at less than 600 ℃ based on the temperature of the wafer, the annealing time may vary depending on the thickness of the barrier metal to be deposited. In addition, the atmosphere of the tube in which the process is performed proceeds mainly with nitrogen gas (N 2 ), but may also proceed with oxygen gas (O 2 ) to improve the barrier properties for the WF 6 gas of the barrier layer.
이러한 방법으로 급속 열처리(Rapid Thermal Anneal; RTA)를 진행할 수도 있다. 또는, 이와 같은 튜브 또는 급속열처리(RTA) 장비를 사용하지 않고서도 동일한 열처리를 텅스텐 증착 전에 주는 경우도 가능하다.In this way, Rapid Thermal Anneal (RTA) may be performed. Alternatively, the same heat treatment may be applied prior to tungsten deposition without using such a tube or rapid thermal treatment (RTA) equipment.
즉, CVD 텅스텐의 증착 가스인 WF6 가스를 웨이퍼가 놓여있는 챔버(chamber) 내부로 주입시키기 전에 챔버내에서 웨이퍼를 충분히 가열시키면 동일한 효과를 동일한 효과를 얻을 수 있으며, 비아저항의 증가를 최소화할 수 있다. 물론, 텅스텐 증착 챔버가 아닌 다른 챔버에서 웨이퍼를 가열시키는 것도 무방하다. 이 때, 웨이퍼로의 열전달을 용이하게 하거나 또는 웨이퍼의 온도분포 개선을 위하여 챔버내에 질소가스(N2), 아르곤(Ar), 헬륨(He) 등의 불활성 가스를 주입할 수도 있다.That is, if the wafer is sufficiently heated in the chamber before injecting the WF 6 gas, which is a deposition gas of CVD tungsten, into the chamber in which the wafer is placed, the same effect can be obtained, and the increase in via resistance can be minimized. Can be. Of course, it is also possible to heat the wafer in a chamber other than the tungsten deposition chamber. In this case, an inert gas such as nitrogen gas (N 2 ), argon (Ar), helium (He), or the like may be injected into the chamber to facilitate heat transfer to the wafer or to improve the temperature distribution of the wafer.
다음으로, 장벽층, 특히 티타늄(Ti)과 비아 바닥에 하지막으로 존재하는 하부 배선층과의 방응성 자체를 낮추는 방법이 있다. 즉, 텅스텐의 증착온도에서도 언급한 이상 반응성이 거의 없도록 하는 방법이다. Next, there is a method of lowering the responsiveness of the barrier layer, particularly titanium (Ti) and the lower wiring layer existing as a base film on the bottom of the via. That is, it is a method to make almost no abnormality mentioned in the deposition temperature of tungsten.
예를 들면, 장벽층(특히 Ti)과 하부 배선층(Al)과의 반응을 억제하기 위하여 실리콘(Si) 등의 불순물을 알루미늄막 또는 티타늄막에 주입하는 것이다. 특히, 하부 배선층을 구성하는 주된 물질인 알루미늄(Al)막에 소량의 실리콘을 첨가할 경우, CVD 증착온도(500℃ 이하)에서도 티타늄과 알루미늄의 반응, 즉 TiAl3 형성을 억제 또는 최소화할 수 있다. 이 때, 알루미늄 조성에 대한 실리콘의 비율은 5％ 이내로 하는 것이 바람직하다.For example, in order to suppress the reaction between the barrier layer (particularly Ti) and the lower wiring layer Al, an impurity such as silicon (Si) is injected into the aluminum film or the titanium film. In particular, when a small amount of silicon is added to the aluminum (Al) film, which is the main material of the lower wiring layer, the reaction between titanium and aluminum, that is, the formation of TiAl 3 , may be suppressed or minimized even at the CVD deposition temperature (500 ° C. or lower). . At this time, the ratio of silicon to aluminum composition is preferably within 5%.
도 3은 0.5％의 실리콘을 포함하는 알루미늄-구리막과 티타늄막의 온도에 따른 반응을 분석한 스펙트럼으로, 400℃ 이상의 열처리 온도에서도 알루미늄-티타늄 화합물, 즉 TiAl3의 생성이 거의 없음을 알 수 있다.따라서, 알루미늄에 대한 실리콘의 비율은 0.5 내지 5%로 함이 바랍직하다.FIG. 3 is a spectrum of the reaction according to the temperature of the aluminum-copper film and the titanium film containing 0.5% of silicon, and it can be seen that almost no aluminum-titanium compound, that is, TiAl 3 is produced even at a heat treatment temperature of 400 ° C. or higher. Therefore, the ratio of silicon to aluminum is preferably 0.5 to 5%.
마찬가지로, 티타늄막 증착시에도 티타늄 타겟(target)에 일부의 실리콘을 첨가하여 하부 배선층 상부에 먼저 증착하고 다시 순수 티타늄을 증착할 수도 있다. 이 경우에도 알루미늄막에 실리콘을 첨가한 것과 동일한 효과를 얻을 수 있다. 이 때의 실리콘이 첨가된 티타늄막의 증착 두께는 순수 티타늄의 증착 두께에 따라 증감될 수 있다.Similarly, when the titanium film is deposited, some silicon may be added to the titanium target to deposit the upper portion of the lower wiring layer, and then pure titanium may be deposited. Also in this case, the same effect as that of adding silicon to the aluminum film can be obtained. At this time, the deposition thickness of the titanium film to which silicon is added may be increased or decreased depending on the deposition thickness of pure titanium.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiments, but various modifications may be made by those skilled in the art within the spirit and scope of the present invention described in the following claims.
상술한 본 발명에 의한 다층 배선을 구비하는 반도체 소자의 형성방법에 따르면, 고온에서 이루어지는 텅스텐 증착공정 전에 미리 일정 량의 열처리를 실시하거나, 실리콘과 같은 불순물을 포함하는 물질로 하부 배선층 또는 장벽층을 형성함으로써 장벽층과 하부 배선층 사이의 이상 반응을 방지하여 비아 저항의 증가를 방지할 수 있다. 따라서, 소자의 특성을 향상시키고 불량의 발생을 방지할 수 있다.According to the method for forming a semiconductor device having a multilayer wiring according to the present invention described above, a predetermined amount of heat treatment is performed before a tungsten deposition process at a high temperature, or a lower wiring layer or a barrier layer is made of a material containing impurities such as silicon. By forming, it is possible to prevent an abnormal reaction between the barrier layer and the lower wiring layer, thereby preventing an increase in the via resistance. Therefore, it is possible to improve the characteristics of the device and to prevent the occurrence of defects.
도 1은 일반적인 비아(via) 형성공정을 설명하기 위하여 간략히 도시한 단면도이다.1 is a cross-sectional view briefly illustrated to explain a general via forming process.
도 2는 알루미늄을 포함하는 배선층과 티타늄을 포함하는 장벽층 사이의 온도에 따른 반응을 나타낸 그래프이다.FIG. 2 is a graph illustrating a reaction according to temperature between a wiring layer including aluminum and a barrier layer including titanium.
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