KR100479822B1 - Internal voltage stabilizing circuit - Google Patents
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Abstract
본 발명은 내부 전압 안정화 회로에 관한 것으로, 외부 전원전압의 증가시에도 안정된 내부 코아전압을 발생할 수 있도록 하는 내부 전압 안정화 회로에 관한 것이다. 이를 위해, 본 발명은 레벨 검출기를 통해 기준전압과 외부 전원전압을 비교하고, 외부 전원전압 영역에 따라 코아전압의 구동 인에이블 시간을 상이하게 제어한다. 즉, 저 전원전압 영역에서는 충분한 시간동안 코아전압을 구동하도록 제어하고, 고 전원전압 영역에서는 코아전압의 상승이 발생되지 않고 동작상에 문제가 없는 적절한 시간만큼 코아전압을 구동하도록 제어한다. The present invention relates to an internal voltage stabilization circuit, and more particularly to an internal voltage stabilization circuit for generating a stable internal core voltage even when an external power supply voltage is increased. To this end, the present invention compares the reference voltage and the external power supply voltage through a level detector, and controls the driving enable time of the core voltage differently according to the external power supply voltage region. That is, the core voltage is controlled to be driven for a sufficient time in the low power supply voltage region, and the core voltage is controlled to be driven for an appropriate time without raising the core voltage and having no problem in operation in the high power supply voltage region.
Description
본 발명은 내부 전압 안정화 회로에 관한 것으로, 외부 전원전압의 증가시에도 안정된 내부 코아전압을 발생할 수 있도록 하는 내부 전압 안정화 회로에 관한 것이다. The present invention relates to an internal voltage stabilization circuit, and more particularly to an internal voltage stabilization circuit for generating a stable internal core voltage even when an external power supply voltage is increased.
일반적으로, 디램에서 내부 전압(Vcore;이하 "코아전압"이라 한다)을 발생하여 사용하는 경우 외부 전원전압 Vdd의 증가시에도 코아전압 Vcore은 일률적인 레벨이 생성되어야 한다. 그러나, 계속되는 엑티브 동작시에 코아전압 Vcore 발생기를 구동하기 위한 인에이블 시간과, 외부 전원전압 Vdd에 대한 코아전압 Vcore 발생 구동 트랜지스터의 사이즈가 매칭(matching) 되지 않아 외부 전원전압 Vdd 증가에 따른 코아전압 Vcore이 증가될 수 있는 문제점이 있다. In general, when the internal voltage Vcore (hereinafter referred to as "core voltage") is used in the DRAM, the core voltage Vcore should be generated at a uniform level even when the external power supply voltage Vdd is increased. However, since the enable time for driving the core voltage Vcore generator and the size of the core voltage Vcore generating driving transistor with respect to the external power supply voltage Vdd are not matched in the subsequent active operation, the core voltage due to the increase of the external power supply voltage Vdd is not matched. There is a problem that Vcore can be increased.
도 1은 이러한 종래의 내부 전압 발생 회로의 구성도이다. 1 is a block diagram of such a conventional internal voltage generation circuit.
종래의 내부 전압 발생 회로는 엑티브 동작 이후에 비트라인 센싱을 위해 코아전압 Vcore의 소모가 가장 많이 발생하는 동작시에 외부 전원전압 Vdd을 통해 코아전압 Vcore를 구동한다. The conventional internal voltage generator circuit drives the core voltage Vcore through the external power supply voltage Vdd during an operation in which the core voltage Vcore is most consumed for bit line sensing after the active operation.
먼저, 센싱 인에이블 신호 발생부(1)는 엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호 Sest에 따라 안정된 코아전압 Vcore 레벨을 유지하기 위한 센싱 인에이블 시간을 결정하여 센싱 인에이블 신호 S_en를 발생한다. 그리고, 전압 구동부(2)는 센싱 인에이블 신호 S_en에 따라 외부 전원전압 Vdd를 통해 코아전압 Vcore를 발생한다. First, the sensing enable signal generator 1 determines a sensing enable time for maintaining a stable core voltage Vcore level according to a sensing signal Sest input for sensing a bit line after an active operation to sense the sensing enable signal S_en. Occurs. The voltage driver 2 generates a core voltage Vcore through the external power supply voltage Vdd according to the sensing enable signal S_en.
여기서, 전압 구동부(2)는 외부 전원전압 Vdd 인가단과 코아전압 Vcore 발생노드 사이에 연결되어 게이트를 통해 센싱 인에이블 신호 S_en가 인가되는 PMOS트랜지스터 P1를 구비한다. Here, the voltage driver 2 includes a PMOS transistor P1 connected between an external power supply voltage Vdd applying stage and a core voltage Vcore generating node to which a sensing enable signal S_en is applied through a gate.
이때, 센싱 인에이블 신호 S_en를 발생하는 센싱 인에이블 신호 발생부(1)는 도 2에 도시된 바와 같다. In this case, the sensing enable signal generator 1 generating the sensing enable signal S_en is as shown in FIG. 2.
센싱 인에이블 신호 발생부(1)는 센싱신호 Sest 및 센싱신호 Sest를 지연하여 출력하는 인버터 체인 IV1~IV7의 출력신호를 낸드연산하여 센싱 인에이블 신호 S_en를 출력하는 낸드게이트 ND1를 구비한다. 따라서, 상술된 인버터 체인 IV1~IV7의 지연시간 동안 코아전압 Vcore을 구동하기 위한 센싱 인에이블 신호 S_en를 발생한다. The sensing enable signal generator 1 includes a NAND gate ND1 for performing NAND operation on the output signals of the inverter chains IV1 to IV7 delaying the sensing signal Sest and the sensing signal Sest and outputting the sensing enable signal S_en. Therefore, the sensing enable signal S_en for driving the core voltage Vcore is generated during the delay times of the inverter chains IV1 to IV7 described above.
또한, 도 3은 종래의 센싱 인에이블 신호 발생부(1)의 다른 실시예이다. 3 is another embodiment of the conventional sensing enable signal generator 1.
도 3의 실시예는, 외부 전원전압 Vdd 인가단과 인버터 IV8의 입력단 사이에 연결되어 게이트를 통해 인버터 IV8~IV10의 출력신호가 인가되는 PMOS트랜지스터 P2와, 인버터 IV10의 출력신호와 센싱신호 Sest를 낸드연산하는 낸드게이트 ND2를 구비한다. 그리고, 외부 전원전압 Vdd 인가단 사이에 연결되어 각각의 게이트가 스위치 S1~S4와 연결된 PMOS트랜지스터 P3~P7 및 PMOS트랜지스터 P7,P8을 구비한다. 3 illustrates a PMOS transistor P2 connected between an external power supply voltage Vdd applying terminal and an input terminal of an inverter IV8 to which an output signal of inverters IV8 to IV10 is applied through a gate, and an output signal and a sensing signal Sest of the inverter IV10. And a NAND gate ND2 to calculate. In addition, PMOS transistors P3 to P7 and PMOS transistors P7 and P8 connected between the external power supply voltage Vdd and the respective gates connected to the switches S1 to S4 are provided.
또한, 낸드게이트 ND2의 출력을 비반전 지연하는 인버터 IV11,IV12와, 외부 전원전압 Vdd 인가단과 NMOS트랜지스터 N1 사이에 연결되어 게이트를 통해 인버터 IV12의 출력신호가 인가되는 PMOS트랜지스터 P9와, PMOS트랜지스터 P9와 접지전압단 사이에 연결되어 게이트를 통해 인버터 IV13에 의해 반전된 센싱신호 Sest가 인가되는 NMOS트랜지스터 N1을 구비한다. In addition, the inverters IV11 and IV12 for non-inverting delay of the output of the NAND gate ND2, the PMOS transistor P9 connected between the external power supply voltage Vdd applying terminal and the NMOS transistor N1, and the output signal of the inverter IV12 is applied through the gate, and the PMOS transistor P9 And an NMOS transistor N1 connected between the ground terminal and the ground voltage terminal and to which the sensing signal Sest inverted by the inverter IV13 is applied through the gate.
따라서, 도 3의 실시예는 캐패시터의 차징(Charging)을 이용하여 코아전압 Vcore을 구동하기 위한 센싱 인에이블 신호 S_en의 발생시간을 제어한다.Accordingly, the embodiment of FIG. 3 controls the generation time of the sensing enable signal S_en for driving the core voltage Vcore using charging of the capacitor.
이러한 구성을 갖는 종래의 내부 전압 발생 회로는, 엑티브시에 임의의 시간동안 코아전압 Vcore 구동 트랜지스터 P1를 인에이블시켜 외부 전원전압 Vdd으로서 코아전압 Vcore을 바이어스(Bias) 레벨까지 공급한다. The conventional internal voltage generation circuit having such a configuration enables the core voltage Vcore driving transistor P1 for an arbitrary time during activation to supply the core voltage Vcore as an external power supply voltage Vdd to a bias level.
이때, 외부 전원전압 Vdd로 코아전압 Vcore을 구동함에 있어서 구동 트랜지스터 P1의 사이즈와 구동 인에이블 시간을 고려해야 한다. 여기서, 외부 전원전압 Vdd의 변화에 있어서 코아전압 Vcore의 구동 트랜지스터의 사이즈는 설정해 놓은 값에 따라 변할 수 없지만, 구동 인에이블 시간은 저 전원전압 Vdd 영역에서 고 전원전압 Vdd 영역으로 갈수록 짧아지게 된다. At this time, in driving the core voltage Vcore with the external power supply voltage Vdd, the size of the driving transistor P1 and the driving enable time should be considered. Here, in the change of the external power supply voltage Vdd, the size of the driving transistor of the core voltage Vcore cannot be changed according to the set value, but the driving enable time becomes shorter from the low power supply voltage Vdd region to the high power supply voltage Vdd region.
일반적으로 구동 트랜지스터의 사이즈가 동일할 경우 고 전원전압 Vdd 레벨에서는 코아전압 Vcore의 구동력이 증가되므로 구동 인에이블 시간을 짧게 해야만 일정한 코아전압 Vcore 구동력을 갖게 된다. In general, when the driving transistors are the same size, the driving force of the core voltage Vcore is increased at the high power supply voltage Vdd level, so that the driving enable time is shortened to have a constant core voltage Vcore driving force.
그러나, 현재 저전원 디램을 설계함에 있어서 고 전원전압 Vdd 영역에서는 사용되는 코아전압 Vcore보다 과도한 구동을 하게 되어 코아전압 Vcore의 바이어스 레벨이 증가하게 된다. 따라서, 안정된 코아전압 Vcore 레벨을 유지하지 못하고, 불안정한 슬로프(Slop)를 가지는 코아전압 Vcore 바이어스 레벨이 발생하게 되는 문제점이 있다. However, in the current low power DRAM design, the driving voltage is excessively driven in the high power supply voltage Vdd region than the core voltage Vcore used, thereby increasing the bias level of the core voltage Vcore. Accordingly, there is a problem in that a core voltage Vcore bias level having an unstable slope cannot be generated without maintaining a stable core voltage Vcore level.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 저 전원전압 영역에서는 코아전압 구동 인에이블 시간을 길게 설정하고, 고 전원전압 영역에서는 코아전압 구동 인에이블 시간을 짧게 설정하여 안정된 코아전압을 발생할 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in the low power supply region, the core voltage driving enable time is set long, and in the high power supply region, the core voltage driving enable time is set short, thereby providing stable core voltage. Its purpose is to make it happen.
상기한 목적을 달성하기 위한 본 발명의 내부 전압 안정화 회로는, 기준전압과 외부 전원전압을 비교하여 외부 전원전압의 레벨에 대한 검출신호를 출력하는 레벨 검출부; 엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호가 활성화되면 검출신호가 활성화되는 저 전원전압 영역에서 코아전압 구동 인에이블 시간을 결정하는 센싱 인에이블 신호를 제 1지연시간동안 지연하고, 검출신호가 비활성화되는 고 전원전압 영역에서 센싱 인에이블 신호를 제 1지연시간 보다 짧은 제 2지연시간동안 지연하는 센싱 인에이블 신호 발생부; 및 센싱 인에이블 신호의 인에이블 구간동안 외부 전원전압을 구동하여 코아전압을 발생하는 전압 구동부를 구비함을 특징으로 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.The internal voltage stabilization circuit of the present invention for achieving the above object comprises a level detector for outputting a detection signal for the level of the external power supply voltage by comparing the reference voltage and the external power supply voltage; When the sensing signal input to sense the bit line after the active operation is activated, the sensing enable signal for determining the core voltage driving enable time is delayed for a first delay time in the low power supply voltage region where the detection signal is activated. A sensing enable signal generator configured to delay the sensing enable signal for a second delay time shorter than the first delay time in a high power supply voltage region in which the signal is inactivated; And a voltage driver configured to drive an external power supply voltage to generate a core voltage during the enable period of the sensing enable signal. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
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도 4는 본 발명에 따른 내부 전압 안정화 회로의 구성도이다. 4 is a configuration diagram of an internal voltage stabilization circuit according to the present invention.
본 발명은 기준전압 VRC에 따라 전압 레벨을 검출하여 검출신호 comp_en를 출력하는 레벨 검출부(10)와, 엑티브 동작 이후에 비트라인을 센싱하기 위해 입력되는 센싱신호 Sest 및 검출신호 comp_en에 따라 코아전압 Vcore 레벨을 유지하기 위한 센싱 인에이블 시간을 결정하여 센싱 인에이블 신호 S_en_new를 출력하는 센싱 인에이블 신호 발생부(20) 및 센싱 인에이블 신호 S_en_new에 따라 외부 전원전압 Vdd를 통해 코아전압 Vcore를 발생하는 전압 구동부(30)를 구비한다. According to an embodiment of the present invention, a core voltage Vcore is detected according to a level detector 10 that detects a voltage level according to a reference voltage VRC and outputs a detection signal comp_en, and a sensing signal Sest and a detection signal comp_en input to sense a bit line after an active operation. The voltage that generates the core voltage Vcore through the external power supply voltage Vdd according to the sensing enable signal generator 20 and the sensing enable signal S_en_new that determine the sensing enable time for maintaining the level and output the sensing enable signal S_en_new. The drive unit 30 is provided.
여기서, 전압 구동부(30)는 외부 전원전압 Vdd 인가단과 코아전압 Vcore 발생노드 사이에 연결되어 게이트를 통해 센싱 인에이블 신호 S_en_new가 인가되는 PMOS트랜지스터 P10를 구비한다. Here, the voltage driver 30 includes a PMOS transistor P10 connected between an external power supply voltage Vdd applying stage and a core voltage Vcore generating node to which a sensing enable signal S_en_new is applied through a gate.
도 5는 상술된 레벨 검출부(10)의 상세 회로도이다. 5 is a detailed circuit diagram of the level detector 10 described above.
레벨 검출부(10)는 외부 전원전압 Vdd 인가단과 접지전압단 사이에 직렬 연결되어 저항 분배에 따라 제어전압 Vdd_res을 출력하는 저항들 R1~R4를 구비한다. 그리고, 비교기(Comparator)는 소스 단자를 통해 외부 전원전압 Vdd이 인가되고 게이트가 공통 연결된 PMOS트랜지스터 P11,P12와, PMOS트랜지스터 P11,P12와 접지전압단 사이에 각각 연결되어 게이트를 통해 제어전압 Vdd_res 및 기준전압 VRC이 인가되는 NMOS트랜지스터 N2,N3와, 비교기의 출력을 반전하여 검출신호 comp_en를 출력하는 인버터 IV14를 구비한다. The level detector 10 includes resistors R1 to R4 connected in series between an external power supply voltage Vdd applying terminal and a ground voltage terminal to output a control voltage Vdd_res according to a resistor distribution. The comparator is connected between the PMOS transistors P11 and P12 to which the external power supply voltage Vdd is applied through the source terminal and the gates are commonly connected, and the PMOS transistors P11 and P12 and the ground voltage terminal are respectively connected to the control voltage Vdd_res and NMOS transistors N2 and N3 to which the reference voltage VRC is applied, and an inverter IV14 which inverts the output of the comparator and outputs the detection signal comp_en.
이러한 비교기는 엑티브 이후 비트라인을 센싱하기 위한 센싱신호 Sest를 저항에 의해 분배한 제어전압 Vdd_res과 기준전압 VRC을 비교하여 검출신호 comp_en를 출력한다. The comparator outputs a detection signal comp_en by comparing the control voltage Vdd_res and the reference voltage VRC, which are divided by a resistor, with the sensing signal Sest for sensing the bit line after the active.
따라서, 레벨 검출부(10)는 도 6에서 보는 바와 같이 기준전압 VRC가 2V이고, 제어전압 Vdd_res는 Vdd로부터 일정한 슬로프를 갖는다. 그리고, 저 전원 2.5V 디바이스에서는 외부 전원전압 Vdd(max)=2.8V이고, 일반적인 3.3V 디바이스에서는 외부 전원전압 Vdd(min)=2.8V이므로 외부 전원전압 Vdd=2.8V에서 검출신호 Comp_en의 값이 바뀌게 된다. 즉, 제어전압 Vdd_res과 기준전압 VRC을 비교하여 외부 전원전압 Vdd가 2.8V일 경우 검출신호 comp_en를 "0" 또는 "1"로 출력한다. Accordingly, the level detector 10 has a reference voltage VRC of 2 V and a control voltage Vdd_res having a constant slope from Vdd as shown in FIG. Since the external power supply voltage Vdd (max) = 2.8V in a low power 2.5V device and the external power supply voltage Vdd (min) = 2.8V in a typical 3.3V device, the detection signal Comp_en has a value at the external power supply voltage Vdd = 2.8V. Will change. That is, the control voltage Vdd_res is compared with the reference voltage VRC, and when the external power supply voltage Vdd is 2.8V, the detection signal comp_en is output as "0" or "1".
도 7은 상술된 센싱 인에이블 신호 발생부(20)의 상세 회로도이다. 7 is a detailed circuit diagram of the sensing enable signal generator 20 described above.
센싱 인에이블 신호 발생부(20)는 검출신호 Comp_en와 인버터 IV15에 의해 반전된 검출신호 Comp_en에 따라 센싱신호 Sest를 선택적으로 출력하는 전송게이트 T1과, 인버터 IV15에 의해 반전된 검출신호 Comp_en와 검출신호 Comp_en에 따라 인버터 IV16~IV19에 의해 비반전 지연된 센싱신호 Sest를 선택적으로 출력하는 전송게이트 T2를 구비한다. The sensing enable signal generator 20 transmits a transmission gate T1 for selectively outputting the sensing signal Sest according to the detection signal Comp_en and the detection signal Comp_en inverted by the inverter IV15, and the detection signal Comp_en and the detection signal inverted by the inverter IV15. In accordance with Comp_en, a transmission gate T2 for selectively outputting a non-inverted delayed sensing signal Sest by inverters IV16 to IV19 is provided.
그리고, 전송게이트 T1,T2의 출력을 비반전 지연하는 인버터 IV20~IV23와, 센싱신호 Sest와 인버터 IV23의 출력신호를 낸드연산하여 센싱 인에이블 신호 S_en_new를 발생하는 낸드게이트 ND3을 구비한다. Inverters IV20 to IV23 for non-inverting delays of the outputs of the transfer gates T1 and T2 and NAND gates ND3 for generating the sensing enable signal S_en_new by NAND operation of the sensing signal Sest and the output signal of the inverter IV23 are provided.
도 8은 본 발명의 센싱 인에이블 신호 발생부(20)의 다른 실시예이다. 8 is another embodiment of the sensing enable signal generator 20 of the present invention.
도 8의 실시예는, 외부 전원전압 Vdd 인가단과 인버터 IV24의 입력단 사이에 연결되어 게이트를 통해 인버터 IV24~IV26의 출력신호가 인가되는 PMOS트랜지스터 P13와, 인버터 IV26의 출력신호와 센싱신호 Sest를 낸드연산하는 낸드게이트 ND4를 구비한다. 그리고, 외부 전원전압 Vdd 인가단 사이에 연결되어 각각의 게이트가 스위치 S5와 연결된 PMOS트랜지스터 P14~P16 및 게이트가 스위치 S6과 연결된 PMOS트랜지스터 P17,P19와, PMOS트랜지스터 P16의 게이트와 인버터 IV24의 입력노드와 연결되어 게이트를 통해 인버터 IV27의해 반전된 검출신호 Comp_en가 인가되는 PMOS트랜지스터 P20을 구비한다. 8 illustrates a PMOS transistor P13 connected between an external power supply voltage Vdd applying terminal and an input terminal of the inverter IV24 to which an output signal of the inverters IV24 to IV26 is applied through a gate, and an output signal and a sensing signal Sest of the inverter IV26. The NAND gate ND4 to calculate is provided. The PMOS transistors P14 to P16 connected between the external power supply voltage Vdd and the respective gates are connected to the switch S5, the PMOS transistors P17 and P19 to which the gate is connected to the switch S6, the gates of the PMOS transistor P16 and the input node of the inverter IV24. And a PMOS transistor P20 to which the detection signal Comp_en inverted by the inverter IV27 through the gate is applied.
또한, 낸드게이트 ND4의 출력을 비반전 지연하는 인버터 IV28,IV29와, 외부 전원전압 Vdd 인가단과 NMOS트랜지스터 N4 사이에 연결되어 게이트를 통해 인버터 IV29의 출력신호가 인가되는 PMOS트랜지스터 P21와, PMOS트랜지스터 P21와 접지전압단 사이에 연결되어 게이트를 통해 인버터 IV30에 의해 반전된 센싱신호 Sest가 인가되는 NMOS트랜지스터 N4을 구비한다. In addition, inverters IV28 and IV29 for non-inverting delay of the output of the NAND gate ND4, PMOS transistor P21 connected between the external power supply voltage Vdd applying stage and the NMOS transistor N4 to which the output signal of the inverter IV29 is applied through the gate, and PMOS transistor P21 And an NMOS transistor N4 connected between the ground terminal and the ground voltage terminal to which the sensing signal Sest inverted by the inverter IV30 is applied through the gate.
따라서, 센싱 인에이블 신호 발생부(20)는 도 7의 실시예를 사용할 경우 인버터 체인수를 조절하고, 도 8의 실시예를 사용할 경우 차지 캐패시터의 수를 조절하여 센싱 인에이블 신호 S_en_new의 인에이블 시간을 조절할 수 있도록 한다. Accordingly, the sensing enable signal generator 20 adjusts the number of inverter chains when using the embodiment of FIG. 7 and adjusts the number of charge capacitors when using the embodiment of FIG. 8 to enable the sensing enable signal S_en_new. Allow you to adjust the time.
이러한 구성을 갖는 본 발명의 동작 과정을 도 9 및 도 10의 전압 파형도를 참조하여 상세히 설명하고자 한다. An operation process of the present invention having such a configuration will be described in detail with reference to the voltage waveform diagrams of FIGS. 9 and 10.
먼저, 레벨 검출부(10)는 기준전압 VRC으로 2V를 사용하고, 외부 전원전압 Vdd를 저항 R1~R4으로 분배하여 임의의 슬로프(slop)를 갖는 제어전압 Vdd_res과 비교한다. 이때, 기준전압 VRC는 2.0V, 제어전압 Vdd_res는 2.0V에서 교차점이 발생하고, 이 교차점은 외부 전원전압 Vdd가 2.8V인 지점이다. First, the level detector 10 uses 2V as the reference voltage VRC, divides the external power supply voltage Vdd into resistors R1 to R4, and compares it with the control voltage Vdd_res having an arbitrary slope. At this time, an intersection occurs at the reference voltage VRC of 2.0 V and the control voltage Vdd_res of 2.0 V, and this intersection is a point at which the external power supply voltage Vdd is 2.8 V.
따라서, 외부 전원전압 Vdd가 2.8V 미만의 구간에서는 레벨 검출부(10)의 검출신호 Comp_en의 값이 1이 되고, 외부 전원전압 Vdd이 2.8V 이상의 구간에서는 레벨 검출부(10)의 검출신호 Comp_en의 값이 0이 된다. Therefore, the value of the detection signal Comp_en of the level detector 10 becomes 1 when the external power supply voltage Vdd is less than 2.8 V, and the value of the detection signal Comp_en of the level detector 10 when the external power supply voltage Vdd is 2.8 V or more. Becomes zero.
이러한 값을 갖는 검출신호 Comp_en는 센싱 인에이블 신호 발생부(20)에 입력되어 코아전압 Vcore 구동 인에이블 시간을 조절하기 위한 센싱 인에이블 신호 S_en_new를 제어하게 된다. 즉, 저 전원전압 Vdd 영역에서는 전송게이트 T2가 턴온되어 인버터 체인 IV16~IV19를 거치게 됨으로써 충분한 시간동안 코아전압 Vcore를 구동하게 된다. 또한, 고 전원전압 Vdd 영역에서는 전송게이트 T1이 턴온되어 인버터 IV15를 거치게 됨으로써 코아전압 Vcore의 상승이 발생되지 않고 동작상에 문제가 없는 적절한 시간만큼 코아전압 Vcore을 구동한다. The detection signal Comp_en having such a value is input to the sensing enable signal generator 20 to control the sensing enable signal S_en_new for adjusting the core voltage Vcore driving enable time. That is, in the low power supply voltage Vdd region, the transfer gate T2 is turned on to pass through the inverter chains IV16 to IV19 to drive the core voltage Vcore for a sufficient time. In addition, in the high power supply voltage Vdd region, the transfer gate T1 is turned on and passes through the inverter IV15, thereby driving the core voltage Vcore for an appropriate time without raising the core voltage Vcore and without any problem in operation.
도 9는 본 발명의 외부 전원전압 Vdd이 저 전원전압(2.5V) 영역일 경우 코아전압 Vcore 인에이블 시간을 나타낸다. 9 illustrates a core voltage Vcore enable time when the external power supply voltage Vdd of the present invention is a low power supply voltage (2.5V) region.
센싱신호 Sest는 외부 입력 신호로써 엑티브시에 비트라인 센싱 인에이블 구간(엑티브 구간)을 나타낸다. 그리고, 센싱 인에이블 신호 S_en는 종래의 센싱 인에이블 신호 발생부(1)의 출력신호로써 코아전압 Vcore 구동 인에이블 구간을 나타낸다. 이때, 검출신호 Comp_en는 하이 상태를 유지하고, 센싱 인에이블 신호 S_en_new는 본 발명의 코아전압 Vcore 구동 인에이블 구간을 나타낸다. The sensing signal Sest is an external input signal and indicates a bit line sensing enable period (active period) during active operation. The sensing enable signal S_en represents a core voltage Vcore driving enable section as an output signal of the conventional sensing enable signal generator 1. At this time, the detection signal Comp_en maintains a high state, and the sensing enable signal S_en_new indicates a core voltage Vcore driving enable period of the present invention.
도 10은 본 발명의 외부 전원전압 Vdd이 고 전원전압(3.3V) 영역일 경우 코아전압 Vcore 인에이블 시간을 나타낸다. 10 illustrates a core voltage Vcore enable time when the external power supply voltage Vdd of the present invention is a high power supply voltage (3.3V) region.
상술된 도 9 및 도 10을 보면, 외부 전원전압 Vdd가 2.5V인 영역에서는 종래의 센싱 인에이블 신호 S_en가 본 발명의 센싱 인에이블 신호 S_en_new와 동일한 시간을 갖는 것을 볼수 있다. 하지만, 외부 전원전압 Vdd가 3.3V인 영역에서는 종래의 센싱 인에이블 신호 S_en 보다 본 발명의 센싱 인에이블 신호 S_en_new의 인에이블 구간이 더 짧아진 것을 볼 수 있다. 9 and 10, it can be seen that in the region where the external power supply voltage Vdd is 2.5V, the conventional sensing enable signal S_en has the same time as the sensing enable signal S_en_new of the present invention. However, in the region where the external power supply voltage Vdd is 3.3V, the enable period of the sensing enable signal S_en_new of the present invention is shorter than the conventional sensing enable signal S_en.
따라서, 고 전원전압 Vdd 영역에서는 코아전압 Vcore 구동 인에이블 시간을 짧게 제어하여 내부전압이 낮아지는 것을 방지할 수 있게 된다. Therefore, in the high power supply voltage Vdd region, the core voltage Vcore driving enable time can be shortly controlled to prevent the internal voltage from decreasing.
이상에서 설명한 바와 같이, 본 발명은 내부전압이 낮아지는 것을 보상하여 디바이스의 스피드 저하를 개선하도록 한다. 이와 더불어, 내부전압이 낮아짐으로인해 발생하는 노이즈 발생을 줄임으로써 디바이스의 안정성 및 수율을 개선할 수 있도록 하는 효과를 제공한다.As described above, the present invention compensates for the lowering of the internal voltage to improve the speed reduction of the device. In addition, it provides an effect of improving the stability and yield of the device by reducing the noise generated due to the low internal voltage.
도 1은 종래의 내부 전압 발생 회로의 구성도. 1 is a block diagram of a conventional internal voltage generation circuit.
도 2는 도 1의 센싱 인에이블 신호 발생부의 상세 회로도. FIG. 2 is a detailed circuit diagram of a sensing enable signal generator of FIG. 1. FIG.
도 3은 도 1의 센싱 인에이블 신호 발생부의 다른 실시예. 3 is another embodiment of the sensing enable signal generator of FIG. 1.
도 4는 본 발명에 따른 내부 전압 안정화 회로의 구성도. 4 is a block diagram of an internal voltage stabilization circuit according to the present invention.
도 5는 도 4의 레벨 검출부의 상세 회로도. FIG. 5 is a detailed circuit diagram of the level detector of FIG. 4. FIG.
도 6은 도 5의 레벨 검출부의 전압값을 나타내는 그래프. 6 is a graph illustrating a voltage value of the level detector of FIG. 5.
도 7은 도 4의 센싱 인에이블 신호 발생부의 상세 회로도. FIG. 7 is a detailed circuit diagram of a sensing enable signal generator of FIG. 4. FIG.
도 8은 도 4의 센싱 인에이블 신호 발생부의 다른 실시예. FIG. 8 is another embodiment of the sensing enable signal generator of FIG. 4. FIG.
도 9 및 도 10은 전원전압 영역에 따른 인에이블 시간을 나타내는 파형도. 9 and 10 are waveform diagrams showing an enable time according to a power supply voltage region.
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|---|---|---|---|---|
| JPH06295585A (en) * | 1991-08-19 | 1994-10-21 | Samsung Electron Co Ltd | Inside power supply voltage generating circuit |
| JPH09139085A (en) * | 1995-11-16 | 1997-05-27 | Mitsubishi Electric Corp | Semiconductor potential supplying device and semiconductor memory using it |
| KR970063257A (en) * | 1996-02-24 | 1997-09-12 | 김광호 | Voltage generator for stable bit line precharge |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06295585A (en) * | 1991-08-19 | 1994-10-21 | Samsung Electron Co Ltd | Inside power supply voltage generating circuit |
| JPH09139085A (en) * | 1995-11-16 | 1997-05-27 | Mitsubishi Electric Corp | Semiconductor potential supplying device and semiconductor memory using it |
| KR970063257A (en) * | 1996-02-24 | 1997-09-12 | 김광호 | Voltage generator for stable bit line precharge |
| US6052325A (en) * | 1998-05-22 | 2000-04-18 | Micron Technology, Inc. | Method and apparatus for translating signals |
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