KR100477785B1 - CMOS image sensor with test Pattern for evaluating characteristics - Google Patents
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Abstract
본 발명은 단위화소에 사용된 트랜지스터들의 특성을 평가할 수 있는 테스트 패턴을 구비한 시모스 이미지센서에 관한 것으로, 이를 위한 본 발명의 이미지센서는 포토다이오드와 복수의 트랜지스터로 구성되는 단위화소가 매트릭스 형상으로 배열된 단위화소 어레이; 및 상기 단위화소를 구성하는 어느한 트랜지스터에 대한 상기 단위화소어레이 내에서의 매칭 특성을 평가하기 위하여, 상기 어느한 트랜지스터와 동일한 레이아웃의 테스트 트랜지스터가 컬럼 및 로우 방향으로 소정 개수 매트릭스 배열된 테스트패턴을 구비하며, 상기 테스트패턴은 그를 구성하는 각 테스트 트랜지스터에 대한 어드레싱이 가능하도록 패드라인을 구비하고, 상기 패드라인은 상기 각 테스트 트랜지스터 게이트, 드레인, 소스 단자 중 어느 두 단자를 컬럼단위와 로우단위중 어느 한 단위로 연결하는 제1패드라인 및 제2패드라인과, 상기 게이트, 드레인, 소스 단자 중 나머지 하나의 단자를 컬럼단위와 로우단위중 나머지 단위로 연결하는 제3패드라인으로 이루어진다.The present invention relates to a CMOS image sensor having a test pattern for evaluating the characteristics of the transistors used in the unit pixel, the image sensor of the present invention is a unit pixel consisting of a photodiode and a plurality of transistors in a matrix shape An array of unit pixel arrays; And a test pattern having a predetermined number of matrix arrays arranged in column and row directions in order to evaluate matching characteristics in the unit pixel array with respect to any one of the transistors constituting the unit pixel. The test pattern includes a pad line to enable addressing of each test transistor constituting the test pattern, wherein the pad line includes any two terminals of each of the test transistor gate, drain, and source terminals in a column unit and a row unit. A first pad line and a second pad line connecting one unit and a third pad line connecting one terminal of the gate, drain, and source terminals to the other unit of the column unit and the row unit.
Description
본 발명은 시모스 이미지센서에 관한 것으로 특히, 시모스 이미지센서의 단위화소에서 사용되는 각종 트랜지스터들의 특성을 평가하기 위한 테스트 패턴을 구비한 시모스 이미지센서에 관한 것이다.The present invention relates to a CMOS image sensor, and more particularly, to a CMOS image sensor having a test pattern for evaluating characteristics of various transistors used in unit pixels of the CMOS image sensor.
일반적으로, 이미지센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : charge coupled device)는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, 시모스(Complementary MOS) 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소수 만큼의 MOS트랜지스터를 만들고 이것을 이용하여 차례차례 출력(output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) includes individual metal-oxide-silicon (MOS) capacitors. A device in which charge carriers are stored and transported in a capacitor while being in close proximity to each other. Complementary MOS image sensors use CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. A device employing a switching scheme that creates MOS transistors as many as pixels and sequentially detects outputs using the MOS transistors.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는 바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술을 이용한 CMOS 이미지센서의 개발이 많이 연구되고 있다. CMOS 이미지센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조기술을 이용하므로 전력 소모도 적고 마스크 수도 20개 정도로 30∼40개의 마스크가 필요한 CCD 공정에 비해 공정이 매우 단순하며 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다. CCD (charge coupled device) has many disadvantages such as complicated driving method, high power consumption, high number of mask process steps, complicated process, and difficult to implement signal processing circuit in CCD chip. In order to overcome such drawbacks, the development of a CMOS image sensor using a sub-micron CMOS manufacturing technology has been studied in recent years. The CMOS image sensor forms an image by forming a photodiode and a MOS transistor in a unit pixel and sequentially detects signals in a switching method, and implements an image by using a CMOS manufacturing technology, which consumes less power and uses 30 to 40 masks as many as 20 masks. Compared to CCD process that requires two masks, the process is very simple, and it is possible to make various signal processing circuits and one chip, which is attracting attention as the next generation image sensor.
도1은 통상의 CMOS 이미지센서에서 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터로 구성된 단위 화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드와, 포토다이오드(PD)에서 모아진 광전하를 플로팅확산영역(FD) 으로 운송하기 위한 트랜스퍼 트랜지스터(Tx)와, 원하는 값으로 플로팅확산영역의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(FD)를 리셋시키기 위한 리셋 트랜지스터 (Rx)와, 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(Dx), 및 스위칭(Switching) 역할로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(Sx)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터가 형성되어 있다.1 is a circuit diagram showing a unit pixel composed of one photodiode (PD) and four NMOS transistors in a conventional CMOS image sensor, and includes a photodiode for generating photocharges by receiving light and a photodiode ( A transfer transistor Tx for transporting the photocharges collected from the PD) to the floating diffusion region FD, and a reset for setting the potential of the floating diffusion region to a desired value and discharging the electric charge to reset the floating diffusion region FD. A transistor Rx, a drive transistor Dx serving as a source follower buffer amplifier, and a select transistor Sx for addressing can be configured as a switching role. Outside the unit pixel, a load transistor is formed to read an output signal.
이와 같은 단위화소를 바탕으로 구현된 현재의 시모스 이미지센서에서, 가장 고질적인 문제중의 하나는 고정패턴잡음(FTN : Fixed Pattern Noise)인데, 이는 픽셀 어레이 내에 존재하는 수십만 내지 수백만 개의 트랜지스터 파라미터 (parameter) 간의 비정형성(nonuniformity)에 기인하는 것으로 알려져 있다. In the current CMOS image sensor based on such unit pixels, one of the most troublesome problems is fixed pattern noise (FTN), which is one of several hundred thousand to millions of transistor parameters in a pixel array. It is known to be due to the nonuniformity of the liver.
파라미터의 비정형성은 단위화소내에서 수행되는 공정의 최적화(예를 들면, 폴리실리콘 게이트의 Final Inspection Critical Dimension 등)가 이루어지지 않았기 때문에 발생하였는데, 종래에는 이러한 비정형성을 보정하기 위한 데이터가 전무하였다. 이와 같이 비정형성에 대한 평가가 불가능하였기 때문에, FTN 에 대한 공정상의 피드백 활동도 불가능하였다.The parameter irregularity occurred because the optimization of the process performed in the unit pixel (for example, the final inspection critical dimension of the polysilicon gate) was not performed, and conventionally, there was no data for correcting such an irregularity. Because of this impossibility of evaluating atypicality, process feedback on FTN was also impossible.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 픽셀어레이 내의 트랜지스터의 매칭특성을 평가할 수 있는 테스트 패턴을 구비한 시모스 이미지센서를 제공함을 그 목적으로 한다. An object of the present invention is to provide a CMOS image sensor having a test pattern capable of evaluating matching characteristics of transistors in a pixel array.
상기한 목적을 달성하기 위한 본 발명은, 포토다이오드와 복수의 트랜지스터로 구성되는 단위화소가 매트릭스 형상으로 배열된 단위화소 어레이; 및상기 단위화소를 구성하는 어느한 트랜지스터에 대한 상기 단위화소어레이 내에서의 매칭 특성을 평가하기 위하여, 상기 어느한 트랜지스터와 동일한 레이아웃의 테스트 트랜지스터가 컬럼 및 로우 방향으로 소정 개수 매트릭스 배열된 테스트패턴을 구비하며,상기 테스트패턴은 그를 구성하는 각 테스트 트랜지스터에 대한 어드레싱이 가능하도록 패드라인을 구비하고,상기 패드라인은상기 각 테스트 트랜지스터 게이트, 드레인, 소스 단자 중 어느 두 단자를 컬럼단위와 로우단위중 어느 한 단위로 연결하는 제1패드라인 및 제2패드라인과,상기 게이트, 드레인, 소스 단자 중 나머지 하나의 단자를 컬럼단위와 로우단위중 나머지 단위로 연결하는 제3패드라인으로 이루어진 시모스 이미지센서를 제공한다.The present invention for achieving the above object is a unit pixel array in which unit pixels consisting of a photodiode and a plurality of transistors are arranged in a matrix form; And a test pattern having a predetermined number of matrix arrays arranged in a column and row direction in order to evaluate matching characteristics in the unit pixel array with respect to any one transistor constituting the unit pixel. The test pattern includes a pad line to enable addressing of each test transistor constituting the test pattern, wherein the pad line includes any two terminals of each of the test transistor gate, drain, and source terminals in a column unit and a row unit. A CMOS image sensor comprising a first pad line and a second pad line connecting one unit and a third pad line connecting the other terminal of the gate, drain, and source terminals to the remaining unit of a column unit and a row unit To provide.
본 발명은 픽셀 어레이 내의 트랜지스터 매칭 특성을 평가하는 테스트 패턴을 구비한 시모스 이미지센서에 관한 것으로, 이러한 테스트 패턴의 활용을 통하여 FTN을 유발하는 각종 파라미터에 대한 평가 및 그에 따른 실패분석 작업을 수행하는데 있어서, 보다 구체적인 근거로 삼을 수 있는 데이터를 얻을 수 있게 된다.The present invention relates to a CMOS image sensor having a test pattern for evaluating transistor matching characteristics in a pixel array, and the use of such a test pattern in evaluating various parameters causing FTN and performing failure analysis accordingly. As a result, data can be obtained on a more specific basis.
더욱 자세하게는, 일정수 이상을 갖는(4 ×4, 5 ×5 등) 트랜지스터 어레이를 테스트 패턴으로 구성하되, 트랜지스터 어레이를 구성하는 트랜지스터는 한 종류의 트랜지스터(Tx, Rx, Dx, Sx, 부하 트랜지스터중 어느 하나)로 제한되어 Tx, Rx, Dx, Sx, 부하 트랜지스터 각각에 대해 따로따로 테스트 패턴을 제작한다.More specifically, a transistor array having a predetermined number or more (4 × 4, 5 × 5, etc.) is configured in a test pattern, and the transistors constituting the transistor array include one type of transistor (Tx, Rx, Dx, Sx, or load transistor). And test patterns are separately produced for each of Tx, Rx, Dx, Sx, and load transistors.
그리고 테스트 패턴의 트랜지스터 어레이에 존재하는 각각의 트랜지스터에 대한 어드레싱이 가능하도록 패드 연결배선을 구성한다. 이와 같은 테스트 패턴을 제작함으로써 Tx, Rx, Sx, Dx 및 부하 트랜지스터 각각의 매칭특성에 대한 평가가가능해져서 FTN을 유발하는 트랜지스터 파라미터의 비정형성을 정량화하여 모니터링할 수 있게 된다.The pad connection wiring is configured to address each transistor in the transistor array of the test pattern. By fabricating such a test pattern, it is possible to evaluate the matching characteristics of each of the Tx, Rx, Sx, Dx, and load transistors, thereby quantifying and monitoring the amorphousness of the transistor parameters causing the FTN.
정량화된 데이터를 토대로 모니터링된 파라미터의 비정형성을 개선하기 위한 공정상의 피드백 활동(FICD의 제어, 폴리실리콘 게이트의 형상을 변형함 등..)을 취하게 되면 FTN을 감소시킬 수 있다.FTN can be reduced by taking in-process feedback activities (control of FICD, modifying the shape of polysilicon gates, etc.) to improve the irregularity of monitored parameters based on quantified data.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2는 본 발명의 일실시예에 따라 형성된 테스트 패턴을 도시한 도면으로 4 ×4의 트랜지스터 어레이가 도시되어 있는데, 테스트 패턴에 존재하는 트랜지스터의 갯수는 원하는 데이터의 정확도에 따라 조절할 수 있다. 즉, 많은 수의 트랜지스터를 테스트 패턴에 형성한다면 그만큼 더 정확한 데이터를 얻을 수 있으며, 본 발명의 일실시예에서는 4 ×4의 어레이를 예로 들어 설명한다.2 is a diagram illustrating a test pattern formed according to an embodiment of the present invention, in which a 4 × 4 transistor array is illustrated. The number of transistors present in the test pattern may be adjusted according to the accuracy of desired data. That is, if a large number of transistors are formed in the test pattern, more accurate data can be obtained. In an embodiment of the present invention, a 4 × 4 array will be described as an example.
도2에 도시된 트랜지스터는 Tx, Rx, Sx, Dx 또는 부하 트랜지스터 중 어느 하나로서, 실제공정에 적용되는 사이즈와 형상을 갖는다. 즉, 각각의 트랜지스터에 대한 4 × 4 어레이의 테스트 패턴을 따로따로 구현하여 각각의 트랜지스터의 매칭 특성을 평가하는 것이다. The transistor shown in Fig. 2 is any one of Tx, Rx, Sx, Dx, or a load transistor, and has a size and shape applied to an actual process. In other words, a test pattern of 4 × 4 arrays for each transistor is separately implemented to evaluate matching characteristics of each transistor.
도3a 내지 도3d는 실제공정에 적용되는 각종 트랜지스터의 형상을 도시한 도면으로, 도3a는 활성영역(10)에 형성된 트랜스퍼 트랜지스터의 게이트 폴리실리콘(11)의 형상과 사이즈를, 도3b는 활성영역(10)에 형성된 리셋 트랜지스터의 게이트 폴리실리콘(12)의 형상과 사이즈를, 도3c는 활성영역(10)에 형성된 드라이브 트랜지스터와 셀렉트 트랜지스터의 게이트 폴리실리콘(13, 14)의 형상과 사이즈를, 도3d는 활성영역(10)에 형성된 로드(load) 트랜지스터의 게이트 폴리실리콘(15)의 형상과 사이즈를 나타낸다.3A to 3D show the shape of various transistors applied to the actual process, FIG. 3A shows the shape and size of the gate polysilicon 11 of the transfer transistor formed in the active region 10, and FIG. The shape and size of the gate polysilicon 12 of the reset transistor formed in the region 10, and Fig. 3c shows the shape and size of the gate polysilicon 13, 14 of the drive transistor and the select transistor formed in the active region 10. 3D shows the shape and size of the gate polysilicon 15 of the load transistor formed in the active region 10.
트랜지스터의 사이즈와 형상은 기술 발전에 따라 변화할 수도 있지만, 이와같이 실제 공정에 적용되는 트랜지스터를 테스트 패턴에 직접 이용하게 되면 보다 정확한 데이터를 얻을 수 있다.The size and shape of transistors may change as technology advances, but more accurate data can be obtained by directly applying the transistors to the test pattern.
테스트 패턴 어레이를 이와 같이 구현하고 각각의 트랜지스터에 대한 어드레싱(addressing)이 가능하도록 패드를 구성하는데, 본 발명의 일실시예에서는 게이트단과 소오스단을 컬럼(column) 라인으로 설정하였고 드레인단을 로우(row) 라인으로 설정하였다.The pads are configured to implement the test pattern array in this way and to address the respective transistors. In one embodiment of the present invention, the gate and source terminals are set as column lines and the drain stage is set to low ( row) line.
즉, 도2에 도시된 게이트＃1 패드라인은 4 ×4 어레이에서 제1 컬럼라인에 위치하고 있는 트랜지스터들의 게이트들에 연결되어 있고, 소오스＃1 패드라인은 4 ×4 어레이에서 제1 컬럼라인에 위치하고 있는 트랜지스터들의 소오스에 연결되어 있다. 마찬가지로, 도2에 도시된 드레인＃2 패드라인은 4 ×4 어레이에서 제2 로우라인에 위치한 트랜지스터들의 드레인들에 연결되어 있다.That is, the gate # 1 padline shown in FIG. 2 is connected to the gates of transistors located in the first column line in the 4 × 4 array, and the source # 1 padline is connected to the first column line in the 4 × 4 array. It is connected to the source of the transistors located. Similarly, the drain # 2 padline shown in FIG. 2 is connected to the drains of the transistors located in the second rowline in a 4x4 array.
만일, 4 ×4 어레이에서 원으로 표시된 트랜지스터를 어드레싱하고자 하는 경우에는, 게이트＃3 패드라인과 소오스＃3 패드라인 및 드레인＃2 패드라인을 이용하면 원으로 표시된 트랜지스터에 어드레싱할 수 있다.If the transistors indicated by circles are to be addressed in a 4 × 4 array, the gates 3 padline, the source 3 padline and the drains 2 padline may be used to address the transistors indicated by the circle.
본 발명의 일실시예에서는 게이트단과 소오스단을 컬럼(column) 라인으로 설정하였고 드레인단을 로우(row) 라인으로 설정하였지만, 게이트단과 드레인단을 컬럼(column) 라인으로 설정하고 소오스단을 로우(row) 라인으로 설정하여도 각각의 트랜지스터에 어드레싱 할 수 있다. 즉, 트랜지스터의 게이트, 드레인, 소오스 중 어느 두 단자를 컬럼 또는 로우라인으로 설정하고, 나머지 하나의 단자는 그 반대의 라인으로 설정하면 각각의 트랜지스터에 대한 어드레싱이 가능하다.In an embodiment of the present invention, the gate and source terminals are set as column lines and the drain stage is set as row lines, but the gate and drain ends are set as column lines and the source stage is set to low (column lines). row) lines can also address each transistor. That is, if any two terminals of the transistor's gate, drain, and source are set to a column or a low line, and the other terminal is set to the opposite line, addressing of each transistor is possible.
표1은 본 발명의 일실시예에 따른 테스트 패턴에서, 테스트 패턴에 삽입된 트랜스퍼 트랜지스터의 배열 및 어드레싱 테이블을 보이고 있다.Table 1 shows the arrangement and the addressing table of the transfer transistors inserted in the test pattern in the test pattern according to the exemplary embodiment of the present invention.
이러한 디자인 및 어레이 배열에 의해 각각의 트랜지스터의 파라미터(문턱전압, 포화영역 전류 등등)를 추출해 낸다. 각각의 트랜지스터의 파라미터 비교에 의하여 트랜지스터 어레이 내에서의 파라미터의 변화 및 그에 따른 고정패턴잡음(FTN)을 모니터링한다.This design and array arrangement extract the parameters of each transistor (threshold voltage, saturation region current, etc.). Parameter comparison of each transistor is monitored to monitor the variation of the parameters in the transistor array and thus the fixed pattern noise (FTN).
이와같이 어드레싱이 가능한 테스트 패턴 트랜지스터 어레이를 이용하여 FTN을 유발하는 요인을 정량화 할 수 있으며 이를 이용하여 FTN 감소를 위한 공정상의 피드백 작업이 수행가능해 진다.The addressable test pattern transistor array can be used to quantify FTN-inducing factors, and process feedback can be performed to reduce FTN.
이와같은 본 발명은 비단 이미지센서에서 뿐만 아니라 일반적인 비메모리 또는 디램 메모리 소자에서도 응용가능하며, FTN 억제와 관련하여 소자의 개발 및 양산화에 크게 기여할 수 있다.The present invention can be applied not only to image sensors but also to general non-memory or DRAM memory devices, and can greatly contribute to the development and mass production of devices related to FTN suppression.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 적용하게 되면 FTN 감소를 위한 공정상의 피드백을 보다 구체적으로 수행할 수 있어, FTN 이 감소된 양질의 시모스 이미지센서를 제조할 수 있으며 또한, 많은 수의 트랜지스터가 배열된 어레이가 적용되는 일반 논리회로나 메모리 소자에 사용할 경우, 트랜지스터의 매칭특성을 평가할 수 있어 소자의 특성을 향상시킬 수 있다. According to the present invention, process feedback for FTN reduction can be performed more specifically, so that a high-quality CMOS image sensor with reduced FTN can be manufactured, and a general arrangement in which an array in which a large number of transistors are arranged is applied. When used in a logic circuit or a memory device, the matching characteristics of the transistor can be evaluated to improve the device characteristics.
도1은 통상의 시모스 이미지센서의 단위화소를 도시한 회로도,1 is a circuit diagram showing a unit pixel of a conventional CMOS image sensor;
도2는 본 발명의 일실시예에 따른 테스트 패턴을 도시한 회로도,2 is a circuit diagram showing a test pattern according to an embodiment of the present invention;
도3a 내지 도3d는 본 발명의 일실시예에 따른 테스트 패턴에서 사용된 트랜지스터의 형상과 사이즈를 각각 도시한 도면.3A to 3D illustrate the shape and size of a transistor used in a test pattern according to an embodiment of the present invention, respectively.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 활성영역10: active area
11 : 트랜스터 트랜지스터의 게이트 폴리실리콘11: Gate Polysilicon of Transistor Transistor
12 : 리셋 트랜지스터의 게이트 폴리실리콘12: gate polysilicon of reset transistor
13 : 드라이브 트랜지스터의 게이트 폴리실리콘13: Gate Polysilicon of Drive Transistor
14 : 셀렉트 트랜지스터의 게이트 폴리실리콘14: Gate Polysilicon of Select Transistor
15 : 로드 트랜지스터의 게이트 폴리실리콘15: Gate Polysilicon of Load Transistor
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Citations (5)
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|---|---|---|---|---|
| US5276400A (en) * | 1989-09-23 | 1994-01-04 | University Of Edinburgh | Test circuit for imaging sensing integrated circuits |
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-
2002
- 2002-04-27 KR KR10-2002-0023236A patent/KR100477785B1/en not_active IP Right Cessation
Patent Citations (5)
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Also Published As
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