KR100476863B1 - Delay interface circuit - Google Patents

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Abstract

본 발명은 딜레이 인터페이스 회로에 관한 관한 것으로서, 더 구체적으로는 지연 값을 선택할 수 있는 외부로부터 N 비트의 제어 신호를 인가받고, 이들을 조합하여 선택 제어 신호를 발생하는 발생하는 제 1 제어 수단과: 2N씩 증가하는 지연 값을 갖는 지연 신호들을 발생하는 지연 수단과; 상기 선택 제어 신호에 응답하여, 선택 단들 중 하나를 선택하고 이를 조합하여 소정 지연 값을 갖는 지연 신호를 발생하는 선택 수단과; 외부로부터 N 비트의 제어 신호를 인가받고, 이들을 조합하여 지연 신호 출력을 제어하는 출력 제어 신호를 발생하는 제 2 제어 수단과; 상기 출력 제어 신호를 인가받고, 이를 반전시켜 출력하는 반전 수단과; 상기 제어 신호들과 상기 반전 신호들에 응답하여 온오프되고, 하나의 지연 값만을 갖는 신호를 출력하는 스위칭 수단을 포함한다.The present invention relates to a delay interface circuit, and more particularly, a first control means for generating a selection control signal by receiving an N-bit control signal from an external source capable of selecting a delay value and combining them: 2 Delay means for generating delay signals having a delay value increasing by N ; In response to the selection control signal, selecting means for selecting one of the selection stages and combining them to generate a delay signal having a predetermined delay value; Second control means for receiving an N-bit control signal from the outside and combining them to generate an output control signal for controlling the delay signal output; Inverting means for receiving the output control signal, inverting the same, and outputting the inverted control signal; And switching means for outputting a signal which is turned on and off in response to the control signals and the inverted signals and has only one delay value.

Description

딜레이 인터페이스 회로{delay interface circuit}Delay interface circuit

본 발명은 딜레이 인터페이스 회로(delay interface)에 관한 것으로서, 더 구체적으로는 지연 값을 선택할 수 있는 딜레이 인터페이스 회로에 관한 것이다. The present invention relates to a delay interface circuit, and more particularly, to a delay interface circuit capable of selecting a delay value.

통상적으로 회로 구현시에는 입력 신호들이 시스템 클럭(system clock)에 의해 구동되도록 설계하고 있으나, 예측하지 못한 딜레이로 인하여 입력 신호들이 시스템 클럭에 의해 구동하지 못하고 소정 시간이 지연된 후에 회로에 입력되어야만 정상적인 동작이 수행되는 경우가 발생하게 된다. 상기와 같이 예측하지 못한 딜레이 요소로 인하여 발생되는 지연 시간이 얼마나 길어질지 예상할 수가 없게 된다. 지연 시간은 시뮬레이션(simulation)을 통하여 예측은 가능하지만, 상기 예측값을 실제 구현된 회로에서 얻은 결과 값과 비교하면, 상기 예측 값이 실제 결과보다 길어지는 경우가 발생하게 된다. 이는 회로 구현시 발생하는 공정적인 요소 등에 지연 시간이 민감하게 영향을 받기 때문이다. 회로가 지연 시간으로 인해 정상적인 동작을 수행하기 위해서는 입력 신호들마다 시간적인 변동이 있어야 하며, 상기와 같은 시간 변동은 제품 규격에 명시되어 있어 사용자들이 이를 이용하여 제품을 구현하는 것이 일반화되어 왔다.In general, in the circuit implementation, the input signals are designed to be driven by the system clock. However, due to an unexpected delay, the input signals cannot be driven by the system clock and must be input to the circuit after a predetermined time delay. This happens. As described above, it is impossible to predict how long the delay time caused by the unforeseen delay factor will be long. The delay time can be predicted through simulation, but when the predicted value is compared with the result obtained in the circuit, the predicted value may be longer than the actual result. This is because the delay time is sensitive to the process factors that occur during the circuit implementation. In order for a circuit to perform a normal operation due to a delay time, there must be a time variation for each input signal. The above time variation is specified in a product specification, and it is common for users to implement a product using the same.

그러나, 제품을 만드는 입장에서는 핀들에 인가되는 신호들이 각기 다른 지연 값들을 갖기 때문에 이를 모두 개별적으로 인가하기 위해서는 새로운 회로를 구현해야 하므로 비용이나 시간 측면에서 여러 가지 손실을 보게 되는 문제점이 발생하게 된다. 이로 인해 사용자들이 직접 지연 시간을 교정해 가며 사용해야 하는데 이는 사용자들에게는 매우 번거로운 일이며, 회로들의 성능을 다양한 입력 조건들 하에서 사용하여 테스트하려고 하는 경우에는 신호들의 지연 시간 요소들 구현이 너무 복잡하고 더욱 어려워져 회로 테스트시에 많은 어려움을 겪게 된다. However, from the standpoint of making a product, since the signals applied to the pins have different delay values, it is necessary to implement a new circuit in order to apply all of them individually, which causes various problems in terms of cost and time. This requires users to manually calibrate the latency, which is very cumbersome for the user, and the implementation of the latency components of the signals is too complex and more complex when trying to test the performance of the circuits under various input conditions. This makes it difficult to test circuits.

따라서 본 발명의 목적은 각기 다른 지연 값을 갖는 입력 신호들을 딜레이 인터페이스 회로를 사용하여 보다 용이하게 발생하기 위함이다. Accordingly, an object of the present invention is to more easily generate input signals having different delay values by using a delay interface circuit.

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 N 비트의 제어 신호들을 인가받고, 이들을 조합하여 선택 제어 신호를 발생하는 제 1 제어 수단과; 2N씩 증가하는 지연값을 갖는 지연 신호들을 발생하는 지연 수단과; 상기 선택 제어 신호에 응답하여 선택 단들 중 하나를 선택하고 이를 조합하여 소정 지연 값을 갖는 지연 신호를 발생하는 선택 수단과; 외부로부터 N비트의 제어 신호들을 인가받고, 이들을 조합하여 지연 신호 출력을 제어하는 출력 제어 신호를 발생하는 제 2 제어 수단과; 상기 출력 제어 신호를 인가받고, 이를 반전시켜 출력하는 반전 수단과; 상기 제어 신호들과 상기 반전 신호들에 응답하여 온오프되고, 하나의 지연 값을 갖는 신호를 출력하는 스위칭 수단을 포함한다.According to one aspect of the present invention, there is provided an apparatus, comprising: first control means for receiving N-bit control signals from the outside and combining them to generate a selection control signal; Delay means for generating delay signals having a delay value increasing by 2 N ; Selecting means for selecting one of the selection stages in combination with the selection control signal and combining the same to generate a delay signal having a predetermined delay value; Second control means for receiving N-bit control signals from the outside and combining them to generate an output control signal for controlling the delay signal output; Inverting means for receiving the output control signal, inverting the same, and outputting the inverted control signal; And switching means for turning on and off in response to the control signals and the inverted signals and outputting a signal having one delay value.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 N은 양의 정수인 것을 특징으로 한다. In a preferred embodiment of such a circuit, N is a positive integer.

이와 같은 회로의 바람직한 실시예에 있어서, 제 1 제어 수단은 입력단들에 상기 제어 신호들이 인가되는 낸드 게이트들과 오어 게이트를 포함한다.In a preferred embodiment of such a circuit, the first control means comprises NAND gates and or gates to which the control signals are applied at input terminals.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 지연 수단은 2N씩 증가하는 지연 값들을 갖는 것을 특징으로 한다.In a preferred embodiment of such a circuit, the delay means is characterized by having delay values increasing by 2N .

이와 같은 회로의 바람직한 실시예에 있어서, 상기 선택 수단은 상기 선택 제어 신호에 응답하여 선택 단들 중 하나가 선택되는 복수 개의 멀티 플렉서들을 포함한다.In a preferred embodiment of such a circuit, the selection means comprises a plurality of multiplexers in which one of the selection stages is selected in response to the selection control signal.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 선택 수단은 2N개의 멀티 플렉서들을 포함한다.In a preferred embodiment of such a circuit, the selecting means comprises 2 N multiplexers.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 제 2 제어 수단은 제어 신호들을 조합하여 출력하는 낸드 게이트들과 노어 게이트들을 포함한다.In a preferred embodiment of such a circuit, the second control means comprises NAND gates and NOR gates for combining and outputting control signals.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 반전 수단은 복수 개의 인버터들을 포함한다.In a preferred embodiment of such a circuit, the inverting means comprises a plurality of inverters.

이와 같은 회로의 바람직한 실시예에 있어서, 상기 스위칭 수단은 상기 인버터들의 수에 대응되는 전송 게이트들을 포함한다.In a preferred embodiment of such a circuit, the switching means comprise transmission gates corresponding to the number of inverters.

(실시예)(Example)

이하 본 발명의 바람직한 실시예에 따른 참고도면들 도 1내지 도 2, 도3에 의거하여 설명하면 다음과 같다.Hereinafter, reference drawings according to preferred embodiments of the present invention will be described with reference to FIGS. 1 to 2 and 3.

도 1은 딜레이 인터페이스 회로 전체의 블록도이며, 도 2는 딜레이 인터페이스 회로를 이용한 회로 구현을 보여주는 블록도이다.1 is a block diagram of an entire delay interface circuit, and FIG. 2 is a block diagram showing a circuit implementation using a delay interface circuit.

딜레이 인터페이스 회로는 클럭단(clock), 입력 신호단(input signal), 제어 신호단(control signal), 인에이블(enable)단, 그리고 출력단(output signal)을 갖고 있으며, 인에이블단에 하이레벨의 신호가 인가되면 딜레이 인터페이스 회로는 활성화 상태가 되어 동작을 수행하게 된다.The delay interface circuit has a clock, an input signal, a control signal, an enable stage, and an output signal, and has a high level at the enable stage. When a signal is applied, the delay interface circuit is activated to perform an operation.

도 3은 본 발명의 바람직한 실시예에 따른 딜레이 인터페이스 회로의 구성을 상세하게 보여주는 회로도이다.3 is a circuit diagram showing in detail the configuration of the delay interface circuit according to an embodiment of the present invention.

딜레이 인터페이스 회로는 제 1 제어부(11), 지연부(12), 선택부(13), 제 2 제어부(14), 반전부(15), 그리고 스위칭부(16)를 포함하고 있다. 제 1 제어부(11)는 입력단들에 제어 신호들(control_signal LSB, control signal, control_signal MSB)이 인가되는 오어게이트(OR1)및 낸드 게이트들(D1, D2, D3)을 포함하고, 상기 제어 신호들(control_signal_LSB, control signal, control_signal_MSB)을 조합하여 상기 선택부(13)에 선택 제어 신호(clock signal)를 전달한다. 지연부(12)는 각기 다른 지연 값을 갖는 제 1 지연부(1), 제 2 지연부(2), 그리고 제 3 지연부(3)를 구비하고 있으며, 상기 선택부(13)는 상기 지연부들(1, 2, 3)의 출력단으로부터 데이터를 인가받고, 상기 선택 제어 신호에 응답하여 입력 신호가 설정된 지연 값을 갖고 출력되도록 한다.The delay interface circuit includes a first control unit 11, a delay unit 12, a selection unit 13, a second control unit 14, an inverting unit 15, and a switching unit 16. The first control unit 11 includes an OR gate OR1 and NAND gates D1, D2, and D3 to which control signals (control_signal LSB, control signal, and control_signal MSB) are applied to the input terminals. (control_signal_LSB, control signal, control_signal_MSB) are combined to transfer a selection control signal to the selection unit 13. The delay unit 12 includes a first delay unit 1, a second delay unit 2, and a third delay unit 3 having different delay values, and the selection unit 13 includes the delay unit. Data is received from an output terminal of the parts 1, 2, 3, and in response to the selection control signal, the input signal is output with a set delay value.

그리고 제 2 제어부(14)는 입력단들에 외부 제어 신호들(control_signal MSB, control_signal, control LSB)이 인가되는 낸드 게이트(D4, D5)들 및 노어 게이트들(NO1, NO2)을 구비하고, 상기 입력 제어 신호들(control_signal_MSB, control signal, control_signal_LSB)은 상기 낸드 및 노어 게이트들(D4, D5, NO1, NO2)에 의해 조합되어 출력 제어 신호가 반전부(15)와 스위칭부(16)에 전달된다. 상기 반전부(15)는 입력단들이 상기 낸드 및 노어 게이트들(D4, D5)의 출력단에 각각 접속되는 인버터들(I2, I3, I4, I5)을 구비하며, 상기 게이트들(D4, D5, NO1, NO2)의 출력 신호를 반전시켜 스위칭부(16)의 게이트단에 전달한다. 계속해서, 스위칭부(16)는 상기 인버터들(I2, I3, I4, I5)과 상기 낸드 및 노어 게이트들(D4, D5, NO1, NO2)의 출력 신호들에 응답하여 온오프되는 전송 게이트들(tg1, tg2, tg3, tg4)을 구비하고 있다.The second controller 14 includes NAND gates D4 and D5 and NOR gates NO1 and NO2 to which external control signals control_signal MSB, control_signal, and control LSB are applied to the input terminals. Control signals control_signal_MSB, control signal, and control_signal_LSB are combined by the NAND and NOR gates D4, D5, NO1, and NO2 so that an output control signal is transmitted to the inverter 15 and the switching unit 16. The inverter 15 includes inverters I2, I3, I4, and I5 having input terminals connected to output terminals of the NAND and NOR gates D4 and D5, respectively, and the gates D4, D5, and NO1. , The output signal of NO2 is inverted and transferred to the gate terminal of the switching unit 16. Subsequently, the switching unit 16 transfer gates turned on and off in response to output signals of the inverters I2, I3, I4, and I5 and the NAND and NOR gates D4, D5, NO1, and NO2. (tg1, tg2, tg3, tg4) is provided.

지연 시간은 분해능(resolution)이 1ns이고, 0ns에서부터 7ns까지 발생한 지연 구간에 따라 사용할 수 있는 값을 선택할 수 있으며, 상기 딜레이 인터페이스 회로는 회로의 구현 방식에 따라 소정 회로 내부의 블록으로 구현할 수 있고 또, 회로와는 전혀 상관없이 외부에서 홀로 독자적으로 구현할 수 있다. 딜레이 인터페이스 회로는 전체적으로 지연을 발생하는 부분과 원하는 사용할 때 시간의 지연 요소를 얻기 위한 제어 부분으로 크게 다시 나눌 수 있다. 그 중 상기 제어 부분은 입력 신호들 또는 출력 신호들의 지연 시간 값으로부터 시간 지연 연산 부분에서 상기와 같은 값들을 얻을 수 있도록 시간 지연 연산 부분의 내부 값을 설정한다.The delay time has a resolution of 1 ns and can be selected according to a delay period occurring from 0 ns to 7 ns. The delay interface circuit can be implemented as a block inside a predetermined circuit according to a circuit implementation method. Independently of the circuit, it can be implemented independently from the outside. Delay interface circuits can be broadly divided into parts that cause delays as a whole and parts that control the delay of time when desired. The control part sets an internal value of the time delay calculation part so that the above values can be obtained in the time delay calculation part from the delay time values of the input signals or the output signals.

상기 제어 부분은 시스템 클럭과 지연 시간의 값을 설정하기 위한 지연 시간 값을 받아들이게 된다. 그리고 입력되는 지연 시간 값은 지연이 사용되기 전에 핀들에 정의되며 핀들에 순차적으로 지연 시간 값을 받아들여 각각의 시간 지연 연산 부분에서 설정된 값으로 시간의 지연이 발생하도록 한다. 이때 입력되는 시간 지연의 값은 다음과 같다.The control portion accepts a delay time value for setting the values of the system clock and the delay time. The input delay time value is defined in the pins before the delay is used. The delay time value is sequentially received at the pins so that the time delay occurs as a value set in each time delay calculation part. At this time, the value of the input time delay is as follows.

Figure pat00004
Figure pat00004

상기의 표에서 보는 바와 같이 3비트의 입력 신호들을 인가받아 단위 지연 값으로 핀들에 각각 지연 값을 설정하며, 상기의 지연 값은 단위 값으로서nsec(10E-9sec)의 값이 사용되는데, 입력 신호가 111인 경우 이에 해당되는 핀의 출력 신호 지연 시간은 7nsec가 된다.As shown in the above table, a 3-bit input signal is applied to set a delay value for each pin as a unit delay value. The delay value is a unit value of nsec (10E-9 sec). Is 111, the corresponding output signal delay time is 7nsec.

도 3을 참고하면, 딜레이 인터페이스 회로의 지연부(12)는 제 1 지연부(1), 제 2 지연부(2), 그리고 제 3 지연부(3)를 포함하고 있으며, 상기 지연부들(1, 2, 3)은 순차적으로 20nsec, 21nsec, 22nsec의 지연 값을 갖는다. 그리고 스위칭부(16)는 전송 게이트들(tgi)을 구비하고 있어 지연부를 통해 각각 사용되는 지연 시간에 따라 상기 전송 게이트들 중 하나만이 동작함으로써 신호들의 충돌을 방지한다.Referring to FIG. 3, the delay unit 12 of the delay interface circuit includes a first delay unit 1, a second delay unit 2, and a third delay unit 3. , 2, 3) sequentially have delay values of 2 0 nsec, 2 1 nsec, and 2 2 nsec. In addition, the switching unit 16 includes transmission gates tgi, so that only one of the transmission gates operates according to a delay time used through the delay unit, thereby preventing collision of signals.

그리고 멀티 플렉서들(MXi)로 구비되는 선택부(13)는 지연부(12)의 출력단에 접속되어 입력 신호들을 설정된 지연 시간의 값을 갖고 출력할 수 있도록 한다. 그리고 표 2는 제 1 제어부(11) 및 제 2 제어부(14)에 인가되는 입력 제어 신호들(control signal)에 따른 선택부(13)와 스위칭부(16)의 출력 상태를 보여주고 있다.The selector 13 including the multiplexers MXi is connected to an output terminal of the delay unit 12 to output the input signals with a set delay time. Table 2 shows the output states of the selector 13 and the switching unit 16 according to input control signals applied to the first control unit 11 and the second control unit 14.

Figure pat00005
Figure pat00005

여기서, ABC는 제 1 멀티 플렉서(MX1), 제 2 멀티 플렉서(MX2), 제 3 멀티 플렉서(MX3)에 인가되는 선택 제어 신호의 상태를 보여주고 있다. 그리고 tgi는 스위칭부(16)에 포함되는 전송 게이트들(tgi)로서 온오프 상태를 나타낸다. 초기 상태에서 지연 신호 핀들은 지연 시간을 셋팅(setting)하기 위하여 지연 값을 받아들이며, 상기 지연 값들은 상기 핀들에 각각 차례로 세팅된다. 그런 다음에는 인에이블 신호(enable signal)를 디세이블(disable)시켜 외부로부터 입력 신호들을 받아들여 지연시킨 다음 출력한다. 즉, 제 1 단계로 초기화를 시킨 다음에 인에이블 신호(enable signal)를 활성화시키고 외부 입력 제어 신호들(control signal)을 차례로 입력한 다음에 인에이블 신호(enable signal)를 비활성화시키고 입력 신호(input)들을 인가한다.Here, ABC shows the state of the selection control signal applied to the first multiplexer MX1, the second multiplexer MX2, and the third multiplexer MX3. And tgi indicates an on-off state as the transmission gates tgi included in the switching unit 16. In the initial state, delay signal pins accept a delay value to set a delay time, and the delay values are set in turn on the pins, respectively. The enable signal is then disabled to accept input signals from the outside, delay them, and output them. In other words, after initializing to the first step, enable the enable signal, input the external input control signals in turn, disable the enable signal, and input the input signal. )

도 3에서 멀티 플렉서들(MX1, MX2,. MX3)은 각각 두 개의 선택단들(S1, S2)을 갖고 있으며, 상기 표 3에서 선택 제어 신호가 ″0″이면 S1이 선택되고, 선택 제어 신호가 ″1″이면 선택단들 중 S2가 선택된다. 그러면 상기 선택단들의 조합에 의해 각기 다른 지연값들이 발생되고, 이는 스위칭부(16)를 통해 출력된다.In FIG. 3, the multiplexers MX1, MX2, and MX3 each have two selection stages S1 and S2. When the selection control signal is ″ 0 ″ in Table 3, S1 is selected, and selection control If the signal is ″ 1 ″, S2 is selected among the selection stages. Then, different delay values are generated by the combination of the selection stages, which are output through the switching unit 16.

그리고 제 1 지연부(1), 제 2 지연부(2), 그리고 제 3 지연부(3)는 각각 20nsec, 21 nsec, 22nsec의 지연값을 가지게 되며, 이는 2N씩 증가하게 된다. 그 결과 입력 신호들의 시간 변동을 주기 위해 새로운 회로를 구현할 필요 없이 딜레이 인터페이스 회로에 원하고자 하는 제어 신호들만을 인가하여 간단하게 사용자가 원하는 지연값을 갖는 입력 신호를 얻을 수 있다.The first delay unit 1, the second delay unit 2, and the third delay unit 3 have delay values of 2 0 nsec, 2 1 nsec, and 2 2 nsec, respectively, which are increased by 2 N. Done. As a result, it is possible to obtain an input signal having a desired delay value simply by applying only desired control signals to the delay interface circuit without having to implement a new circuit in order to change the time of the input signals.

상술한 바와 같이, 회로들간에 딜레이 인터페이스 회로를 설계하여 일정 간격을 두고 발생되는 지연값을 지연 시간에 따라 선택하여 사용할 수 있고, 이는 회로 내부에서도 구현이 가능함과 동시에 타 회로와는 상관없이 외부에서 독자적으로 회로를 구현할 수 있는 효과가 있다.As described above, by designing a delay interface circuit between circuits, a delay value generated at a predetermined interval can be selected and used according to a delay time, which can be implemented inside a circuit and can be implemented externally regardless of other circuits. The effect is that you can implement your own circuit.

도 1은 딜레이 인터페이스 회로를 개략적으로 보여주는 블록도:1 is a block diagram schematically showing a delay interface circuit:

도 2는 딜레이 인터페이스 회로를 이용한 셋 구현을 보여주는 블록도:2 is a block diagram showing a set implementation using a delay interface circuit:

도 3은 본 발명의 실시예에 따른 딜레이 인터페이스 회로 구성을 상세하게 보여주는 회로도:3 is a circuit diagram showing in detail a delay interface circuit configuration according to an embodiment of the present invention:

*도면의 주요부분에 대한 부호 설명 * Explanation of symbols on the main parts of the drawings

10 : 딜레이 인터페이스 회로 20 : 입력 회로10: delay interface circuit 20: input circuit

30 : 출력 회로 11 : 제 1 제어부30: output circuit 11: first control unit

12 : 지연부 13 : 선택부12: delay unit 13 selector

14 : 제 2 제어부 15 : 반전부14: second control unit 15: inverting unit

16 : 스위칭부16: switching unit

Claims (9)

외부로부터 N 비트의 제어 신호들(control_signal LSB, control_signal, control_signal MSB)을 인가받고, 이들을 조합하여 선택 제어 신호를 발생하는 발생하는 제 1 제어 수단(11)과:First control means (11) for generating N-bit control signals (control_signal LSB, control_signal, control_signal MSB) from outside and combining them to generate a selection control signal: 2N씩 증가하는 지연값을 갖는 지연 신호들을 발생하는 지연 수단(12)과;Delay means (12) for generating delay signals having a delay value increased by 2 N ; 상기 선택 제어 신호에 응답하여, 선택 단들 중 하나를 선택하고 이를 조합하여 소정 지연값을 갖는 지연 신호를 발생하는 선택 수단(13)과;In response to the selection control signal, selection means (13) for selecting one of the selection stages and combining them to generate a delay signal having a predetermined delay value; 외부로부터 N 비트의 제어 신호들(control_signal_LSB, control_signal, control_signal_ MSB)을 인가받고, 이들을 조합하여 지연 신호 출력을 제어하는 출력 제어 신호를 발생하는 제 2 제어 수단(14)과;Second control means (14) for receiving N bits of control signals (control_signal_LSB, control_signal, control_signal_MSB) from the outside and combining them to generate an output control signal for controlling the delay signal output; 상기 출력 제어 신호를 인가받고, 이를 반전시켜 출력하는 반전 수단(15)과;Inverting means (15) for receiving the output control signal and inverting and outputting it; 상기 제어 신호들과 상기 반전 신호들에 응답하여 온오프되고, 하나의 지연값만을 갖는 신호를 출력하는 스위칭 수단(16)을 포함하는 딜레이 인터페이스 회로.And switching means (16) for switching on and off in response to said control signals and said inversion signals and outputting a signal having only one delay value. 제 1 항에 있어서,The method of claim 1, 상기 N은 양의 정수인 것을 특징으로 하는 딜레이 인터페이스 회로.And N is a positive integer. 제 1 항에 있어서, The method of claim 1, 상기 제 1 제어 수단(11)은The first control means 11 입력단들에 상기 제어 신호들(control_signal LSB, control_signal, control_signal MSB)이 인가되는 낸드 게이트들(D1, D2, D3)과 오어 게이트(OR1)를 포함하는 딜레이 인터페이스 회로.Delay interface circuit including NAND gates (D1, D2, D3) and the OR gate (OR1) to which the control signals (control_signal LSB, control_signal, control_signal MSB) is applied to the input terminals. 제 1 항에 있어서,The method of claim 1, 상기 지연 수단(12)은The delay means 12 2N씩 증가하는 지연값들을 갖는 것을 특징으로 하는 딜레이 인터페이스 회로.And a delay interface circuit having delay values increasing by 2N . 제 1 항에 있어서,The method of claim 1, 상기 선택 수단(13)은The selecting means 13 상기 선택 제어 신호에 응답하여 선택 단들 중 하나가 선택되는 복수 개의 멀티플렉서들(MX1, MX2. MX3)을 포함하는 딜레이 인터페이스 회로.And a plurality of multiplexers (MX1, MX2, MX3) in which one of the selection stages is selected in response to the selection control signal. 제 1 항에 있어서,The method of claim 1, 선택 수단(13)은The selecting means 13 2N개의 멀티 플렉서들(MX1, MX2, MX3)을 포함하는 딜레이 인터페이스 회로.Delay interface circuit including 2 N multiplexers (MX1, MX2, MX3). 제 1 항에 있어서,The method of claim 1, 상기 제 2 제어 수단(14)은The second control means 14 제어 신호들을 조합하여 출력하는 낸드 게이트들(D4, D5)과 노어 게이트들(NO1, NO2)을 포함하는 딜레이 인터페이스 회로.A delay interface circuit comprising NAND gates D4 and D5 and NOR gates NO1 and NO2 for combining and outputting control signals. 제 1 항에 있어서,The method of claim 1, 상기 반전 수단(15)은The reversal means 15 복수개의 인버터들(I1, I2, I3, I4)을 포함하는 딜레이 인터페이스 회로.Delay interface circuit comprising a plurality of inverters (I1, I2, I3, I4). 제 1 항 또는 제 8 항에 있어서,The method according to claim 1 or 8, 상기 스위칭 수단(16)은The switching means 16 상기 인버터들(I2, I3, I4, I5)의 수에 대응되는 전송 게이트들(tg1, tg2, tg3, tg4)을 포함하는 딜레이 인터페이스 회로.Delay interface circuit including the transmission gates (tg1, tg2, tg3, tg4) corresponding to the number of the inverters ( I2, I3, I4, I5 ).
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